CN112836462B - 标准单元制备方法、标准单元、集成电路及系统芯片 - Google Patents

Abstract

本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。

Description

标准单元制备方法、标准单元、集成电路及系统芯片

技术领域

本申请涉及半导体技术领域，特别是涉及一种标准单元制备方法、标准单元、集成电路及系统芯片。

背景技术

当前的标准单元库(Standard Cell Library)的开发和设计主要集中在平面体硅(Bulk Silicon)工艺和之后的鳍式场效应晶体管(FinFET)工艺上。对于全耗尽绝缘体上硅工艺，往往只是简单的将平面体硅工艺上的标准单元库直接沿用到全耗尽绝缘体上硅工艺上。并没有利用全耗尽绝缘体上硅特有的工艺特点对标准单元库进行优化和改良。

标准单元库的选择非常重要，选择一套适合的库，对于芯片时序收敛，物理收敛，以及最终芯片的性能功率区(Performance Power Area，PPA)都非常重要。一般的工艺都会有不同高度的单元库可供选择。单元库的高度是按照track来区分的。大致上来说，高度越高，占用的面积就越大，提供的速度就越快。随之而来的功耗也就越高。反之，高度越低，占用面积越小，提供的速度就越慢，但是功耗也随之降低。

然而，全耗尽绝缘体上硅借用传统体硅工艺的标准单元库，沿用传统体硅工艺而来的全耗尽绝缘体上硅的标准单元库并不能发挥技术本身的优点。反而一些针对体硅工艺优化的设计在全耗尽绝缘体上硅上反而变成负面作用。如何在同等体硅工艺单元库面积下，带来更大的驱动电流，满足全耗尽绝缘体上硅工艺设计的需求，成为亟待解决的技术问题之一。

发明内容

基于此，有必要针对上述背景技术中的技术问题提供一种标准单元制备方法、标准单元、集成电路及系统芯片，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足全耗尽绝缘体上硅工艺设计的需求。

为实现上述目的及其他目的，本申请的第一方面提供一种标准单元制备方法，包括：

提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；

形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层；

于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；

向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。

于上述实施例中的标准单元制备方法中，通过设置第一标准单元包括至少一个采用全耗尽绝缘体上硅工艺制成的标准阈值电压器件，利用全耗尽绝缘体上硅的背部偏压工艺(Back Bias)特性，在所述第一标准单元的正面形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层，然后于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；以向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请利用绝缘体上硅工艺所特有的背压特性，实现用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。

在其中一个实施例中，采用穿透硅通孔技术形成所述背压通孔。

在其中一个实施例中，所述第一标准单元包括与标准单元、或标准单元、非标准单元、触发器标准单元及锁存器标准单元中的至少一种。

在其中一个实施例中，向所述导电插塞的另一端施加正向偏压的增加量，与所述第一标准单元的门极电流的增加量正相关。

在其中一个实施例中，所述于所述背压通孔内形成导电插塞之后，还包括形成焊盘的步骤；

其中，所述焊盘与所述导电插塞电连接，且所述焊盘在所述第一标准单元的正面的正投影的面积大于零。在其中一个实施例中，所述第一标准单元的高度为6.5T、7T或9T中的任意一个；

所述第二标准单元的高度为7T、9T或12T中的任意一个。

在其中一个实施例中，若所述第一标准单元的高度为6.5T，且所述第二标准单元的高度为9T，则向所述第一标准单元施加正向偏压的电压值为大于0且小于或等于2Vdd，其中，Vdd为确定工艺中的额定电压值。

本申请的第二方面提供一种标准单元，所述标准单元为采用任一本申请实施例中所述的标准单元制备方法制成。

于上述实施例中的标准单元中，利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求。

本申请的第三方面提供一种集成电路，包括第一宏块、第二宏块及至少一个如任一本申请实施例中所述的标准单元，所述标准单元位于所述第一宏块与所述第二宏块之间。由于本申请利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求，从而有效地提高了利用所述标准单元制成集成电路的性能及稳定性。

本申请的第四方面提供一种系统芯片，包括存储器及处理器，所述处理器包括如任一本申请实施例中所述的集成电路。由于本申请利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求，从而有效地提高了利用所述标准单元制成系统芯片的性能及稳定性。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。

图1为本申请第一实施例中提供的一种标准单元制备方法的流程示意图；

图2为本申请第二实施例中提供的一种标准单元制备方法的流程示意图；

图3为本申请第三实施例中提供的一种标准单元制备方法的流程示意图；

图4为本申请第四实施例中提供的一种标准单元制备方法的流程示意图；

图5为本申请第五实施例中提供的一种标准单元的剖面结构示意图；

图6为本申请第六实施例中提供的一种标准单元的剖面结构示意图；

图7为本申请第七实施例中提供的一种标准单元的应用场景示意图；

图8为本申请第八实施例中提供的一种集成电路的架构示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。

本申请所述的多层结构，可以是逐层形成的，也可以是一体形成的；其中，相邻的两层结构之间可以是接触的，也可以是相互隔离的。

请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参考图1，在本申请的一个实施例中，提供了一种标准单元制备方法，包括：

步骤22：提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；

步骤24：形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层；

步骤26：于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；

步骤28：向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。

具体地，请继续参考图1，通过设置第一标准单元包括至少一个采用全耗尽绝缘体上硅工艺制成的标准阈值电压器件，利用全耗尽绝缘体上硅的背部偏压工艺(Back Bias)特性，在所述第一标准单元的正面形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层，然后于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；以向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请利用绝缘体上硅工艺所特有的背压特性，实现用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。

作为示例，请参考图1中的S22步骤及图5，提供的第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成。

作为示例，请参考图5，提供的第一标准单元包括SOI衬底及形成于SOI衬底一侧的栅极60，栅极60的两侧分别形成有源极40及漏极50，其中，SOI衬底包括由下至上依次叠置的底层硅层10、中间埋氧层20及顶层硅层(未图示)，SOI衬底内形成有沟槽结构30，沟槽结构30自顶层硅层的上表面向下延伸依次贯穿顶层硅层及中间埋氧层20并延伸至底层硅层10内，沟槽结构30用于限定出若干个有源区，沟槽结构30可以包括由外到内依次叠置的衬垫层31及氧化层32，源极40及漏极50均形成于有源区的内部，且栅极60形成于沟槽结构30的正上方。利用全耗尽绝缘体上硅的背部偏压工艺(Back Bias)特性，在所述第一标准单元的正面形成背压通孔70，背压通孔70经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向OX向下延伸并贯穿氧化埋层20，然后于背压通孔70内形成导电插塞71，导电插塞71的一端与底层硅层10靠近氧化埋层20的一侧电连接；以向导电插塞71的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请利用绝缘体上硅工艺所特有的背压特性，实现用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。

作为示例，请参考图2，在本申请的一个实施例中，采用穿透硅通孔技术形成背压通孔70，以于背压通孔70内形成导电插塞71，导电插塞71的一端与底层硅层10靠近氧化埋层20的一侧电连接；以向导电插塞71的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度。作为示例，请参考图3，在本申请的一个实施例中，向所述导电插塞的另一端施加正向偏压的增加量，与所述第一标准单元的门极电流的增加量正相关。

具体地，在本申请的一个实施例中，一个FDSOI晶体管，正向背压(Forward BackBias，FBB)越大，栅极电流越大，速度就越快。比如：在没有正向背压FBB的时候，某个标准阈值电压器件里面的晶体管的栅极电流是1.0，记其开关速度为是1.0。如果正向背压FBB的增加量为60％，标准阈值电压器件里面的晶体管电流增加量可以为20％，标准阈值电压器件里面的晶体管的栅极电流达到1.2，所以它的开关速度也达到1.2；如果正向背压FBB的增加量为120％，标准阈值电压器件里面的晶体管电流增加量可以为40％，所以它的开关速度也达到1.4。因此，可以依照所需要的第二标准单元的开关速度来适当地调整背压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。

作为示例，请参考图4，在本申请的一个实施例中，所述于所述背压通孔内形成导电插塞之后，还包括形成焊盘的步骤；其中，所述焊盘与所述导电插塞电连接，且所述焊盘在所述第一标准单元的正面的正投影的面积大于零。

作为示例，请参考图6-图7，在本申请的一个实施例中，于背压通孔70内形成导电插塞71之后，于导电插塞71远离中间埋氧层20的一端形成焊盘72，以便于经由焊盘72向所述第一标准单元提供正向偏压。

作为示例，在本申请的一个实施例中，所述第一标准单元包括与标准单元、或标准单元、非标准单元、触发器标准单元及锁存器标准单元中的至少一种。

作为示例，在本申请的一个实施例中，所述第一标准单元的高度为6.5T、7T或9T中的任意一个；所述第二标准单元的高度为7T、9T或12T中的任意一个。

作为示例，请参考图7，在本申请的一个实施例中，可以设置第一标准单元的高度为6.5T，通过焊盘72向所述第一标准单元施加正向偏压的电压值为大于0且小于或等于2Vdd，其中，Vdd为确定工艺中的额定电压值，比如，40纳米工艺中的额定电压值一般为1.1V，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，所述第二标准单元的高度为9T。

进一步地，在本申请的一个实施例中，提供了一种标准单元，所述标准单元为采用任一本申请实施例中所述的标准单元制备方法制成。

于上述实施例中的标准单元中，利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求。

作为示例，请参考图8，在本申请的一个实施例中，提供了一种集成电路200，包括第一宏块201、第二宏块202及至少一个如任一本申请实施例中所述的标准单元100，标准单元100位于所述第一宏块与所述第二宏块之间。第一宏块201和第二宏块202可为各种硬宏知识产权(IP)。硬宏IP中的每一个都可指实施为具有用于执行所期望的电功能的固定布局和互连方式的可重用块。例如，硬宏IP可被称作硬宏或宏单元。标准单元库可包括关于多个标准单元的信息，并且可存储在计算机可读存储介质中。标准单元可指布局大小满足期望(或可替换地，预定)规则的集成电路单元。标准单元的高度可为恒定的，并且标准单元的宽度可根据标准单元而有所不同。标准单元可包括布置在一行上的单高度单元和对应于多行的多高度单元。标准单元可包括输入引脚和输出引脚，可处理输入引脚接收的输入信号，并且可通过输出引脚输出输出信号。由于本申请利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求，从而有效地提高了利用所述标准单元制成集成电路的性能及稳定性。

在本申请的一个实施例中，第一宏块201和第二宏块202中的至少一个可为存储器块(例如，静态随机存取存储器(SRAM))。

进一步地，在本申请的一个实施例中，提供了一种系统芯片，包括存储器及处理器，所述处理器包括如任一本申请实施例中所述的集成电路。由于本申请利用绝缘体上硅工艺所特有的背压特性，在同等体硅工艺单元库面积下，提高了标准单元的驱动电流，实现用户在利用所述标准单元设计时，在同等体硅工艺单元库面积下，有效满足了全耗尽绝缘体上硅工艺设计的需求，从而有效地提高了利用所述标准单元制成系统芯片的性能及稳定性。

应该理解的是，虽然图1-图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1-图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种标准单元制备方法，其特征在于，包括：

提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；

形成背压通孔，所述背压通孔经由所述第一标准单元的正面的背压施加处沿所述第一标准单元的厚度方向向下延伸并贯穿氧化埋层；

于所述背压通孔内形成导电插塞，所述导电插塞的一端与底层硅层靠近所述氧化埋层的一侧电连接；

向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。

2.根据权利要求1所述的标准单元制备方法，其特征在于，采用穿透硅通孔技术形成所述背压通孔。

3.根据权利要求1所述的标准单元制备方法，其特征在于，所述第一标准单元包括与标准单元、或标准单元、非标准单元、触发器标准单元及锁存器标准单元中的至少一种。

4.根据权利要求1-3任一项所述的标准单元制备方法，其特征在于，向所述导电插塞的另一端施加正向偏压的增加量，与所述第一标准单元的门极电流的增加量正相关。

5.根据权利要求1-3任一项所述的标准单元制备方法，其特征在于，所述于所述背压通孔内形成导电插塞之后，还包括形成焊盘的步骤；

其中，所述焊盘与所述导电插塞电连接，且所述焊盘在所述第一标准单元的正面的正投影的面积大于零。

6.根据权利要求1-3任一项所述的标准单元制备方法，其特征在于：

所述第一标准单元的高度为6.5T、7T或9T中的任意一个；

所述第二标准单元的高度为7T、9T或12T中的任意一个。

7.根据权利要求6所述的标准单元制备方法，其特征在于，若所述第一标准单元的高度为6.5T，且所述第二标准单元的高度为9T，则向所述第一标准单元施加正向偏压的电压值为大于0且小于或等于2Vdd，其中，Vdd为确定工艺中的额定电压值。

8.一种标准单元，其特征在于，采用如权利要求1-7任一项所述的标准单元制备方法制成。

9.一种集成电路，其特征在于，包括：

第一宏块；

第二宏块；以及

至少一个如权利要求8所述的标准单元，所述标准单元位于所述第一宏块与所述第二宏块之间；所述第一宏块及所述第二宏块为硬宏知识产权IP或存储器块。

10.一种系统芯片，包括：

存储器；

处理器，其包括如权利要求9所述的集成电路。

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