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CN112687665A - 半导体器件及其形成方法 - Google Patents

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CN112687665A
CN112687665A CN202010235485.8A CN202010235485A CN112687665A CN 112687665 A CN112687665 A CN 112687665A CN 202010235485 A CN202010235485 A CN 202010235485A CN 112687665 A CN112687665 A CN 112687665A
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CN
China
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interposer
substrate
chip
molding material
wafer
Prior art date
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CN202010235485.8A
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吴俊毅
余振华
侯上勇
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体器件及其形成方法，半导体器件包括：第一晶片上芯片(CoW)器件，具有第一中介层及贴合到第一中介层的第一侧的第一管芯；第二晶片上芯片器件，具有第二中介层及贴合到第二中介层的第一侧的第二管芯，第二中介层与第一中介层在横向上间隔开；以及重布线结构，沿第一中介层的与所述第一中介层的第一侧相对的第二侧延伸，且沿第二中介层的与所述第二中介层的第一侧相对的第二侧延伸，所述重布线结构从第一晶片上芯片器件连续延伸到第二晶片上芯片器件。

Description

半导体器件及其形成方法
技术领域
本公开实施例是有关于一种半导体器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimum feature size)的重复减小，此使得更多组件能够集成到给定区域中。
随着对缩小电子器件的需求的增长，需要更小且更具创造性的半导体管芯封装技术。这种封装系统的一实例是叠层封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装顶上，以提供高集成水平及组件密度。另一个实例是衬底上晶片上芯片(Chip-On-Wafer-On-Substrate，CoWoS)结构。在一些实施例中，为形成CoWoS器件，多个半导体芯片被贴合到晶片上，且接下来执行切割工艺(dicing process)以将晶片分离成多个中介层(interposer)，其中中介层中的每一者贴合有一个或多个半导体芯片。贴合有半导体芯片的中介层称为晶片上芯片(Chip-On-Wafer，CoW)器件。CoW器件接着被贴合到衬底(例如，印刷电路板(printed circuit board，PCB))以形成CoWoS结构。这些及其他先进封装技术使得能够生产出具有增强的功能性及小的占用面积(footprint)的半导体器件。
发明内容
根根据一实施方式，本发明提出一种半导体器件，其包括：第一晶片上芯片器件，包括第一中介层及贴合到所述第一中介层的第一侧的第一管芯；第二晶片上芯片器件，包括第二中介层及贴合到所述第二中介层的第一侧的第二管芯，所述第二中介层与所述第一中介层在横向上间隔开；以及重布线结构，沿所述第一中介层的与所述第一中介层的所述第一侧相对的第二侧延伸，且沿所述第二中介层的与所述第二中介层的所述第一侧相对的第二侧延伸，所述重布线结构从所述第一晶片上芯片器件连续延伸到所述第二晶片上芯片器件。
根据另一实施方式，本发明提出一种半导体器件，包括：衬底，包括导电特征；以及复合晶片上芯片器件，贴合到所述衬底的第一表面，所述复合晶片上芯片器件包括：第一中介层；第一管芯，耦合到所述第一中介层的背对所述衬底的第一侧；第二中介层，与所述第一中介层在横向上间隔开；第二管芯，耦合到所述第二中介层的背对所述衬底的第一侧；第一模制材料，位于所述第一管芯、所述第二管芯、所述第一中介层及所述第二中介层周围；以及重布线结构，沿所述第一中介层的面对所述衬底的第二侧、沿所述第二中介层的面对所述衬底的第二侧且沿所述第一模制材料的面对所述衬底的第一表面连续延伸。
根据另一实施方式，本发明提出一种一种形成半导体器件的方法，所述方法包括：将第一晶片上芯片器件贴合在载体的第一侧上，所述第一晶片上芯片器件包括第一中介层及贴合到所述第一中介层的第一管芯；将第二晶片上芯片器件贴合在所述载体的所述第一侧上，与所述第一晶片上芯片器件相邻，所述第二晶片上芯片器件包括第二中介层及贴合到所述第二中介层的第二管芯；在所述载体的所述第一侧上并在所述第一晶片上芯片器件周围及所述第二晶片上芯片器件周围形成模制材料，其中所述第一中介层的第一导电焊盘及所述第二中介层的第二导电焊盘在所述模制材料的远离所述载体的上表面处暴露出；以及在所述第一晶片上芯片器件并在所述第二晶片上芯片器件及所述模制材料之上形成重布线结构，其中所述重布线结构从所述第一晶片上芯片器件连续延伸到所述第二晶片上芯片器件。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的晶片上芯片(CoW)器件的剖视图。
图2至图5、图6A及图6B示出根据实施例的半导体器件在各种制造阶段处的各种图。
图7及图8示出半导体器件的一部分的各种实施例剖视图。
图9及图10示出在一些实施例中用于形成CoW器件的晶片的各种俯视图。
图11示出在一些实施例中形成半导体器件的方法的流程图。
[符号的说明]
100、100A：半导体器件
101：管芯
102：载体
103：导电柱/管芯连接件
105、131、139：焊料区域
107、168：底部填充材料
109、118：模制材料
110：半导体器件/CoW器件
110A、110B：CoW器件
111、S：衬底
112：中介层
113、117、132：导电焊盘
114：间隙
115：穿孔
119：钝化层
121、121A、135：导电线
122：重布线结构
123、137、153：通孔
125、133、145：介电层
127：凸块下金属(UBM)结构
128：集成无源器件
141A：最顶介电层
141B：最底介电层
143：芯体
147：铜线
149：铜通孔
150：复合CoW器件
151：铜焊盘/导电焊盘
152：介电材料
161：外部连接件
163：环
165：粘合材料
170：部分
1010、1020、1030、1040：步骤
A-A：横截面
C1、C2：关键尺寸
D1：距离
H1、H2：高度
H3：厚度
P1、P2：节距
S1：衬底/下部衬底
S2：上部衬底
X：第一尺寸
Y：第二尺寸
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。除非另有说明，否则在说明书通篇中，不同图中的相同参考编号指代通过相同或相似的方法、使用相同或相似的材料的形成的相同或相似的组件。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
图1示出根据一些实施例的具有晶片上芯片(CoW)结构的半导体器件110(也称为CoW器件)的剖视图。为简单起见，图1仅示出半导体器件110的左侧部分，且如所属领域中的技术人员容易理解，半导体器件110的右侧部分可与图1中所示左侧部分相同(例如，对称)或相似。
为形成半导体器件110，将一个或多个管芯101(也可称为半导体管芯、芯片或集成电路(integrated circuit，IC)管芯)贴合到中介层112。在一些实施例中，管芯101是相同类型的管芯(例如，存储器管芯或逻辑管芯)。在其他实施例中，管芯101是不同类型的，例如，一些管芯101是逻辑管芯，而其他管芯101是存储器管芯。尽管在图1中示出两个管芯101，然而如所属领域中的技术人员容易理解，贴合到中介层112的管芯101的数目可为任何合适的数目。
管芯101中的每一者包括衬底、形成在衬底中/衬底上的电组件(例如晶体管、电阻器、电容器、二极管等)以及在衬底之上连接电组件以形成管芯101的功能电路的内连线结构。管芯101还包括导电柱103(也称为管芯连接件)，导电柱103提供与管芯101的电路的电连接。
管芯101的衬底可为经掺杂或未经掺杂的半导体衬底，或者为绝缘体上硅(silicon-on-insulator，SOI)衬底的有源层。一般来说，SOI衬底包括例如硅、锗、硅锗、SOI、绝缘体上硅锗(silicon germanium on insulator，SGOI)或其组合等半导体材料形成的层。可使用的其他衬底包括多层式衬底(multi-layered substrate)、梯度衬底(gradient substrate)或混合取向衬底(hybrid orientation substrate)。
管芯101的电组件包括各种各样的有源器件(例如，晶体管)及无源器件(例如，电容器、电阻器、电感器)等。管芯101的电组件可使用任何合适的方法形成在管芯101的衬底内或衬底上。管芯101的内连线结构包括形成在一个或多个介电层中的一个或多个金属化层(例如，铜层)，且用于连接各种电组件以形成功能电路系统。在实施例中，内连线结构由交替的介电层与导电材料(例如，铜)层形成，且可通过任何合适的工艺(例如沉积、镶嵌、双镶嵌(dual damascene)等)形成。
可在管芯101的内连线结构之上形成一个或多个钝化层(未示出)，以便为管芯101的下层结构提供一定程度的保护。钝化层可由一种或多种例如氧化硅、氮化硅、低介电常数(low-k)介电质(例如碳掺杂氧化物)、极低k介电质(例如多孔碳掺杂二氧化硅)、这些的组合或类似物等合适的介电材料制成。尽管可使用任何合适的工艺，然而钝化层可通过例如化学气相沉积(chemical vapor deposition，CVD)等工艺来形成。
导电焊盘(未示出)可形成在钝化层之上，且可延伸穿过钝化层以与管芯101的内连线结构电接触。导电焊盘可包含铝，但是作为另外一种选择，也可使用例如铜等其他材料。
管芯101的导电柱103形成在导电焊盘上，以提供用于与管芯101的电路电连接的导电区域。导电柱103可为铜柱、例如微凸块等接触凸块或类似物，且可包含例如铜、锡、银或其他合适材料等材料。
查看中介层112，中介层112包括衬底111、穿孔115(也称为衬底穿孔(through-substrate via，TSV))及位于衬底111的上/下表面上的导电焊盘113/117。图1还示出设置在衬底111的下表面上的中介层112的钝化层119(例如，聚合物层)，钝化层119环绕且接触(例如，物理接触)导电焊盘117。在其他实施例中，钝化层119被省略。
衬底111可为例如经掺杂或未经掺杂的硅衬底，或者为绝缘体上硅(SOI)衬底的有源层。然而，作为另外一种选择，衬底111可为玻璃衬底、陶瓷衬底、聚合物衬底或者任何其他可提供合适的保护和/或内连线功能的衬底。
在一些实施例中，衬底111可包括例如电阻器、电容器、信号分布电路系统、这些的组合或类似物等电组件。这些电组件可为有源的、无源的或其组合。在其他实施例中，衬底111中无有源电组件与无源电组件二者。所有此种组合都完全旨在包括在本公开的范围内。
穿孔115从衬底111的上表面延伸到衬底111的下表面，且在导电焊盘113与导电焊盘117之间提供电连接。穿孔115可由例如铜、钨、铝、合金、经掺杂多晶硅、其组合及类似物等合适的导电材料形成。穿孔115与衬底111之间可形成有障壁层。尽管可作为另外一种选择使用例如氮化钽、钛或类似物等其他材料，然而障壁层可包含例如氮化钛等合适的材料。
在一些实施例中，相邻导电焊盘117之间的节距P1在约20μm(微米)至约200μm之间，导电焊盘117的关键尺寸(critical dimension，CD)(例如，宽度)C1在约10μm至约100μm之间，且导电焊盘117的高度H1在约3μm至约30μm之间。
如图1中所示，管芯101的导电柱103通过例如焊料区域105结合到中介层112的导电焊盘113。可执行回流工艺(reflow process)以将管芯101结合到中介层112。
在管芯101结合到中介层112之后，在管芯101与中介层112之间形成底部填充材料107。底部填充材料107可例如包括液体环氧树脂(liquid epoxy)，液体环氧树脂例如使用分配针或其他合适的分配工具分配在管芯101与中介层112之间的间隙中，且接着被固化以硬化。如图1中所示，底部填充材料107填充管芯101与中介层112的衬底111之间的间隙，且也可填充管芯101的侧壁之间的间隙。在其他实施例中，底部填充材料107被省略，在此种情形中，随后形成的模制材料(例如，109)可填充管芯101与衬底111之间以及管芯101之间的间隙。
接下来，在中介层112之上及管芯101周围形成模制材料109。在形成底部填充材料107的实施例中，模制材料109也环绕底部填充材料107。作为实例，模制材料109可包括环氧树脂、有机聚合物、添加或不添加硅系填料或玻璃填料的聚合物或者其他材料。在一些实施例中，模制材料109包括当施加时为凝胶型液体的液体模制化合物(liquid moldingcompound，LMC)。当施加时，模制材料109也可包括液体或固体。作为另外一种选择，模制材料109可包括其他绝缘和/或包封材料。在一些实施例中，模制材料109是使用晶片级模制工艺来施加。模制材料109可使用例如压缩模制、转移模制、模制底部填充(moldedunderfill，MUF)或其他方法来模制。
接下来，在一些实施例中，使用固化工艺来固化模制材料109。固化工艺可包括使用退火工艺(anneal process)或其他加热工艺将模制材料109加热到预定温度达预定时间周期。固化工艺还可包括紫外线(ultra-violet，UV)曝光工艺、红外线(infrared，IR)能量曝光工艺、其组合或者其组合加上加热工艺。作为另外一种选择，模制材料109可使用其他方法来固化。在一些实施例中，不包括固化工艺。
在模制材料109形成之后，可执行平坦化工艺，例如化学及机械平坦化(chemicaland mechanical planarization，CMP)，以从管芯101之上移除模制材料109的过量部分，从而使得模制材料109与管芯101具有共面上表面。如图1中所示，模制材料109与衬底111相接，从而使得模制材料109的侧壁与衬底111的相应侧壁对准。
在图1所示实例中，CoW器件110包括中介层112、管芯101、底部填充材料107及模制材料109。在一些实施例中，未形成底部填充材料107，而是以模制材料109替代底部填充材料107。尽管未示出，然而所属领域中的技术人员将容易理解，可在同一工艺步骤中在同一晶片上形成多个CoW器件110，且可接着执行切割工艺以将所述多个CoW器件110分离成单独的(例如，个别的)CoW器件110。
CoW器件110可结合到衬底(例如，印刷电路板(PCB))以形成具有衬底上晶片上芯片(CoWoS)结构的半导体器件。为形成高性能半导体器件(例如为人工智能(artificialintelligence，AI)或网络服务器应用而设计的器件)，越来越多的管芯101被集成到CoW器件110中，以提供增强的功能和/或更多的存储体容量(例如，存储器容量)。随着CoW器件中管芯的数目增加，中介层的大小可能必须增加以容纳管芯。举例来说，具有CoW结构的高性能半导体器件可具有大于3个掩模(reticle)的大小(例如，俯视图中的表面积)，其中掩模对应于约26mm(毫米)×32mm的面积。当具有CoW结构的高性能器件结合到衬底(例如，PCB)时，衬底的大小可大于70mm×70mm，例如100mm×100mm。
然而，随着中介层(例如，112)的大小及衬底(例如，PCB)的大小增加，新的挑战出现了。举例来说，由于CoW器件110中不同材料的热膨胀系数(coefficient of thermalexpansion，CTE)的差异，中介层112可能翘曲(warp)，且当中介层的大小增加时，中介层的翘曲可能变得更糟。中介层的翘曲可能在管芯101与中介层112之间的导电连接件中造成应力，其中导电连接件包括焊料区域105、管芯连接件103及导电焊盘113。中介层112的隅角区域(例如，俯视图中的隅角区域)附近的应力尤其高，且当CoW器件的大小较大(例如，大于2个掩模)时，高应力增加了凸块疲劳风险。
CoW器件大小增加带来的另一个挑战是低的凸块接合良率(bump joint yield)，当较大的CoW器件被结合到大的衬底(例如，PCB)以形成CoWoS半导体器件时，可能发生低的凸块接合良率。此是因为越来越难以使大衬底(例如，PCB)保持为平的(例如，具有平坦的上表面和/或平坦的下表面)。大衬底的翘曲使得难以将CoW器件110的导电焊盘117与大衬底的表面上的对应导电特征(例如，导电焊盘)对准以进行结合。另外，由于大衬底的翘曲，大衬底的表面上的导电特征(例如，导电焊盘)不设置在同一平面中，从而使得难以将CoW器件110与大衬底结合。因此，可能出现例如冷接头(cold joint)或者CoW器件110与大衬底之间的导电连接件的高应力等问题。以上所论述的各种可靠性问题可统称为芯片封装集成(chip package integration，CPI)问题或CPI风险。本公开公开了复合CoW结构的各种实施例，以减轻或避免CIP风险。下文中论述复合CoW结构的细节。
图2至图5、图6A及图6B示出根据实施例的半导体器件100在各种制造阶段处的各种图。参照图2，将两个CoW器件110贴合到载体102的上表面，所述两个CoW器件110可与图1所示CoW器件110相同或相似。注意，尽管在图1中示出两个CoW器件110，然而可使用多于两个CoW器件110来形成半导体器件100，这些及其他变型完全旨在包括在本公开的范围内。
载体102可由例如硅、聚合物、聚合物复合材料、金属箔、陶瓷、玻璃、玻璃环氧树脂、氧化铍、胶带或用于结构性支撑的其他合适材料等材料制成。在一些实施例中，在将CoW器件110贴合到载体102之前，在载体102之上形成释放膜，例如光热转换(light-to-heat-conversion，LTHC)涂层。释放膜可为感光性的，且可通过在后续的载体剥离工艺(carrierde-bonding process)中在载体102上照射例如紫外线(UV)光而容易地从载体120脱离。
CoW器件110使用例如管芯贴合膜(die attaching film，DAF)而贴合到载体102(或者如果形成有释放膜，则贴合到释放膜)。注意，在图2中，管芯101的背侧贴合到载体102，且CoW器件110的中介层112的导电焊盘117向上背对载体102。CoW器件110彼此在横向上间隔开，在CoW器件110之间具有间隙114。
接下来，在图3中，在载体102之上、CoW器件110周围形成模制材料118。模制材料118也填充CoW器件110之间的间隙114。模制材料118的材料及形成方法可与CoW器件110的模制材料109的材料及形成方法相同或相似，因此不再予以赘述。在一些实施例中，模制材料118与模制材料109是不同的材料(例如，具有不同的组合物)，且模制材料118环绕且物理接触模制材料109。在其他实施例中，模制材料118与模制材料109是相同的材料(例如，具有相同的组合物)，因此在模制材料118与模制材料109之间可存在或可不存在界面。
在形成模制材料118之后，可执行平坦化工艺(例如CMP)，以移除设置在CoW器件110之上的模制材料118的过量部分。在平坦化工艺之后，CoW器件110的模制材料118、导电焊盘117及钝化层119具有共面(例如，齐平的)上表面。在图3中，模制材料118物理接触衬底111的侧壁及钝化层119的侧壁。
接下来，在图4中，在模制材料118及CoW器件110之上形成重布线结构122。重布线结构122包括一个或多个介电层125以及形成在所述一个或多个介电层125中的导电特征(例如，导电线121及通孔123)。重布线结构122电耦合到导电焊盘117，且通过CoW器件110的中介层电耦合到管芯101。在重布线结构122之上形成与重布线结构122电耦合的凸块下金属(under bump metallurgy，UBM)结构127。图4进一步示出在CoW器件110之间的间隙之上延伸的导电线121A(例如，铜线)。导电线121A将CoW器件110A(左侧的CoW器件110)中的管芯101中的至少一者与CoW器件110B(右侧的CoW器件110)中的管芯101中的至少一者电耦合。图4中所示包括物理分离且通过单一重布线结构122电耦合在一起的多个CoW器件110的器件(不具有载体102)也称为复合CoW器件150或称为具有复合CoW结构的半导体器件。
在一些实施例中，所述一个或多个介电层125由例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似物等聚合物形成。在其他实施例中，介电层125由以下形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)或类似物；或者类似物。所述一个或多个介电层125可通过例如旋转涂布(spin coating)、化学气相沉积(CVD)、叠层(laminating)、类似工艺或其组合等任何可接受的沉积工艺形成。
在一些实施例中，重布线结构122的导电特征包括由例如铜、钛、钨、铝或类似物等合适的导电材料形成的导电线121/121A及通孔123。可通过例如以下方式形成导电特征：在介电层125中形成开口以暴露出下伏的导电特征；在介电层125之上及开口中形成晶种层；在晶种层之上形成具有设计图案的图案化光刻胶；在所设计图案中及晶种层之上镀覆(例如电镀或无电镀覆)导电材料；以及移除光刻胶以及晶种层的上面未形成导电材料的部分。
在一些实施例中，重布线结构具有1至10层金属层，其中每一金属层包括在同一介电层125之上/穿过同一介电层125形成的导电线121及通孔123。在一些实施例中，沿与CoW器件110的中介层的主表面垂直的第一方向测量的每一介电层125的厚度在约2μm至约10μm之间。沿第一方向测量的重布线结构122的导电特征(例如，121)的厚度在约0.5μm至约5μm之间。
所公开的复合CoW器件150提供优异的信号完整性(signal integrity)。举例来说，由于使用硅制作厂工艺技术(silicon fab processing technique)来形成重布线结构122，因此重布线结构122中的导体(例如，121、123)的粗糙度低(例如，所具有的轮廓粗糙度参数Ra≤0.1μm)，此有助于减少插入损耗以及趋肤效应(skin effect)。重布线结构122的介电层125(例如，聚酰亚胺)被制成为薄的(例如，具有2μm至约10μm之间的厚度)，此有助于降低介电层125的等效串联电阻(equivalent series resistance，ESR)及等效串联电感(equivalent series inductance，ESL)，从而降低介电层125的耗散因子Df(例如，Df≤0.01)。介电层125的较低ESL及ESR提高了复合CoW器件150的功率完整性(powerintegrity)。可选地，一个或多个集成无源器件(integrated passive device，IPD)(由图4中的虚线框128示出)可与复合CoW器件150整合(例如，结合到UBM结构127)，此减少了复合CoW器件150中的功率规划层(power plan layer)的数目，且进一步提高了功率完整性。由于优异的信号完整性，复合CoW器件150非常适合例如串行器/解串行器(Serializer/Deserializer，SerDes)器件等高速器件。
在重布线结构122形成之后，在重布线结构122之上形成电耦合到重布线结构122的导电特征的UBM结构127。在实施例中，UBM结构127包括三层导电材料，例如钛层、铜层及镍层。然而，存在例如铬/铬-铜合金/铜/金排列方式、钛/钛钨/铜排列方式或铜/镍/金排列方式等许多合适于形成UBM结构127的材料及层的排列方式。可用于UBM结构127的任何合适的材料或材料层都完全旨在包括在本公开的范围内。
UBM结构127可通过以下方式形成：在最顶介电层125中形成开口以暴露出重布线结构122中的导电特征；在最顶介电层125之上、沿最顶介电层中的开口的内部形成晶种层；在晶种层之上形成图案化掩模层(例如，光刻胶)；在图案化掩模层的开口中及晶种层之上形成(例如，通过镀覆)导电材料；以及移除掩模层且移除晶种层的上面未形成导电材料的部分。可存在用于形成UBM结构127的其他方法，且所述其他方法完全旨在包括在本公开的范围内。
在一些实施例中，UBM结构127的关键尺寸(CD)(例如，宽度)C2在约10μm至约100μm之间，相邻UBM结构127之间的节距P2在约20μm至约200μm之间，且UBM结构127的高度H2在约3μm至约30μm之间。
如图4中所示，重布线结构122从CoW器件110A连续延伸到CoW器件110B。具体来说，重布线结构122沿CoW器件110A/110B的钝化层119以及模制材料118的上表面延伸并物理接触CoW器件110A/110B的钝化层119以及模制材料118的上表面。
尽管图4示出形成在载体102之上的一个复合CoW器件150，然而如所属领域中的技术人员容易理解，可在同一工艺步骤中在载体102之上形成多于一个复合CoW器件150，且可执行后续的切割工艺以将复合CoW器件150分离成个别的复合CoW器件。
暂时参照图9及10，其示出在形成复合CoW器件150时使用的载体102(例如，晶片)的各种俯视图。在图9所示实例中，在载体102之上形成多个复合CoW器件150，载体102在俯视图中具有圆形形状。在图9中，虚线区域对应于一个复合CoW器件150，且四个复合CoW器件150是作为非限制性实例示出。形成在载体102上的复合CoW器件150的数目可为任何合适的数目。在图10中，载体102具有矩形形状或正方形形状。作为图10中的非限制性实例，示出要形成在载体102之上的九个复合CoW器件150，且形成在载体102上的复合CoW器件150的数目可为任何合适的数目。
接下来，在图5中，执行载体剥离工艺，以将载体102从复合CoW器件150脱离。剥离工艺可使用例如蚀刻、研磨及机械剥除等任何合适的工艺来移除载体102。在载体102与复合CoW器件150之间形成LTHC释放膜的一些实施例中，通过在载体102的表面之上照射激光或UV光来剥离载体102。尽管未示出，然而可在载体剥离工艺之后执行切割工艺，以将形成在载体102之上的所述多个复合CoW器件150(参见图9及图10)单体化成个别的复合CoW器件150。在一些实施例中，由于切割工艺，复合CoW器件150的重布线结构122及模制材料118具有相同的宽度，从而使得重布线结构122的侧壁与模制材料118的相应侧壁对准。
仍然参照图5，在载体剥离工艺及切割工艺之后，翻转复合CoW器件150，且将复合CoW器件150的UBM结构127与衬底S的上表面处的相应导电焊盘132对准，以准备与衬底S结合。在图5所示实例中，在导电焊盘132之上形成焊料区域131。焊料区域131可为沉积在导电焊盘132之上的焊料膏(solder paste)，或者可为包括形成在导电焊盘132之上的焊料的导电凸块。在后续的回流工艺中，焊料区域131将复合CoW器件150结合到衬底S。
图5所示衬底S包括上部衬底S2及下部衬底S1。上部衬底S2通过焊料区域139结合到下部衬底S1。在所示实施例中，上部衬底S2及下部衬底S1是预先形成的(例如，在结合在一起之前单独形成)，且例如利用回流工艺、通过焊料区域139结合在一起。
在一些实施例中，可为印刷电路板(PCB)的下部衬底S1包括芯体143，芯体143由例如预浸体(prepreg)、环氧树脂、硅石填料、味之素构成膜(Ajinomoto build-up film，ABF)、聚酰亚胺、模制化合物或类似物等介电材料形成。在一些实施例中，芯体143包括双马来酰亚胺三嗪(bismaleimide triazine，BT)树脂、弗朗克功能调节剂-4(Frankel’sfunctional regulator-4，FR-4)(由编织玻璃纤维布与阻燃环氧树脂粘着剂构成的复合材料)、陶瓷、玻璃、塑料、胶带、膜或其他支撑材料。形成延伸穿过芯体143的通孔153。在一些实施例中，通孔153是通过在芯体143中钻制贯通孔并沿贯通孔的侧壁形成(例如，镀覆)导电材料(例如，铜)形成的。在沿贯通孔的侧壁形成导电材料之后，如图5所示实例中所示，贯通孔的其余部分可以介电材料152填充。
仍然参照图5，在芯体143的相对两侧上形成例如铜线147、铜通孔149和/或铜焊盘151等导电特征，且所述导电特征充当重布线层以将电信号从衬底S1的第一位置重新路由到衬底S1的第二位置。导电特征形成在多个介电层145中，所述多个介电层145可由例如ABF或预浸体等合适的介电材料形成。图5进一步示出下部衬底S1的最顶介电层141A及最底介电层141B。最顶介电层141A及最底介电层141B可由例如阻焊剂、ABF或聚酰亚胺形成。下部衬底S1的导电焊盘151通过最顶介电层141A中的开口及最底介电层141B中的开口暴露出来。
上部衬底S2包括多个介电层133及形成在所述多个介电层133中的导电特征(例如，导电线135、通孔137及导电焊盘132)。介电层133由合适的介电材料形成，例如预浸体、涂布有树脂的铜(resin coated copper，RCC)、模制化合物、聚酰亚胺、感光成像介电质(photo image dielectric，PID)等。
在一些实施例中，使用与重布线结构122相同或相似的工艺步骤(例如，硅制作厂工艺技术)，在载体(未示出)之上形成上部衬底S2的介电层133及导电特征。举例来说，可通过以下方式形成上部衬底S2：在载体之上形成第一介电层(例如，133)；在第一介电层之上形成第一导电特征(例如，132)(例如，通过镀覆)；在第一导电特征之上形成第二介电层；在第二介电层中形成开口以暴露出第一导电特征；在第二介电层之上及开口中形成晶种层；在晶种层之上形成具有所设计图案的图案化光刻胶；在所设计图案中及晶种层之上镀覆(例如，电镀或无电镀覆)导电材料(例如，铜)，并移除光刻胶及晶种层的上面未形成导电材料的部分。可重复以上工艺，以形成介电层的附加层及导电特征的附加层。在上部衬底S2形成之后，移除载体。在上部衬底S2的导电焊盘132上形成可为焊料膏或包含焊料的导电凸块的焊料区域139。接下来，将上部衬底S2的下表面处的导电焊盘132与下部衬底S1的上表面处的相应导电焊盘151对准，且执行回流工艺，以使焊料区域139将上部衬底S2结合到下部衬底S1。如图5中所示，焊料区域139至少部分延伸穿过(例如，延伸到)下部衬底S1的最顶介电层141A，以与导电焊盘151结合。
在一些实施例中，可将上部衬底S2的面对复合CoW器件150的上表面处的导电焊盘132形成为具有与复合CoW器件150的UBM结构127的大小(例如，宽度、节距)匹配的微米级大小(例如，宽度、节距)，以便与复合CoW器件150恰当对准及电耦合。记住，上部衬底S2是使用硅制作厂工艺技术而形成，此使得能够形成微米级特征大小。上部衬底S2的面对下部衬底S1的下表面处的导电焊盘132可具有更大的大小(例如，宽度及节距)，以匹配下部衬底S1(例如，PCB)的上表面处的导电焊盘151的大小，以与下部衬底S1恰当对准及电耦合。注意，导电焊盘151可使用PCB制造技术形成，且因此，可能不能够形成大小与复合CoW器件150的UBM结构127的大小匹配的导电焊盘151。因此，衬底S的所公开结构(以上部衬底S2充当不同大小的导电焊盘之间的界面)使得能够在复合CoW器件150的UBM结构127与下部衬底S1(例如，PCB)的导电焊盘151之间实现恰当对准及耦合。
接下来，在图6A中，执行回流工艺以通过焊料区域131将复合CoW器件150的UBM结构127结合到上部衬底S2的导电焊盘132。接下来，在复合CoW器件150的重布线结构122与上部衬底S2之间形成底部填充材料168。在一些实施例中，底部填充材料168被省略。图6A中的半导体器件100是包括结合到衬底S的复合CoW器件150的半导体封装，因此具有衬底上晶片上芯片(CoWoS)结构。为将图6A所示CoWoS结构与传统的CoWoS结构区分开，图6A中的半导体器件100可称为复合CoWoS器件，或者可称为具有复合CoWoS结构的半导体器件。
接下来，通过粘合材料165将环163贴合到上部衬底S2的上表面。环163可用于提高衬底S的平坦度(例如，平面度)。在一些实施例中，环163由例如钢、铜、玻璃或类似物等刚性材料形成。在实施例中，环163由块状材料(例如，块状钢、块状铜、块状玻璃)形成，以提供结构性支撑，且环163内部不存在电组件或电路。在所示实施例中，环163是矩形环(例如，在俯视图中具有中空矩形形状，参见图6B)，且贴合到衬底S，从而使得环163环绕复合CoW器件150(例如，环绕管芯101及中介层112)。在图6A所示实例中，环163的上表面比CoW器件110的中介层112(参见图1中的标号)的上表面从衬底S延伸得更远。
图6A进一步示出在下部衬底S1的下表面处的导电焊盘151上形成的外部连接件161。外部连接件161可为焊球、金属柱、受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块、微凸块、化学镀镍钯浸金(electroless nickel-electrolesspalladium-immersion gold，ENEPIG)技术形成的凸块、其组合(例如，贴合有焊球的金属柱)或类似物。外部连接件161可使用任何合适的形成方法形成。
图6B示出图6A所示半导体器件100的俯视图，且图6A是沿图6B所示横截面A-A的剖视图。如图6B所示非限制性实例中所示，复合CoW器件150中的CoW器件110中的每一者具有五个管芯101。中间的管芯101(较大的管芯)可为例如处理器(例如中央处理器(centralprocessing unit，CPU)或图形处理单元(graphics processing unit，GPU))，且隅角处的管芯101(较小的管芯)可为例如高带宽存储器(high bandwidth memory，HBM)管芯。注意，在图6B所示俯视图中，CoW器件110的边界(例如，周界)与模制材料109的边界交叠，复合CoW器件150的边界与模制材料118的边界交叠，且衬底S的边界与上部衬底S2的最顶介电层133的边界交叠。
在一些实施例中，图6B中的半导体器件100的第一尺寸X及第二尺寸Y在约10mm至约75mm之间。CoW器件110之间的距离D1在约25μm至约500μm之间。在管芯101的背侧与重布线结构122的面对衬底S的下表面之间测量的复合CoW器件150的厚度H3(参见图7)在约100μm至约1500μm之间。尽管半导体器件100的大小相当大(例如，可为75mm×75mm)，然而由于复合CoWoS器件的独特架构，CPI风险得以避免或降低。
图6B进一步以虚影示出设置在CoW器件110之间的重布线结构122的导电线121A，导电线121A在图6B所示俯视图中不可见。注意，导电线121A是在使用硅制作厂制造工艺形成重布线结构122期间形成。因此，能够形成非常细的导电线121A(例如，具有2μm的线厚度)，此使得能够在CoW器件110之间的小间隙面积中形成多条导电线121A，且导电线121A的大小(例如，宽度、节距)与CoW器件110的导电焊盘117的大小匹配，以实现恰当对准及电连接。
图7示出图6A中所示半导体器件100的一部分170的放大图。在图7所示实例中，复合CoW器件150中的CoW器件110中的每一者在衬底111的下表面上具有钝化层119(例如，聚合物层)。钝化层119环绕且物理接触中介层的位于衬底111的下表面上的导电焊盘117。因此，复合CoW器件150的钝化层119、导电焊盘117及模制材料118具有物理接触重布线结构122的共面(例如，齐平的)下表面。重布线结构122具有与模制材料118相同的宽度，从而使得重布线结构122的侧壁与模制材料118的相应侧壁对准。
图8示出在实施例中半导体器件100A的一部分的放大图。半导体器件100A与图7所示半导体器件100相似，但在图8所示实施例中，省略了衬底111的下表面上的钝化层119。因此，模制材料118环绕且物理接触衬底111的下表面上的导电焊盘117。因此，模制材料118、导电焊盘117具有物理接触重布线结构122的共面(例如，齐平的)表面。重布线结构122具有与模制材料118相同的宽度，从而使得重布线结构122的侧壁与模制材料118的相应侧壁对准。
可存在所公开实施例的变型，且所述变型完全旨在包括在本公开的范围内。举例来说，在不背离本公开的精神的情况下，可修改每一CoW器件110内部的管芯101的数目及CoW器件110内的每一管芯101的位置。另外，复合CoW器件150内CoW器件110的数目及CoW器件110的位置可被修改，而不背离本公开的精神。另外，尽管图6A中的衬底S包括结合到下部衬底S1的上部衬底S2，然而衬底S可具有其他配置，例如具有更简单的配置。举例来说，衬底S可仅具有上部衬底S2。此外，例如集成无源器件(IPD)等其他器件可结合到重布线结构122并由底部填充材料168包封。这些及其他变型完全旨在包括在本公开的范围内。
实施例可实现例如降低芯片封装集成(CPI)风险等优点。所公开的复合CoW器件包括通过重布线结构整合在一起的两个或更多个CoW器件。此使得复合CoW器件150的大小(例如，俯视图中的表面积)能够为相当大(例如，≥3个掩模)，且仍避免或减少由于例如管芯101与中介层112之间的导电连接件处(尤其是中介层的隅角处)的高应力而导致的凸块疲劳风险。CoW器件110中的每一者内部的较小的中介层降低了中介层的成本，且较小的中介层也减轻了中介层在边缘处的翘曲，且因此减轻了中介层的隅角处的导电连接件的应力。
另外，所公开的实施例使得面积大于100mm×100mm的大衬底(例如，图6A中的衬底S)能够与复合CoW器件150结合以形成大的半导体封装，同时避免或减少例如冷接头及凸块疲劳风险等各种CPI问题，从而增加凸块接合良率及衬底上组装良率(on-substrateassembly yield)。在一些实施例中，重布线结构122中所使用的材料的平均CTE被调整为具有目标值(例如，在20ppm/℃至60ppm/℃之间)，以修改复合CoW器件150的翘曲轮廓，从而使得复合CoW器件150具有更少的翘曲，或者复合CoW器件150具有与衬底S相同或相似的翘曲轮廓(例如，都朝上或朝下弯曲)，以促进复合CoW器件150与衬底S之间的结合。否则，如果复合CoW器件150与衬底S具有相反的轮廓(例如，一个朝上弯曲，而另一个朝下弯曲)，则将复合CoW器件150与衬底S结合在一起将是困难的，且可能出现例如凸块疲劳风险或冷接合(cold joint)等问题。举例来说，其他优点包括：中介层的成本降低；复合CoW器件150由于使用硅制作厂工艺而实现高组件良率；以及信号完整性由于例如重布线结构中的介电层125的低耗散因子Df(例如，Df≤0.01)而提高。
图11示出在一些实施例中形成半导体器件的方法的流程图1000。应理解，图11中所示实施例方法仅为许多可能的实施例方法的实例。所属领域中的普通技术人员将认识到存在许多变型、变更及修改。举例来说，可添加、移除、替代、重新排列及重复图11中所示的各种步骤。
参照图11，在步骤1010处，将第一晶片上芯片(CoW)器件贴合在载体的第一侧上，第一CoW器件包括第一中介层及贴合到第一中介层的第一管芯。在步骤1020处，相邻于第一CoW器件将第二CoW器件贴合在载体的第一侧上，第二CoW器件包括第二中介层及贴合到第二中介层的第二管芯。在步骤1030处，在载体的第一侧上、第一CoW器件周围及第二CoW器件周围形成模制材料，其中第一中介层的第一导电焊盘及第二中介层的第二导电焊盘在模制材料的远离载体的上表面处暴露出来。在步骤1040处，在第一CoW器件、第二CoW器件及模制材料之上形成重布线结构，其中重布线结构从第一CoW器件连续延伸到第二CoW器件。
根据实施例，一种半导体器件包括：第一晶片上芯片(CoW)器件，包括第一中介层及贴合到所述第一中介层的第一侧的第一管芯；第二CoW器件，包括第二中介层及贴合到所述第二中介层的第一侧的第二管芯，所述第二中介层与所述第一中介层在横向上间隔开；以及重布线结构，沿所述第一中介层的与所述第一中介层的所述第一侧相对的第二侧延伸，且沿所述第二中介层的与所述第二中介层的所述第一侧相对的第二侧延伸，所述重布线结构从所述第一CoW器件连续延伸到所述第二CoW器件。在实施例中，所述半导体器件进一步包括位于所述第一CoW器件周围、所述第二CoW器件周围以及所述第一CoW器件与所述第二CoW器件之间的第一模制材料，其中所述重布线结构接触所述第一模制材料的面对所述重布线结构的第一侧并沿所述第一模制材料的所述第一侧延伸。在实施例中，所述重布线结构与所述第一模制材料具有相同的宽度，从而使得所述重布线结构的侧壁与所述第一模制材料的相应侧壁对准。在实施例中，所述第一中介层在所述第一中介层的所述第二侧处具有第一导电焊盘，且在所述第一中介层的所述第二侧处、所述第一导电焊盘周围具有第一钝化层，其中所述第二中介层在所述第二中介层的所述第二侧处具有第二导电焊盘，且在所述第二中介层的所述第二侧处、所述第二导电焊盘周围具有第二钝化层，其中所述第一导电焊盘、所述第二导电焊盘、所述第一钝化层、所述第二钝化层及所述第一模制材料具有面对所述重布线结构的共面表面。在实施例中，所述第一中介层在所述第一中介层的所述第二侧处具有第一导电焊盘，且所述第二中介层在所述第二中介层的所述第二侧处具有第二导电焊盘，其中所述第一模制材料环绕且接触所述第一导电焊盘及所述第二导电焊盘，其中所述第一导电焊盘、所述第二导电焊盘及所述第一模制材料具有面对所述重布线结构的共面表面。在实施例中，所述半导体器件进一步包括具有导电特征的衬底，其中所述重布线结构物理耦合到且电耦合到所述衬底的第一表面。在实施例中，所述重布线结构通过焊料区域物理耦合到且电耦合到所述衬底的所述第一表面。在实施例中，所述半导体器件进一步包括贴合到所述衬底的所述第一表面的环，其中所述环包围所述第一CoW器件及所述第二CoW器件。在实施例中，所述半导体器件进一步包括位于所述重布线结构与所述衬底的所述第一表面之间的底部填充材料。在实施例中，所述衬底包括下部衬底及上部衬底，所述上部衬底设置在所述下部衬底与所述重布线结构之间，其中所述上部衬底通过第一焊料区域结合到所述下部衬底，其中所述重布线结构通过第二焊料区域物理耦合到且电耦合到所述上部衬底的背对所述下部衬底的上表面。在实施例中，所述下部衬底包括：介电芯体；通孔，延伸穿过所述介电芯体；介电层，位于所述介电芯体的相对两侧上；导电特征，位于所述介电层中；以及第一阻焊剂层及第二阻焊剂层，所述第一阻焊剂层位于所述介电层的最上介电层上，所述第二阻焊剂层位于所述介电层的最下介电层上，其中所述第一焊料区域延伸到所述第一阻焊剂层中。
根据实施例，一种半导体器件包括：衬底，包括导电特征；以及复合晶片上芯片(CoW)器件，贴合到所述衬底的第一表面。所述复合CoW器件包括：第一中介层；第一管芯，耦合到所述第一中介层的背对所述衬底的第一侧；第二中介层，与所述第一中介层在横向上间隔开；第二管芯，耦合到所述第二中介层的背对所述衬底的第一侧；第一模制材料，位于所述第一管芯、所述第二管芯、所述第一中介层及所述第二中介层周围；以及重布线结构，沿所述第一中介层的面对所述衬底的第二侧、沿所述第二中介层的面对所述衬底的第二侧且沿所述第一模制材料的面对所述衬底的第一表面连续延伸。在实施例中，所述重布线结构包括位于所述第一中介层与所述第二中介层之间的导电线，所述导电线将所述第一管芯中的至少一者电耦合到所述第二管芯中的至少一者。在实施例中，所述半导体器件进一步包括位于所述衬底的所述第一表面与所述重布线结构之间的第一焊料区域。在实施例中，所述半导体器件进一步包括位于所述重布线结构与所述衬底的所述第一表面之间的底部填充材料，其中所述底部填充材料环绕所述第一焊料区域。在实施例中，所述半导体器件进一步包括贴合到所述衬底的所述第一表面的环，所述环的远离所述衬底的上表面比所述第一中介层的所述第一侧从所述衬底延伸得更远。
根据实施例，一种形成半导体器件的方法包括：将第一晶片上芯片(CoW)器件贴合在载体的第一侧上，所述第一CoW器件包括第一中介层及贴合到所述第一中介层的第一管芯；将第二CoW器件贴合在所述载体的所述第一侧上，与所述第一CoW器件相邻，所述第二CoW器件包括第二中介层及贴合到所述第二中介层的第二管芯；在所述载体的所述第一侧上、所述第一CoW器件周围及所述第二CoW器件周围形成模制材料，其中所述第一中介层的第一导电焊盘及所述第二中介层的第二导电焊盘在所述模制材料的远离所述载体的上表面处暴露出；以及在所述第一CoW器件、所述第二CoW器件及所述模制材料之上形成重布线结构，其中所述重布线结构从所述第一CoW器件连续延伸到所述第二CoW器件。在实施例中，所述重布线结构将所述第一管芯中的至少一者电耦合到所述第二管芯中的至少一者。在实施例中，所述方法进一步包括：移除所述载体；以及在移除所述载体之后，使用焊料将所述重布线结构结合到衬底的第一表面。在实施例中，所述方法进一步包括将环贴合到所述衬底的所述第一表面，其中所述环环绕所述第一CoW器件及所述第二CoW器件。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种半导体器件，包括：
第一晶片上芯片器件，包括第一中介层及贴合到所述第一中介层的第一侧的第一管芯；
第二晶片上芯片器件，包括第二中介层及贴合到所述第二中介层的第一侧的第二管芯，所述第二中介层与所述第一中介层在横向上间隔开；以及
重布线结构，沿所述第一中介层的与所述第一中介层的所述第一侧相对的第二侧延伸，且沿所述第二中介层的与所述第二中介层的所述第一侧相对的第二侧延伸，所述重布线结构从所述第一晶片上芯片器件连续延伸到所述第二晶片上芯片器件。
2.根据权利要求1所述的半导体器件，进一步包括位于所述第一晶片上芯片器件周围、所述第二晶片上芯片器件周围以及所述第一晶片上芯片器件与所述第二晶片上芯片器件之间的第一模制材料，其中所述重布线结构接触所述第一模制材料的面对所述重布线结构的第一侧并沿所述第一模制材料的所述第一侧延伸。
3.根据权利要求2所述的半导体器件，其中所述重布线结构与所述第一模制材料具有相同的宽度，从而使得所述重布线结构的侧壁与所述第一模制材料的相应侧壁对准。
4.根据权利要求2所述的半导体器件，其中所述第一中介层在所述第一中介层的所述第二侧处具有第一导电焊盘，且在所述第一中介层的所述第二侧处并在所述第一导电焊盘周围具有第一钝化层，其中所述第二中介层在所述第二中介层的所述第二侧处具有第二导电焊盘，且在所述第二中介层的所述第二侧处并在所述第二导电焊盘周围具有第二钝化层，其中所述第一导电焊盘、所述第二导电焊盘、所述第一钝化层、所述第二钝化层及所述第一模制材料具有面对所述重布线结构的共面表面。
5.根据权利要求2所述的半导体器件，其中所述第一中介层在所述第一中介层的所述第二侧处具有第一导电焊盘，且所述第二中介层在所述第二中介层的所述第二侧处具有第二导电焊盘，其中所述第一模制材料环绕且接触所述第一导电焊盘及所述第二导电焊盘，其中所述第一导电焊盘、所述第二导电焊盘及所述第一模制材料具有面对所述重布线结构的共面表面。
6.一种半导体器件，包括：
衬底，包括导电特征；以及
复合晶片上芯片器件，贴合到所述衬底的第一表面，所述复合晶片上芯片器件包括：
第一中介层；
第一管芯，耦合到所述第一中介层的背对所述衬底的第一侧；
第二中介层，与所述第一中介层在横向上间隔开；
第二管芯，耦合到所述第二中介层的背对所述衬底的第一侧；
第一模制材料，位于所述第一管芯、所述第二管芯、所述第一中介层及所述第二中介层周围；以及
重布线结构，沿所述第一中介层的面对所述衬底的第二侧、沿所述第二中介层的面对所述衬底的第二侧且沿所述第一模制材料的面对所述衬底的第一表面连续延伸。
7.根据权利要求6所述的半导体器件，其中所述重布线结构包括位于所述第一中介层与所述第二中介层之间的导电线，所述导电线将所述第一管芯中的至少一者电耦合到所述第二管芯中的至少一者。
8.根据权利要求6所述的半导体器件，进一步包括位于所述衬底的所述第一表面与所述重布线结构之间的第一焊料区域。
9.一种形成半导体器件的方法，所述方法包括：
将第一晶片上芯片器件贴合在载体的第一侧上，所述第一晶片上芯片器件包括第一中介层及贴合到所述第一中介层的第一管芯；
将第二晶片上芯片器件贴合在所述载体的所述第一侧上，与所述第一晶片上芯片器件相邻，所述第二晶片上芯片器件包括第二中介层及贴合到所述第二中介层的第二管芯；
在所述载体的所述第一侧上并在所述第一晶片上芯片器件周围及所述第二晶片上芯片器件周围形成模制材料，其中所述第一中介层的第一导电焊盘及所述第二中介层的第二导电焊盘在所述模制材料的远离所述载体的上表面处暴露出来；以及
在所述第一晶片上芯片器件并在所述第二晶片上芯片器件及所述模制材料之上形成重布线结构，其中所述重布线结构从所述第一晶片上芯片器件连续延伸到所述第二晶片上芯片器件。
10.根据权利要求9所述的方法，其中所述重布线结构将所述第一管芯中的至少一者电耦合到所述第二管芯中的至少一者。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102792183B1 (ko) * 2020-09-07 2025-04-09 삼성전자주식회사 반도체 패키지
US11791332B2 (en) * 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
TWI781049B (zh) * 2022-01-24 2022-10-11 欣興電子股份有限公司 電路板結構及其製作方法
US20230317624A1 (en) * 2022-03-31 2023-10-05 Apple Inc. Microelectronic Package RDL Patterns to Reduce Stress in RDLs Across Components
TWI799238B (zh) * 2022-04-22 2023-04-11 宏齊科技股份有限公司 封裝方法及封裝結構
JP2024080246A (ja) * 2022-12-02 2024-06-13 タツモ株式会社 積層デバイスの製造方法
TWI865264B (zh) * 2023-12-22 2024-12-01 友達光電股份有限公司 複合基板及其製造方法、以及通訊裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150048503A1 (en) * 2013-08-16 2015-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Interposers and Methods for Forming the Same
KR20170126190A (ko) * 2016-05-09 2017-11-17 앰코 테크놀로지 코리아 주식회사 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법
CN108074872A (zh) * 2016-11-14 2018-05-25 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN109427702A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 散热器件和方法
CN109585404A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体封装及其形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358250A (ja) * 2000-06-12 2001-12-26 Nec Corp 半導体装置
JP3632684B2 (ja) * 2002-08-26 2005-03-23 株式会社日立製作所 半導体素子及び半導体パッケージ
EP1775768A1 (en) * 2004-06-04 2007-04-18 ZyCube Co., Ltd. Semiconductor device having three-dimensional stack structure and method for manufacturing the same
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US9502360B2 (en) 2012-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stress compensation layer for 3D packaging
JP6022792B2 (ja) * 2012-03-30 2016-11-09 国立大学法人東北大学 集積化デバイス及び集積化デバイスの製造方法
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
KR200486560Y1 (ko) * 2014-01-27 2018-06-07 엘에스산전 주식회사 전자개폐장치
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9214454B2 (en) * 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9609751B2 (en) 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
US9646955B2 (en) * 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
KR101684071B1 (ko) 2015-03-05 2016-12-07 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9666502B2 (en) * 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) * 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9916999B2 (en) * 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer
US9559081B1 (en) * 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
KR101787832B1 (ko) 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US10332841B2 (en) * 2016-07-20 2019-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. System on integrated chips and methods of forming the same
KR102663810B1 (ko) 2016-12-30 2024-05-07 삼성전자주식회사 전자 소자 패키지
TWI651824B (zh) 2017-04-07 2019-02-21 台灣積體電路製造股份有限公司 半導體結構及方法
US10134677B1 (en) * 2017-05-16 2018-11-20 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10879194B2 (en) * 2017-05-25 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device package and method of manufacturing the same
US10797022B2 (en) * 2017-10-06 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10468379B1 (en) * 2018-05-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. 3DIC structure and method of manufacturing the same
US10867925B2 (en) * 2018-07-19 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package structure
US10504824B1 (en) * 2018-09-21 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11837526B2 (en) * 2019-06-24 2023-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method for manufacturing the same
US10923430B2 (en) * 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150048503A1 (en) * 2013-08-16 2015-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Interposers and Methods for Forming the Same
KR20170126190A (ko) * 2016-05-09 2017-11-17 앰코 테크놀로지 코리아 주식회사 멀티 칩 모듈을 갖는 반도체 패키지 및 이의 제조 방법
CN108074872A (zh) * 2016-11-14 2018-05-25 台湾积体电路制造股份有限公司 封装件结构及其形成方法
CN109427702A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 散热器件和方法
CN109585404A (zh) * 2017-09-29 2019-04-05 台湾积体电路制造股份有限公司 半导体封装及其形成方法

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