CN112687226B

CN112687226B - 驱动方法、驱动装置和显示设备

Info

Publication number: CN112687226B
Application number: CN202011608213.4A
Authority: CN
Inventors: 南帐镇; 吴佳璋
Original assignee: Beijing Eswin Computing Technology Co Ltd; Hefei Eswin IC Technology Co Ltd
Current assignee: Hefei Yisiwei Computing Technology Co ltd; Beijing Eswin Computing Technology Co Ltd
Priority date: 2020-12-30
Filing date: 2020-12-30
Publication date: 2023-03-10
Anticipated expiration: 2040-12-30
Also published as: CN112687226A; WO2022143151A1

Abstract

本发明提供一种驱动方法、驱动装置和显示设备。本发明提供的驱动方法通过至少两个时序控制芯片分别向与其耦接的源极驱动芯片发送用于指示显示数据的奇偶帧状态的信号，使源极驱动芯片和时序控制芯片、以及不同的源极驱动芯片之间都能够同步认知当前显示信号的奇偶帧状态，从而保证通过多时序控制芯片与多源极驱动芯片控制的显示屏在显示画面时不出现异常。

Description

驱动方法、驱动装置和显示设备

技术领域

本发明涉及显示驱动领域，尤其涉及一种驱动方法、驱动装置和显示设备。

背景技术

随着显示技术的进步，消费者体验的需求也日渐升高，增加显示设备的解析度和降低响应时间可以为消费者提供更好的体验。然而，随着显示装置需要越来越短的反应时间，以及越来越高的解析度的需求，使得显示驱动芯片必须在更短的时间内对更大的负载电容进行充放电，这给驱动芯片设计带来很大难度。

为了维生产成本，终端屏幕制造商提出一些系统解决方案放宽驱动芯片规格的设计，如通过低于8K 120Hz的时序控制芯片TCON(Time Control IC)，来达到近似8K 120Hz的规格效果，为了提供充足的充电时间，通常源极驱动芯片SDIC(Source Driver IC)无法在每一条栅极线来更新资料，通常采用区分奇偶帧的方式来进行栅极线资料的更新。

然而，目前最广泛被使用的沟通协议，如CEDS、CHPI、ISP和USIT中，都没有将奇偶帧的屏幕状态迁入协议之中，源极驱动芯片无法有效的接收奇数偶数帧信息。因此，在不同芯片非同步的开机过程或是ESD的干扰都有可能导致屏幕显示的问题。

发明内容

本发明提出了一种驱动方法、驱动装置和显示设备，通过定义用于指示显示数据的奇偶帧状态的信号，使源极驱动芯片和时序控制芯片能够同步认知当前显示信号的奇偶帧状态。

为了实现上述目的，本发明采用了如下方案：

一方面，本发明实施例提供了一种驱动方法，包括：

通过至少2个时序控制芯片同步接收输入信号，其中，每个时序控制芯片与N个源极驱动芯片中的部分源极驱动芯片耦接；

每个时序控制芯片根据所述输入信号向与其耦接的源极驱动芯片发送显示数据以及用于指示显示数据的奇偶帧状态的信号。

可选的，所述信号为极性转换信号POL；当POL为高电平，指示所述显示信号为奇数帧，当POL为低电平，指示所述显示信号为偶数帧；

或者，当POL为低电平，指示所述显示信号为奇数帧；当POL为高电平，指示所述显示信号为偶数帧。

可选的，所述信号包括帧控制指令包：

当所述帧控制指令包的值为高电平时，指示所述显示信号为奇数帧；当所述帧控制指令包的值为低电平，指示所述显示信号为偶数帧；

或者，当所述帧控制指令包的值为低电平时，指示所述显示信号为奇数帧；当所述帧控制指令包的值为高电平，指示所述显示信号为偶数帧。

可选的，所述驱动方法还包括：

当所述显示信号为奇数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送奇数行的显示数据；

当所述显示信号为偶数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送偶数行的显示数据。

一方面，本发明实施例提供了一种驱动装置，包括：

第一处理模块，用于通过至少2个时序控制芯片同步接收输入信号，其中，每个时序控制芯片与N个源极驱动芯片中的部分源极驱动芯片耦接；

第二处理模块，用于使每个时序控制芯片根据所述输入信号向与其耦接的源极驱动芯片发送显示数据以及用于指示显示数据的奇偶帧状态的信号。

可选的，所述第二处理模块包括第一处理子模块，用于若所述信号为极性转换信号POL时：

当POL为高电平，指示所述显示信号为奇数帧；当POL为低电平，指示所述显示信号为偶数帧；

可选的，所述第二处理模块还包括第二处理子模块，用于：

当帧控制指令包的值为高电平时，指示所述显示信号为奇数帧；当所述帧控制指令包的值为低电平，指示所述显示信号为偶数帧；

可选的，所述驱动装置还包括：

第三处理模块，用于当所述显示信号为奇数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送奇数行的显示数据；

第四处理模块，用于当所述显示信号为偶数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送偶数行的显示数据。

一方面，本发明实施例提供了一种显示设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的程序，所述处理器，用于读取存储器中的程序实现如本发明实施例提供的任一项所述的驱动方法中的步骤。

一方面，本发明实施例提供了一种可读存储介质，用于存储程序，所述程序被处理器执行时实现如本发明实施例提供的任一项所述的驱动方法中的步骤。

本发明实施例提供的技术方案带来的有益效果至少包括：本发明提供的驱动方法通过时序控制芯片向与其耦接的源极驱动芯片发送用于指示显示数据的奇偶帧状态的信号，使源极驱动芯片和时序控制芯片、以及不同的源极驱动芯片之间都能够同步认知当前显示信号的奇偶帧状态，从而保证通过多时序控制芯片与多源极驱动芯片控制的显示屏在显示画面时不出现异常。

附图说明

图1为本发明实施例提供的一种驱动方法的流程图；

图2为本发明实施例提供的一种驱动方法可应用的驱动电路的结构示意图；

图3为本发明实施例提供的一种驱动方法可应用的驱动电路的时序图；

图4为驱动电路的奇偶帧状态的内部监控的时序图；

图5为非同步的上电复位信号影响导致帧状态不匹配的时序图；

图6为源极驱动芯片受到静电干扰导致的帧状态不匹配的时序图；

图7为本发明实施例提供的一种驱动方法应用于驱动电路的时序图；

图8为本发明实施例提供的一种驱动方法应用于驱动电路的时序图；

图9为本发明实施例提供的一种驱动装置结构示意图；

图10为本发明实施例提供的一种驱动装置结构示意图；

图11为本发明实施例提供的一种显示设备结构示意图。

附图标记说明：

11-时序控制芯片1、12-时序控制芯片2、13-源极驱动模块、14-栅极驱动模块、15-显示屏。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

参考图1，为本发明实施例提供了一种驱动方法的流程图，所述方法包括：

步骤101，通过至少2个时序控制芯片同步接收输入信号，其中，每个时序控制芯片与N个源极驱动芯片中的部分源极驱动芯片耦接；

步骤102，每个时序控制芯片根据所述输入信号向与其耦接的源极驱动芯片发送显示数据以及用于指示显示数据的奇偶帧状态的信号。

具体的，现有的被广泛使用在时序控制芯片TCON与源极驱动芯片SDIC的高速通信协议里，当前显示数据处于奇数帧或偶数帧的状态是不会被传递给SDIC的。所以，通常是通过接收栅极使能信号GSP(Gate start pulse)，将此信号的信息存入内部计数器之中，用来判断每帧的状态。

具体的，本发明提供的驱动方法可以应用到具有源极驱动芯片的驱动电路中，以图2示出的驱动电路为例，显示屏的尺寸为8K，7680*4320，源极驱动模块13中共有24个源极驱动芯片1301-1324，其中时序控制芯片1与时序控制芯片2的规格都为8K 60Hz，通过时序控制芯片1控制12个源极驱动芯片1301-1312，通过时序控制芯片2控制另外12个源极驱动芯片1313-1324，图2中的SDIC1为与时序控制芯片1连接的源极驱动芯片，SDIC2为与时序控制芯片2连接的源极驱动芯片，在显示过程中，时序控制芯片1通过控制12颗SDIC1来实现对显示屏左边3840列RGB像素的显示控制，时序控制芯片2通过控制12颗SDIC2来实现对显示屏右边3840列RGB像素的控制。

具体的，参考图3为图2示出的驱动电路对应的时序图，此时输入信号的规格为3Gbps双通道(3G-2lane)，源极输出使能信号SOE(Source output enable)，在下降沿时，源极驱动芯片开始充电并输出，源极驱动芯片输出端SDOUT从图2中可知充满电后直到SOE处于高电平时保持不变。栅极使能信号GSP(Gate start pulse)，G1、G2、G3、G4分别为第一帧至第四帧时源极驱动芯片的输出SDOUT的状态，在奇数帧，如在第一帧、第三帧时，偶数帧没有输出信息；在偶数帧，如在第二帧、第四帧时，奇数帧没有输出信息。

参考图4，通过栅极使能信号GSP对显示数据的奇数帧或偶数帧的状态进行记录的过程如下：

①高压电源VDDA和低压电源VDDD准备好。

②内部上电复位信号POR(Power On Reset),当侦测到POR信号处于下降沿，驱动芯片即将开始运作。

③GSP信号触发帧计数器。

④当最低有效位(LSB)的值等于1时，表示帧的状态为奇数帧。

⑤GSP信号电位抬升，再次触发计数器。

⑥当最低有效位(LSB)的值等于0时，表示帧的状态为偶数帧。

上述操作过程，在实际应用中会产生一些问题。

具体的，非同步的POR复位信号触发时间会导致如图5示出的问题：

51-不同的电源抬升时间，会导致源极驱动芯片产生不同POR复位的脉冲位置。

52-在GSP抬升触发后，源极驱动芯片2无法更新计数器资料。

53-最后，导致两组源极驱动芯片的计数状态不匹配。

具体的，静电ESD干扰造成源极驱动芯片处于认知错误的帧状态，参考图6：

61-ESD干扰产生计数器重置。

62-在GSP抬升触发后，两组源极驱动芯片帧率状态是不匹配的。

具体的，如图2中示出的驱动电路，两组源极驱动芯片帧率状态不匹配的情况会导致由时序控制芯片1控制的源极驱动芯片SDIC1与由时序控制芯片2控制的源极驱动芯片SDIC2的帧状态不匹配。这种不匹配会导致由不同时序控制芯片耦接的源极驱动芯片无法接收正确的显示数据，从而导致显示面板无法正确的显示图像，比如，图2中会出现显示屏左侧显示了奇数帧图像，右侧显示偶数帧图像，导致图像闪烁或左右不匹配，以及其他各种显示问题。

在步骤101中，多个时序控制芯片是同步接收到输入信号，因此每个时序控制芯片之间的帧状态认知是一致的。

在步骤102中，每个时序控制芯片根据所述输入信号向与其耦接的源极驱动芯片发送显示数据以及用于指示显示数据的奇偶帧状态的信号。通过时序控制芯片根据输入信号向与其耦接的源极驱动芯片额外发送一个用于指示显示数据的奇偶帧状态的信号，因此能够通过这种方法来保证时序控制芯片与源极驱动芯片，以及不同源极驱动芯片之间的帧认识状态同步，从而保证显示面板显示正确的图像。

具体的，如果当前驱动电路使用的通信协议中已经含有帧率变化的讯号存在，如极性转换信号(POL)在使用列反转的显示系统中通常会出现，当使用的显示系统中存在POL信号时，可以直接通过对POL信号进行定义来确定显示数据的奇偶帧状态。

示例性的，参考图7，定义POL＝H(高电平)时，显示数据为奇数帧；定义POL＝L(低电平)时，显示数据为奇数帧；所以源极驱动芯片SDIC可以由POL的状态来认知目前的帧状态。

此外，除了POL这个信号外，用于偏移抵消功能(offset cancel function)的斩波(Chopper)信号也能用来表示奇数偶数帧的状态。

可选的，所述信号包括帧控制指令包：

当前驱动电路使用的通信协议中没有含有帧率变化的讯号存在，则可以通过在通信协议中加入额外的寄存器位元，奇数偶数帧状态需被更新到每一帧里，因此，额外的寄存器位元应该被加入帧控制指令包(Control frame command)中。

示例性的，参考图8，定义帧控制指令包Packet Odd＝H(高电平)时，述显示信号为奇数帧；Packet Odd＝L(低电平)时，述显示信号为偶数帧。

可选的，所述驱动方法还包括：

具体的，源极驱动芯片在运行过程时，在奇数帧只接收到与其连接的时序控制芯片发送的该帧图像的奇数帧信息，在偶数帧只接收到与其连接的时序控制芯片发送的该帧图像的偶数帧信息，能够极大的降低带宽压力，例如：通过单个TCON要实现8K 120Hz的图像显示，通常需要48个高速传输信号对，接收3Gbps双通道信号时需要TCON也支持3Gbps双通道通讯，而采用上述方法后，只需要TCON支持1.53Gbps双通道信号即可。

综上所述，本发明提供的驱动方法能够通过时序控制芯片向与其耦接的源极驱动芯片发送用于指示显示数据的奇偶帧状态的信号，使源极驱动芯片和时序控制芯片、以及不同的源极驱动芯片之间都能够同步认知当前显示信号的奇偶帧状态，从而保证通过多时序控制芯片与多源极驱动芯片控制的显示屏在显示画面时不出现异常。

参考图9，一方面，本发明实施例提供了一种驱动装置90，包括：

第一处理模块901，用于通过至少2个时序控制芯片同步接收输入信号，其中，每个时序控制芯片与N个源极驱动芯片中的部分源极驱动芯片耦接；

第二处理模块902，用于使每个时序控制芯片根据所述输入信号向与其耦接的源极驱动芯片发送显示数据以及用于指示显示数据的奇偶帧状态的信号。

可选的，参考图10，所述第二处理模块902包括第一处理子模块9021，用于若所述信号为极性转换信号POL时：

可选的，参考图10，所述第二处理模块902还包括第二处理子模块9022，用于：

可选的，参考图10，所述驱动装置90还包括：

第三处理模块903，用于当所述显示信号为奇数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送奇数行的显示数据；

第四处理模块904，用于当所述显示信号为偶数帧时，通过时序控制芯片向与其耦接的源极驱动芯片发送偶数行的显示数据。

本发明提供的驱动装置能够通过多个时序控制芯片向与其耦接的源极驱动芯片发送用于指示显示数据的奇偶帧状态的信号，使源极驱动芯片和时序控制芯片、以及不同的源极驱动芯片之间都能够同步认知当前显示信号的奇偶帧状态，从而保证通过多时序控制芯片与多源极驱动芯片控制的显示屏在显示画面时不出现异常。

请参考图11，本发明实施例还提供一种显示设备1100，包括处理器1101，存储器1102，存储在存储器1102上并可在所述处理器1101上运行的计算机程序，该计算机程序被处理器1101执行时实现上述驱动方法的实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储计算机程序，所述计算机程序被处理器执行时实现上述驱动方法的实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。其中，所述的计算机可读存储介质，如只读存储器(Read-Only Memory，ROM)、随机存取存储器(RandomAccess Memory，RAM)、磁碟或者光盘等。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims

1.一种驱动方法，其特征在于，包括：

2.根据权利要求1所述的驱动方法，其特征在于，所述信号为极性转换信号POL；当POL为高电平，指示显示信号为奇数帧，当POL为低电平，指示所述显示信号为偶数帧；

3.根据权利要求1所述的驱动方法，其特征在于，所述信号包括帧控制指令包：

4.根据权利要求2或3所述的驱动方法，其特征在于，所述驱动方法还包括：

5.一种驱动装置，其特征在于，所述驱动装置包括：

6.根据权利要求5所述的驱动装置，其特征在于，所述第二处理模块包括第一处理子模块，用于若所述信号为极性转换信号POL时：

当POL为高电平，指示显示信号为奇数帧；当POL为低电平，指示所述显示信号为偶数帧；

7.根据权利要求5所述的驱动装置，其特征在于，所述第二处理模块还包括第二处理子模块，用于：

8.根据权利要求7所述的驱动装置，其特征在于，所述驱动装置还包括：

9.一种显示设备，其特征在于，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的程序；所述处理器，用于读取存储器中的程序实现如权利要求1至4中任一项所述的驱动方法中的步骤。

10.一种可读存储介质，用于存储程序，其特征在于，所述程序被处理器执行时实现如权利要求1至4中任一项所述的驱动方法中的步骤。