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CN112582277B - 半导体器件的加工方法及半导体器件 - Google Patents

半导体器件的加工方法及半导体器件 Download PDF

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CN112582277B CN202011444654.5A CN202011444654A CN112582277B CN 112582277 B CN112582277 B CN 112582277B CN 202011444654 A CN202011444654 A CN 202011444654A CN 112582277 B CN112582277 B CN 112582277B
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Abstract

本申请提供一种半导体器件的加工方法及半导体器件。该半导体器件的加工方法包括：提供半导体预制件；其中，半导体预制件包括衬底、设置在衬底的一表面上的第一介质层以及嵌设于第一介质层内的至少一金属引出端；在第一介质层远离衬底的表面开设沟槽，沟槽暴露出金属引出端；在沟槽内形成连接垫，连接垫与金属引出端连通，且连接垫的上表面低于第一介质层远离衬底的表面；对半导体预制件进行扎针测试；其中，对半导体预制件进行扎针测试之后连接垫表面形成凸起部；在第一介质层远离衬底的表面形成第二介质层，第二介质层覆盖凸起部。该方法能够大大降低所得产品的厚度，有利于产品向轻薄化方向发展。

Description

半导体器件的加工方法及半导体器件
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的加工方法及半导体器件。
背景技术
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其为实现整体电路高性能互连集成作出了巨大贡献。
目前，半导体器件的加工方法，一般是在形成半导体预制件之后，在半导体预制件表面形成连接垫，并使连接垫与半导体预制件内的金属层连通，然后采用探针施加一定的作用力与半导体预制件表面上的连接垫接触并进行测试。但连接垫经过扎针之后通常会留下较为明显的凸起或针痕，从而影响半导体器件的平坦化以及器件的性能；为了解决该问题，目前一般在该半导体预制件表面再沉积一层足够厚的介质层，以使该介质层完全覆盖连接垫上的凸起或针痕，并对该介质层进行多次机械打磨，以保证半导体器件表面的平整度。
然而，上述方法需要沉积的介质层较厚，不仅会大大增加半导体器件的厚度，不利于产品向轻薄化方向发展，且需要进行机械打磨的次数较多。
发明内容
本申请提供的半导体器件的加工方法及半导体器件，该半导体器件的加工方法能够解决现有方法需要沉积的介质层较厚，不仅会大大增加半导体器件的厚度，不利于产品向轻薄化方向发展，且需要进行机械打磨的次数较多的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体器件的加工方法。该方法包括：提供半导体预制件；其中，半导体预制件包括衬底、设置在衬底的一表面上的第一介质层以及嵌设于第一介质层内的至少一金属引出端；在第一介质层远离衬底的表面开设沟槽，沟槽暴露出金属引出端；在沟槽内形成连接垫，连接垫与金属引出端连通，且连接垫的上表面低于第一介质层远离衬底的表面；对半导体预制件进行扎针测试；其中，对半导体预制件进行扎针测试之后连接垫表面形成凸起部；在第一介质层远离衬底的表面形成第二介质层，第二介质层覆盖凸起部。
其中，在第一介质层远离衬底的表面形成第二介质层，第二介质层覆盖凸起部的步骤之后，还包括：平坦化第二介质层，并对第二介质层远离第一介质层的一侧表面进行处理，以露出连接垫，用于后续键合。
其中，金属引出端形成于第一介质层最靠近衬底的位置，且位于沟槽底部下方。
其中，半导体预制件还包括嵌设于第一介质层内的多层金属层，多层金属层相互连通且通过金属引出端引出以与连接垫电连接。
其中，金属引出端与多层金属层偏离设置，沟槽与多层金属层沿平行于第一介质层的方向间隔设置。
其中，在沟槽内形成连接垫的步骤具体包括：在至少沟槽内沉积导电层；对导电层进行处理使导电层的上表面低于第一介质层远离衬底的表面。
其中，在至少沟槽内沉积导电层的步骤具体包括：在第一介质层远离衬底的表面及沟槽内沉积导电层；对导电层进行处理的步骤具体包括：去除位于第一介质层远离衬底的表面的导电层，同时去除位于沟槽边缘的部分导电层；及对位于沟槽内的导电层进行减薄。
其中，在第一介质层远离衬底的表面形成第二介质层的步骤之后，还包括：对第二介质层远离第一介质层的表面进行打磨。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种半导体器件。该半导体器件包括衬底、第一介质层、至少一金属引出端、连接垫和第二介质层；其中，第一介质层设置在衬底的一表面上，且第一介质层远离衬底的表面开设有沟槽；至少一层金属层嵌设于第一介质层内；其中，衬底、第一介质层和至少一金属引出端形成半导体预制件；连接垫包括凸起部，连接垫容置在沟槽内并与至少一金属引出端连通，用于扎针测试；其中，连接垫的上表面低于第一介质层的远离衬底的表面；第二介质层层叠设置在第一介质层远离衬底的表面，并覆盖凸起部。
其中，金属引出端位于第一介质层最靠近衬底的位置，且位于沟槽底部下方。
本申请提供的半导体器件的加工方法及半导体器件，该半导体器件的加工方法，通过提供半导体预制件；其中，半导体预制件包括衬底和设置在衬底的一表面上的第一介质层，第一介质层内嵌设有至少一金属引出端；然后在第一介质层远离衬底的表面开设沟槽，沟槽暴露出金属引出端，在沟槽内形成与金属引出端连通的连接垫，并使连接垫的上表面低于第一介质层远离衬底的表面；之后，对半导体预制件进行扎针测试，扎针测试之后连接垫的表面形成凸起部，最后在第一介质层远离衬底的表面形成第二介质层，并使第二介质层覆盖凸起部，以保证半导体器件表面的平整度；其中，由于连接垫位于第一介质层的沟槽内部，相比于现有技术中，将连接垫设置在第一介质层远离衬底的表面，该产品本身的厚度较小；且由于该连接垫的上表面低于第一介质层远离衬底的表面，在进行扎针测试之后，即使连接垫上形成凸起部，只需要在第一介质层远离衬底的表面沉积较薄的第二介质层即可完全覆盖连接垫上的凸起部，从而能够大大降低产品的厚度，有利于产品向轻薄化方向发展。
附图说明
图1为本申请一实施例提供的半导体器件的加工方法的流程图；
图2为本申请一实施例提供的半导体预制件的结构示意图；
图3为本申请一实施例提供的图1中经步骤S12处理之后的产品结构示意图；
图4为本申请一实施例提供的图1中经步骤S13处理之后的产品结构示意图；
图5为本申请一实施例提供的图1中经步骤S14处理之后的产品结构示意图；
图6a为本申请一实施例提供的图1中经步骤S15处理之后的产品结构示意图；
图6b为现有技术中对半导体预制体进行针扎测试之后形成第二介质层的产品结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图1，图1为本申请一实施例提供的半导体器件的加工方法的流程图；在本实施例中，提供一种半导体器件的加工方法，该方法不仅能够保证所得的半导体器件表面的平整度，且能够大大降低需要沉积的介质层厚度，有利于产品向轻薄化方向发展。
具体的，该方法包括：
步骤S11：提供半导体预制件。
其中，参见图2，图2为本申请一实施例提供的半导体预制件的结构示意图；半导体预制件包括衬底11和设置在衬底11的一表面上的第一介质层12，且第一介质层12内嵌设有至少一层金属层13和至少一金属引出端131。其中，衬底11具体可以为半导体衬底11，比如，硅衬底、锗衬底等；金属层13的材料可以为铝铜合金、铝、锗、铜中的至少一种，优选地，金属层13的材料为铜。
在一具体实施过程中，步骤S11具体包括提供衬底11，然后在衬底11的一表面形成第一介质层12和嵌设于第一介质层12内的多层金属层13以及金属引出端131；具体的，多层金属层13相互连通，且其中一层金属层13与金属引出端131电连接；在一具体实施方式中，金属引出端131形成于第一介质层12最靠近衬底11的位置，即，金属引出端131形成于第一层金属层13a上且延伸至第一介质层12待开设沟槽的位置，其中，第一层金属层13a具体是指多层金属层13中最靠近衬底11的金属层13；具体的，金属引出端131与多层金属层13偏离设置；即，金属引出端131在衬底11上的投影与其他金属层13在衬底11上的投影仅部分重叠。
步骤S12：在第一介质层远离衬底的表面开设沟槽，沟槽暴露出金属引出端。
具体的，经步骤S12处理之后的产品结构具体可参见图3，图3为本申请一实施例提供的图1中经步骤S12处理之后的产品结构示意图；具体的，可采用光刻和/或刻蚀的方式在第一介质层12远离衬底11的表面开设沟槽121，并使沟槽121从第一介质层12远离衬底11的表面延伸至靠近衬底11的位置，以增大沟槽121深度；具体的，沟槽121的深度可根据后期扎针测试所形成的凸起部141(见下图5)的高度进行设置；比如，若凸起部141的高度一般为1-3微米，则可使沟槽121的深度至少大于连接垫14和凸起部141的总高度，或者仅使不超过0.5微米的凸起部141伸出沟槽121的开口处。具体的，该沟槽121的口径沿A向所示方向逐渐减小。
在一具体实施例中，在第一介质层12远离衬底11的表面并对应金属引出端131的位置形成沟槽121，此时，金属引出端131可位于沟槽121底部下方，即，沟槽121与金属引出端131在A向所示方向上相对设置；具体的，沟槽121与多层金属层13沿平行于第一介质层12的方向间隔设置。
步骤S13：在沟槽内形成连接垫，连接垫与金属引出端连通，且连接垫的上表面低于第一介质层远离衬底的表面。
具体的，经步骤S13处理之后的产品结构具体可参见图4，图4为本申请一实施例提供的图1中经步骤S13处理之后的产品结构示意图。具体的，将连接垫14设置在第一介质层12的沟槽121内，相比于设置在第一介质层12远离衬底11的表面，大大降低了产品的厚度，有利于产品向轻薄化方向发展。具体的，连接垫14呈矩形，并与沟槽121侧壁之间存在间隙。
在一具体实施方式中，步骤S13具体包括在至少沟槽121内沉积导电层，然后对导电层进行处理使导电层的上表面低于第一介质层12远离衬底11的表面，以形成位于沟槽121内的连接垫14。具体的，可在第一介质层12远离衬底11的表面及沟槽121内均沉积导电层，然后采用光刻或蚀刻的方式去除位于第一介质层12远离衬底11的表面的导电层，同时去除位于沟槽121侧壁的部分导电层，之后对位于沟槽121内的导电层进行减薄，以去除部分沟槽121内的导电层，使沟槽121内的导电层的上表面低于第一介质层12远离衬底11的表面，从而形成连接垫14。其中，导电层的材质可为铝，形成的连接垫14具体为铝垫。
具体的，该连接垫14具体与第一层金属层13a上的金属引出端131连通，多层金属层13具体通过金属引出端131与连接垫14实现电连接。
步骤S14：对半导体预制件进行扎针测试；其中，对半导体预制件进行扎针测试之后连接垫表面形成凸起部。
具体的，经步骤S14处理之后的产品结构可参见图5，图5为本申请一实施例提供的图1中经步骤S14处理之后的产品结构示意图；具体的，可采用探针作用于连接垫14上并进行晶圆允收测试(Wafer Acceptance Test；WAT)、晶圆针测CP(Chip Probing；CP)等扎针测试，以测试晶圆制程及功能性验证，具体测试过程可参见现有技术，在此不再赘述。参见图5，该方法所得的产品经过扎针测试之后，连接垫14上的凸起部141仅少部分伸出沟槽121的开口处，即仅部分凸起部141凸出于第一介质层12远离衬底11的一侧表面，相比于现有技术，大大降低了凸起部141凸出于第一介质层12远离衬底11的一侧表面的高度。
步骤S15：在第一介质层远离衬底的表面形成第二介质层，第二介质层覆盖凸起部。
具体的，经步骤S15处理之后的产品结构具体可参见图6a，图6a为本申请一实施例提供的图1中经步骤S15处理之后的产品结构示意图。在具体实施过程中，由于连接垫14位于沟槽121内，连接垫14上的凸起部141远离衬底11的表面可能低于或略微高于第一介质层12远离衬底11的表面，从而在平坦化处理的过程中，只需要在沟槽121内和/或第一介质层12远离衬底11的表面沉积较薄的一层第二介质层15即可完全覆盖连接垫14上的凸起部141；具体的，第二介质层15的厚度范围可为0.3-0.5微米，优选地，可为0.5微米；相比于现有技术形成的第二介质层15的厚度，参见图6b，图6b为现有技术中对半导体预制体进行针扎测试之后形成第二介质层的产品结构示意图，需要形成2微米甚至3微米以上的第二介质层15才能完全覆盖住凸起部141的方案，大大降低了第二介质层15的厚度，有利于产品向轻薄化方向发展。可以理解的是，相比现有技术中在半导体预制件表面上设置连接垫14的方案，本申请通过设置与第一介质层12远离衬底11的表面持平的连接垫14或者低于第一介质层12远离衬底11的表面的连接垫14，在扎针测试后，连接垫14上产生的凸起部141更容易被沉积的第二介质层15包裹，从而有利于产品表面的平坦化。具体的，在具体实施过程中，鉴于实际产生的凸起部141的最高高度，可调节沟槽121的深度，以使伸出沟槽121开口处的高度不超过0.5微米
进一步地，在具体实施过程中，在步骤S15之后还包括平坦化第二介质层，并对第二介质层远离第一介质层的一侧表面进行处理，以露出连接垫，用于后续键合；具体的，为了保证第二介质层15远离第一介质层12表面的平整度，进一步对第二介质层15远离第一介质层12的表面进行打磨，以提高产品的平坦化程度；其中，由于该第二介质层15厚度较小，连接垫14上的凸起部141未伸出沟槽121开口或略微伸出于沟槽121开口，因此，打磨次数相比于现有技术大大减少。
具体的，对第二介质层远离第一介质层的一侧表面进行处理，以露出连接垫的步骤具体可包括在表面平坦化后的第二介质层15上形成开孔，以使连接垫14暴露，此处可以理解的是，暴露出来的连接垫14可为连接垫14上的凸起部141或者区别于凸起部141的其他位置；具体的，可以在表面平坦化后的第二介质层15上设置掩膜层，根据需要在掩膜层的表面形成窗口。在一具体实施例中，掩膜层为光刻胶。具体地，在光刻胶远离第二介质层15的表面覆盖掩膜板后进行光照处理，将未光照部分的光刻胶洗除形成通孔，使光照部分形成掩膜层，第二介质层15的部分表面通过该通孔暴露。然后通过干刻蚀的方法去除通过该通孔暴露的第二介质层15，在第二介质层15上形成开孔，连接垫14的部分通过该开孔暴露。之后去除第二介质层15上的掩膜层，使第二介质层15远离连接垫14的表面裸露。也可以通过其它方式在第二介质层15上设置开孔，使部分连接垫14裸露。可以理解，在其它实施例中，也可以先不去除掩膜层，等后续在开孔内填充金属后，平坦化过程中一并去除掩膜层。
可以理解，开孔也可以是其它实现金属外连的作用的通孔，此处仅仅是举例说明，而非限定。
形成开孔之后，在开孔内填充金属形成导电插塞；具体的，通过在开孔中先沉积金属，使金属在开孔的内壁上形成种子层，再通过电镀的方式将金属填充进开孔中，在开孔中形成导电插塞。导电插塞的一端与露出第二介质层15的连接垫连接。对第二介质层15上沉积电镀的金属进行研磨，使第二介质层15远离连接垫14的表面裸露，同时开孔中的导电插塞的一端裸露且与第二介质层15远离连接垫14的表面平齐。在一具体实施例中，可以采用机械研磨工艺将多余的沉积电镀金属材料去除。
可以理解的是，该方法在不增加光罩工艺的情况下，仅改变铝垫结构和金属层13接线及沟槽121深度，即可解决现有技术中需要沉积较厚的第二介质层才可使产品表面平整的问题，本申请提供的方法有利于实现扎针测试后连接垫14发生翘曲后产品表面的平坦化。
本实施例提供的半导体器件的加工方法，由于该沟槽121的深度较大，能够使形成的连接垫14完全位于沟槽121内，从而使后续在进行扎针测试之后，连接垫14上形成的凸起部141位于沟槽121内或略微伸出沟槽121的开口处，这样不仅有利于后续平坦化处理，且能够大大降低后续需沉积的第二介质层15的厚度，并能够减少打磨次数，有利于产品向轻薄化方向发展。
本实施例提供的半导体器件的加工方法，通过提供半导体预制件；其中，半导体预制件包括衬底11和设置在衬底11的一表面上的第一介质层12，第一介质层12内嵌设有至少一金属引出端131；然后在第一介质层12远离衬底11的表面开设沟槽121，沟槽121暴露出金属引出端131，在沟槽121内形成与金属引出端131连通的连接垫14，并使连接垫14的上表面低于第一介质层12远离衬底11的表面；之后，对半导体预制件进行扎针测试，扎针测试之后连接垫14的表面形成凸起部141，最后在第一介质层12远离衬底11的表面形成第二介质层15，并使第二介质层15覆盖凸起部141，以保证半导体器件表面的平整度；其中，由于连接垫14位于第一介质层12的沟槽121内部，相比于现有技术中，将连接垫14设置在第一介质层12远离衬底11的表面，该产品本身的厚度较小；且由于该连接垫14的上表面低于第一介质层12远离衬底11的表面，在进行扎针测试之后，即使连接垫14上形成凸起部141，只需要在第一介质层12远离衬底11的表面沉积较薄的第二介质层15即可完全覆盖连接垫14上的凸起部141，从而能够大大降低产品的厚度，有利于产品向轻薄化方向发展。
请继续参阅图2至图6a，本实施例中，提供一种半导体器件，该半导体器件的厚度较低，平坦化程度较高，其结构具体可参见图6a；具体的，该半导体器件可包括衬底11、第一介质层12、至少一层金属层13、至少一金属引出端131、连接垫14和第二介质层15。其中，衬底11、第一介质层12、至少一层金属层13以及至少一金属引出端131形成半导体预制件。
其中，衬底11具体可为半导体衬底，比如，硅衬底、锗衬底等。
其中，第一介质层12设置在衬底11的一表面上，且第一介质层12远离衬底11的表面开设有沟槽121；具体的，该沟槽121从第一介质层12远离衬底11的表面延伸至靠近衬底11的位置，以增大沟槽121深度；且该沟槽121的口径沿A向所示方向逐渐减小；在具体实施例中，金属引出端131位于沟槽121底部下方，即，沟槽121与金属引出端131在A向所示方向上相对设置。
其中，至少一层金属层13嵌设于第一介质层12内并层叠设置在衬底11的一表面上；在一具体实施例中，该半导体器件包括相互连通的多层金属层13，多层金属层13与沟槽121沿平行于第一介质层12方向间隔设置，且多层金属层13中的至少一层金属层13与金属引出端131电连接，在一具体实施方式中，金属引出端131形成于第一介质层12最靠近衬底11的位置，即，金属引出端131形成于第一层金属层13a上且延伸至第一介质层12待开设沟槽121底部下方的位置，其中，第一层金属层13a具体是指多层金属层13中最靠近衬底11的金属层13。具体的，金属引出端131与多层金属层13偏离设置；即，金属引出端131在衬底11上的投影与其他金属层13在衬底11上的投影仅部分重叠。
具体的，金属层13的材料可以为铝铜合金、铝、锗、铜中的至少一种，优选地，金属层13的材料为铜。
其中，连接垫14包括凸起部141，连接垫14具体通过金属引出端131与多层金属层13连通；在具体实施例中，该连接垫14具体容置在沟槽121内，且连接垫14的上表面低于第一介质层12的远离衬底11的表面，以使连接垫14完全容置于沟槽121内，相比于现有技术中将连接垫14设置在第一介质层12远离衬底11的表面，大大降低了产品的厚度，有利于产品向轻薄化方向发展；且由于连接垫14完全位于沟槽121内，在进行扎针测试之后，连接垫14上形成的凸起部141位于沟槽121内或略微伸出沟槽121的开口，从而不仅有利于产品表面的平坦化处理，且能够大大降低第二介质层15的厚度。
在具体实施例中，上述沟槽121的深度可根据后期扎针测试所形成的凸起部141的高度进行设置；比如，若凸起部141的高度一般为1-3微米，则可使沟槽121的深度至少大于连接垫14和凸起部141的总高度，或者仅使不超过0.5微米的凸起部141伸出沟槽121的开口处，以方便后期平坦化处理。
具体的，连接垫14可为铝垫，其具体可呈矩形，并与沟槽121侧壁之间存在间隙。
其中，第二介质层15层叠设置在第一介质层12远离衬底11的表面，并覆盖凸起部141，能够有效保证产品表面的平整度；具体的，第二介质层15的厚度范围可为0.3-0.5微米，优选地，可为0.5微米；相比于现有技术，需要形成2微米甚至3微米以上的第二介质层15才能完全覆盖住凸起部141的方案，大大降低了第二介质层15的沉积厚度。
本实施例提供的半导体器件，通过将连接垫14设置在第一介质层12的沟槽121内，不仅能够进行扎针测试，且能够大大降低产品的整体厚度，有利于产品向轻薄化方向发展。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (9)

1.一种半导体器件的加工方法，其特征在于，包括：
提供半导体预制件；其中，所述半导体预制件包括衬底、设置在所述衬底的一表面上的第一介质层以及嵌设于所述第一介质层内的至少一金属引出端；
在所述第一介质层远离所述衬底的表面开设沟槽，所述沟槽暴露出所述金属引出端；
在所述沟槽内形成连接垫，所述连接垫与所述金属引出端连通，且所述连接垫的上表面低于所述第一介质层远离所述衬底的表面；其中，所述第一介质层内还嵌设有多层金属层，所述多层金属层相互连通且通过所述金属引出端引出以与所述连接垫电连接；所述金属引出端形成于多层金属层中最靠近衬底的金属层上，且所述金属引出端与所述多层金属层偏离设置；
对所述半导体预制件进行扎针测试；其中，对所述半导体预制件进行扎针测试之后所述连接垫表面形成凸起部；
在所述第一介质层远离所述衬底的表面形成第二介质层，所述第二介质层覆盖所述凸起部。
2.根据权利要求1所述的半导体器件的加工方法，其特征在于，所述在所述第一介质层远离所述衬底的表面形成第二介质层，所述第二介质层覆盖所述凸起部的步骤之后，还包括：
平坦化所述第二介质层，并对所述第二介质层远离所述第一介质层的一侧表面进行处理，以露出所述连接垫，用于后续键合。
3.根据权利要求1所述的半导体器件的加工方法，其特征在于，所述金属引出端形成于所述第一介质层最靠近所述衬底的位置，且位于所述沟槽底部下方。
4.根据权利要求1所述的半导体器件的加工方法，其特征在于，所述沟槽与所述多层金属层沿平行于所述第一介质层的方向间隔设置。
5.根据权利要求4所述的半导体器件的加工方法，其特征在于，所述在所述沟槽内形成连接垫的步骤具体包括：
在至少所述沟槽内沉积导电层；
对所述导电层进行处理使所述导电层的上表面低于所述第一介质层远离所述衬底的表面。
6.根据权利要求5所述的半导体器件的加工方法，其特征在于，所述在至少所述沟槽内沉积导电层的步骤具体包括：
在所述第一介质层远离所述衬底的表面及所述沟槽内沉积导电层；
对所述导电层进行处理的步骤具体包括：
去除位于所述第一介质层远离所述衬底的表面的所述导电层，同时去除位于所述沟槽边缘的部分所述导电层；及
对位于所述沟槽内的所述导电层进行减薄。
7.根据权利要求1所述的半导体器件的加工方法，其特征在于，所述在所述第一介质层远离所述衬底的表面形成第二介质层的步骤之后，还包括：
对所述第二介质层远离所述第一介质层的表面进行打磨。
8.一种半导体器件，其特征在于，包括：
衬底；
第一介质层，设置在所述衬底的一表面上，且所述第一介质层远离所述衬底的表面开设有沟槽；
至少一金属引出端，嵌设于所述第一介质层内；其中，所述衬底、所述第一介质层和所述至少一金属引出端形成半导体预制件；
连接垫，包括凸起部，所述连接垫容置在所述沟槽内并与所述至少一金属引出端连通；
第二介质层，层叠设置在所述第一介质层远离所述衬底的表面，并覆盖所述凸起部；
其中，所述第一介质层内还嵌设有多层金属层，所述多层金属层相互连通且通过所述金属引出端引出以与所述连接垫电连接；所述金属引出端形成于多层金属层中最靠近衬底的金属层上，且所述金属引出端与所述多层金属层偏离设置。
9.根据权利要求8所述的半导体器件，其特征在于，所述金属引出端位于所述第一介质层最靠近所述衬底的位置，且位于所述沟槽底部下方。
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