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CN112447693A - 半导体装置 - Google Patents

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CN112447693A
CN112447693A CN202010832258.3A CN202010832258A CN112447693A CN 112447693 A CN112447693 A CN 112447693A CN 202010832258 A CN202010832258 A CN 202010832258A CN 112447693 A CN112447693 A CN 112447693A
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semiconductor
electrically connected
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Abstract

本发明公开一种半导体装置，包括：功能块，每个该功能块配置为提供至少一个预定功能，其中该功能块至少包括：第一功能块；以及第二功能块，以及其中该第一功能块和该第二功能块串联耦接，其中预定电流流过该第一功能块和该第二功能块。因此可以通过串联连接的方式减小功耗，并且是半导体装置运行稳定，以及适用于所需的应用场景。

Description

半导体装置
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体装置。
背景技术
SiP(System in Package or System-in-a-Package，系统级封装或系统级封装)包括封装在单个模块(例如，单个封装)中的一个或多个集成电路。SiP可以执行电子系统的许多(或全部)功能。SiP的示例可以包括与安装在单个基板上的无源部件(例如，电阻器和电容器)组合的几个晶粒。将所有组件安装在单个基板上可提供一个完整的功能单元，可以将其构建在多晶粒封装中，并且只需很少的外部组件即可使该装置工作。
对于其中集成有一个或多个SiP封装、芯片或SoC(System on Chip，系统单芯片)的电子系统，如何降低功耗始终是一个关注的问题。
发明内容
有鉴于此，本发明提供一种半导体装置，与传统设计相比，可以大大降低功耗。
根据本发明的第一方面，公开一种半导体装置，包括：
功能块，每个该功能块配置为提供至少一个预定功能，
其中该功能块至少包括：
第一功能块；以及
第二功能块，以及
其中该第一功能块和该第二功能块串联耦接，其中预定电流流过该第一功能块和该第二功能块。
根据本发明的第二方面，公开一种半导体装置，包括：
印刷电路板；以及
功能块，每个该功能块设置在该印刷电路板上并配置为提供至少一种预定功能，
其中该功能块至少包括：
第一功能块；以及
第二功能块，
其中该第一功能块和该第二功能块串联耦接，其中第一预定电流流过该第一功能块和该第二功能，以及
其中，从该第一功能块接收的至少一个控制信号中继到该第二功能块。
根据本发明的第三方面，公开一种半导体装置，包括：
半导体晶粒，每个该半导体晶粒配置为提供至少一种预定功能，
其中该半导体晶粒至少包括：
第一半导体晶粒，具有第一电源焊盘和第一接地焊盘；以及
第二半导体晶粒，具有第二电源焊盘和第二接地焊盘，
其中，该第一半导体晶粒的该第一电源焊盘和该第二半导体晶粒的该第二接地焊盘彼此电连接并且等电位。
本发明的半导体装置由于其中该第一功能块和该第二功能块串联耦接，其中预定电流流过该第一功能块和该第二功能块。因此可以通过串联连接的方式减小功耗，并且是半导体装置运行稳定，以及适用于所需的应用场景。
附图说明
图1是根据本发明的第一方面的实施例的半导体封装(或半导体装置)的俯视图。
图2是根据本发明的第一方面的实施例的串联转换的两个半导体晶粒的等效电路图。
图3是根据本发明的第一方面的实施例的如图1所示的半导体封装的残留性截面图。
图4是根据本发明第二方面的实施例的片上串联电源系统的布局。
图5是根据本发明实施例的在PCB上串联的两个芯片的示意图。
图6是根据本发明的另一实施例的在PCB上串联的两个芯片的示意图。
图7是根据本发明的实施例的PCB上的六个芯片的示意图。
图8是根据本发明的另一实施例的半导体封装的俯视图。
图9是根据本发明的又一个实施例的半导体封装的俯视图。
图10是根据本发明的另一实施例的PCB上的六个芯片的示意图。
图11是根据本发明又一实施例的PCB上的六个芯片的示意图。
具体实施方式
为了减少功耗，本发明实施例提供了实现串联(serial)电源系统的半导体装置的新颖结构设计。
根据本发明的实施例，半导体装置可以包括多个功能块(functional block)。每个功能块配置为提供至少一个预定功能(predetermined function)。例如，每个功能块可以配置为提供CHF(cryptographic hash function，密码哈希函数)计算功能，例如SHA(Secure Hash Algorithm，安全哈希算法)计算功能。根据本发明的实施例，功能块可以是电路、半导体晶粒、IC(Integrated Circuit，集成电路)、芯片、SoC(System-on-a-Chip，系统单芯片)晶粒、SoC封装、SiP封装、半导体封装(或半导体装置)或封装组件。
功能块至少包括第一功能块和第二功能块。根据本发明的实施例，第一功能块和第二功能块串联耦接，其中预定电流流过第一功能块和第二功能块。因此流过第一功能块和第二功能块的电流相等或相同。
在本发明的第一方面中，功能块是封装在半导体封装中的半导体晶粒。在本发明的实施例中，封装在一个半导体封装(诸如SiP(系统级封装)封装)中的半导体晶粒可以串联耦接在电源节点和接地节点之间，其中预定电流流过电源节点和接地节点之间。
图1是根据本发明的第一方面的实施例的半导体封装(或半导体装置)的俯视图。在该实施例中，半导体装置100可以是半导体封装或芯片。半导体装置(或半导体封装或半导体芯片)100包括封装在其中的两个半导体晶粒110和120。半导体晶粒110和120可以配置为提供相同的功能。前导术语“D1”标记的引脚(例如，标记为1至38的引脚)是与半导体晶粒110相关联的引脚，而前导术语“D2”标记的引脚是与半导体晶粒120相关联的引脚。应注意，图1所示的引脚图仅是示意图，并且本发明不限于此。
根据本发明的实施例，通过将半导体晶粒110的电源焊盘电连接到半导体晶粒120的接地焊盘来串联耦接半导体晶粒110和120。如图1所示，半导体晶粒110的电源焊盘(或相关的(例如电性连接)电源引脚)DVDD_1电连接至半导体晶粒120的接地焊盘(或相关的接地引脚)DVSS_2。此外，半导体晶粒120的电源焊盘(或相关的电源引脚)DVDD_2可以配置为经由电源节点或半导体装置100的电源引脚从外部电源接收电力，半导体晶粒110的接地焊盘(或相关的接地引脚)DVSS_1可以进一步耦接到接地节点。
由于半导体晶粒110的电源焊盘DVDD_1与半导体晶粒120的接地焊盘DVSS_2电连接，因此半导体晶粒110的电源焊盘DVDD_1和半导体晶粒120的接地焊盘DVSS_2是等电位的。
根据本发明的实施例，半导体晶粒110/120可以包括至少一个计算电路(例如，配置为执行CHF或SHA计算的计算电路)、至少一个PLL(Phase-Locked Loop，锁相环)电路，该电路配置为产生内部时钟信号、至少一个I/O焊盘，并且还可以包括一些外围或补充组件。这些组件可能由不同的电源触发。例如，可以提供电源DVDD以触发计算电路，可以提供电源AVDD1V8以触发PLL电路，并且可以提供电源AVDD0V75以触发I/O焊盘。
先前技术中，一般每个晶粒均接收相同的电源(例如相同的V_Power)，这样每个晶粒中的电流均较大，可能不适应一些应用场景，例如AI运算的场景等。在本发明的实施例中，通过以串联方式耦接用于触发计算电路的电源DVDD来实现串联电源系统，其中，计算电路(或可称为运算单元电路)提供半导体装置100的主要功能。其中，本发明中的半导体晶粒110和120可以具有相同的运算单元电路，也就是说，半导体晶粒110中的运算单元电路可以与半导体晶粒120中的运算单元电路相同。因此，本发明中半导体晶粒110和120可以使用串联的方式耦接，这样每个半导体晶粒110和120的分压相同，使得每个半导体晶粒110和120都可以稳定的运行，并且减小封装的功耗，特别适用于AI运算等场景中。其中半导体晶粒110和120可以在同一个半导体封装或芯片中，而每个半导体晶粒110和120中的运算单元电路可以根据需求设置为串联、并联等方式。
图2是根据本发明的第一方面中的实施例的串联耦接的两个半导体晶粒的等效电路图。如图2所示，半导体晶粒110和120串联耦接在用于接收电源V_Power的电源节点和接地节点之间。可以将电源V_Power提供给半导体晶粒120的电源焊盘P2，并且可以将半导体晶粒110的接地焊盘G1电连接至接地节点。当提供电源V_Power时，预定电流I(即，相同的电流)可以流过半导体晶粒120和110，也即流过半导体晶粒120和110的电流相同，均为预定电流I。
根据本发明的实施例，半导体晶粒110的电源焊盘P1和半导体晶粒120的接地焊盘G2在半导体封装内彼此电连接。对于这种情况，如图1所示，半导体晶粒110的电源焊盘DVDD_1和半导体晶粒120的接地焊盘DVSS_2可以形成整体(即，图1中电源焊盘DVDD_1和接地焊盘DVSS_2之间的黑线的应删除)。应当理解，图1中的电源焊盘DVDD_1和接地焊盘DVSS_2之间的黑线是为了允许读者容易地在两个块之间进行区分而示出的，因此，本发明不限于此。
根据本发明的另一实施例，半导体晶粒110的电源焊盘DVDD_1和半导体晶粒120的接地焊盘DVSS_2可以经由印刷电路板(printed circuit board，PCB)、中介层(interposer)和/或基板上的至少一个连接元件彼此电连接。根据本发明的实施例，连接元件可以是例如但不限于重分布层(Redistribution Layer，RDL)迹线、PCB迹线、连接凸块(例如焊球)、接合线、硅通孔(through silicon via，TSV)或其他的结构。
图3是根据本发明的第一方面的实施例的如图1所示的半导体封装的示意性截面图。在本发明的一个实施例中，提供了具有裸露晶粒的半导体封装。模塑料24封装半导体晶粒310和320。加强环22可以沿着封装基板(或基板)26的周边设置。半导体封装可以是焊盘阵列(land grid array，LGA)型封装。
通过连接元件32、34、36和38，可以将半导体封装安装在PCB 28或系统板上。根据本发明的实施例，例如，连接元件32与半导体晶粒310的接地焊盘DVSS_1相关联(相关联例如为电性连接)，连接元件34与半导体晶粒310的电源焊盘DVDD_1相关联，连接元件36为半导体晶粒320的接地焊盘DVSS_2与半导体晶粒320的接地焊盘DVSS_2相关联，并且连接元件38与半导体晶粒320的电源焊盘DVDD_2相关联。此外，半导体晶粒310与320之间可以通过PCB或系统板上电性连接，也可以在封装内通过布线等进行连接。
根据本发明的实施例，连接元件34和36经由基板26和/或PCB 28彼此电连接。接地焊盘DVSS_1电连接到接地节点和电源焊盘DVDD_2与电源节点电连接。
除了如上面示出的本发明的第一方面中的实施例那样在半导体封装内实现串联电源系统之外，在本发明的第二方面中，还可以在半导体晶粒内实现串联电源系统。在本发明的第二方面，半导体装置可以是半导体晶粒。
图4是示出根据本发明第二方面的实施例的晶粒上串联电源系统的框图。在该实施例中，功能块可以是计算电路宏(computing circuit macro)，并且每个计算电路宏可以包括一个或多个计算电路。根据本发明的实施例，半导体晶粒410可以包括多个计算电路宏，诸如计算电路宏M1至M4。例如计算电路宏
Figure BDA0002638417080000051
串联连接。每个计算电路宏可以包括一个或多个计算电路。每个计算电路配置为提供预定功能，例如CHF计算、SHA计算或其他。因此，计算电路宏
Figure BDA0002638417080000052
可以配置为提供相同的功能。根据本发明的实施例，当在一个计算电路宏中包括不止一个计算电路时，这些计算电路可以并联或串联耦接。
如图4所示，用于接收所提供的电源的计算电路宏M4的电源节点耦接到半导体晶粒410的电源节点PWR或电源焊盘(或关联的电源引脚)。计算电路宏M3的节点耦接到计算电路宏M4的接地节点。计算电路宏M2的电源节点耦接到计算电路宏M3的接地节点。计算电路宏M1的电源节点耦接到计算电路宏M2的接地节点。计算电路宏M1的接地节点耦接到电源节点GND或半导体晶粒410的接地焊盘(或相关的接地引脚)。
在该实施例中，在串联耦接的两个相邻的计算电路宏中，下部计算电路宏的电源节点和上部计算电路宏的接地节点是等电位的。另外，当供电时，预定电流(即，相同的电流)将流经计算电路宏
Figure BDA0002638417080000053
在本发明的第三方面，串联电源系统也可以在PCB上实现。在本发明的第三方面中，在半导体装置中串联耦接的功能块可以是半导体封装、IC或芯片。
图5是示出根据本发明实施例的在PCB上串联耦接的两个芯片的示意图。如图5所示，半导体装置55可以包括芯片510和520，芯片510和520安装在PCB 500上并且串联耦接在用于接收电源V_Power的电源节点和接地节点之间。芯片520的电源引脚电连接至电源节点。芯片510的接地引脚电连接到接地节点。芯片510的电源引脚电连接到芯片520的接地引脚。芯片510的电源引脚和芯片520的接地引脚是等电位的。芯片510和520可以经由PCB/和/或其上的基板的至少一个连接元件彼此电连接。当提供电源V_Power时，预定电流(即，相同的电流)将流过芯片520和510。
根据本发明的实施例，芯片510和520可以包括封装在其中的一个或多个半导体晶粒，例如半导体晶粒530和540，并且配置为提供相同的功能。当在一个芯片中封装有不止一个半导体晶粒时，如以上所说明的本发明的第一方面中的实施例，半导体晶粒可以串联耦接在电源节点和接地节点之间。另外，每个半导体晶粒可以进一步包括一个或多个计算电路或一个或多个计算电路宏。当一个半导体晶粒中包括一个以上的计算电路或一个以上的计算电路宏时，如上所述的本发明的第二方面的实施例，可以将计算电路或计算电路宏串联耦接在电源节点和接地节点之间。
根据本发明的一个实施例，优选的是，功能块串联耦接并且流过其中的电流具有相似的特性。更具体地说，在本发明的第一方面中，串联耦接的半导体晶粒优选地具有相似的特性。在本发明的第二方面中，串联耦接的计算电路或计算电路宏优选地具有相似的特性。在本发明的第三方面中，串联耦接的芯片优选地具有相似的特性。
根据本发明的实施例，上述特性可以是例如但不限于芯片、半导体晶粒、计算电路宏或计算的等效阻抗、传导电流或泄漏温度。
这里，“相似”可以指两个对应值之间的差值小于预定值。
作为示例，根据本发明的实施例，半导体晶粒110的等效阻抗与半导体晶粒120的等效阻抗之间的差值小于预定值(也即两者之间几乎相同，例如两者的运算单元电路相同)。作为另一示例，计算电路宏
Figure BDA0002638417080000061
中的任意两个的等效阻抗之间的差值小于预定值。作为又一示例，芯片510的等效阻抗与芯片520的等效阻抗之间的差值小于预定值。
根据本发明的实施例，基于如上所述的所提出的结构以及PCB上的相应路由，可以在功能块之间中继(relay)一个或多个控制信号。
图6是示出根据本发明的另一实施例的在PCB上串联耦接的两个芯片(或半导体封装)的示意图，其中每个芯片具有封装在其中的两个半导体晶粒，并且封装在一个芯片中的半导体晶粒串联耦接。在该实施例中，功能块是设置在PCB上并被配置为提供至少一个预定功能的芯片(例如，功能块配置为提供相同的功能)。
如图6所示，半导体装置65可以包括芯片610和620，芯片610和620安装在PCB 600上并串联耦接在用于接收电源V_Power的电源节点和接地节点之间。芯片620的电源引脚电连接至电源节点。芯片610的接地引脚电连接到接地节点。芯片610的电源引脚电连接到芯片620的接地引脚。芯片610和620可以经由PCB的至少一个连接元件和/或其上的基板彼此电连接。当提供电源V_Power时，预定电流(即，相同的电流)将流过芯片620和610。
根据本发明的实施例，芯片610和620分别包括封装在其中的两个半导体晶粒，例如半导体晶粒610-1和610-2以及半导体晶粒620-1和620-2。串联耦接并封装在芯片610和/或620中的半导体晶粒的结构与图1所示的结构相似。因此，具有串联耦接的半导体晶粒的芯片或半导体封装内的电路结构的描述可以参考图1的描述，并且为简洁起见在此省略。另外，在PCB上串联耦接的芯片或半导体封装的结构与图5所示的结构相似。因此，具有串联耦接的芯片或半导体封装的半导体装置的电路结构的描述可以参考图5的描述，为简洁起见在此省略。
根据本发明的实施例，至少一个控制信号，例如时钟信号或选通信号，从一个芯片(例如，芯片610)(或一个半导体封装)中继到另一芯片(例如，芯片620)(或另一个半导体封装)。在本发明的一个实施例中，芯片610的至少一个控制信号输出引脚经由PCB和/或其上的基板的至少一个连接元件电连接至芯片620的控制信号输入引脚。
如图6所示，芯片610的时钟信号输出引脚D2CLKO的引脚36电连接到芯片620的时钟信号输入引脚D1CLKI的引脚29。
另外，根据本发明的实施例，至少一个控制信号，例如时钟信号或选通信号，从一个半导体晶粒中继到同一芯片(或半导体封装)内的另一半导体晶粒)。例如，一个半导体晶粒的至少一个控制信号输出焊盘经由PCB上的至少一个连接元件和/或其上的基板电连接至同一芯片内的另一半导体晶粒的控制信号输入焊盘。
如图6所示，芯片610的时钟信号输出引脚D1CLKO的引脚17电连接到芯片610的时钟信号输入引脚D2CLKI的引脚10，其中引脚17是引脚与半导体晶粒610-1相关联并电连接至半导体晶粒610-1的相应控制信号输出焊盘，并且引脚10是与半导体晶粒610-2相关联的引脚并电连接至相应控制信号半导体晶粒610-2的输入焊盘。
经由PCB 600上的布线和芯片内的内部信号传输路径，如图6所示，从外部设备(例如CPU(中央处理器，central processing unit)或外部时钟源)接收的控制信号(例如时钟信号CLK)，经由芯片610的引脚29的引线29可以路由或传输到半导体晶粒610-2到半导体晶粒610-2，然后路由或传输到半导体晶粒620-1，最后路由或传输到半导体晶粒620-2。对于要从半导体装置65传输到外部设备(例如，CPU)的另一信号，该信号可以沿反方向路由或传输到外部设备。
以图6所示的引脚为例，通过芯片610的引脚29从外部设备接收到的时钟信号CLK可以通过芯片610内部的内部信号传输路径路由或传输至芯片610的引脚17然后，通过PCB600上的信号传输路径(例如，如上所示的连接元件)将其路由或传输到芯片610的引脚10。可以将时钟信号CLK进一步通过另一路由或传输到芯片610的引脚36。内部信号传输路径在芯片610内，然后通过PCB 600上的另一个信号传输路径(例如，如上所示的连接元件)路由或传输到芯片620的引脚29。
时钟信号CLK可以类似的方式在芯片620内进一步路由或发送。以这种方式，从外部装置接收的控制信号可以从半导体晶粒610-1中继到半导体晶粒610-2和半导体晶粒620-1，然后中继到半导体晶粒620-2。
在本发明的实施例中，基于所提出的结构，可以实现封装-基板布在线的平滑布局和PCB布在线的简单布局，例如图6所示的布线。
应该注意的是，除了控制信号之外，输入/输出信号还可以基于PCB上的布线和所提出的结构从一个芯片中继到另一个芯片，并且从一个半导体晶粒中继到另一个半导体晶粒。如图6所示，与一个半导体晶粒相关联的接收/发送输出引脚(例如，标有结尾术语“RXO”或“TXO”的引脚)可以电连接到接收/发送输入引脚(例如，标有结尾术语“RXI”或“TXI”的引脚)。另外，一个芯片的接收/发送输出引脚可以电连接到同一半导体装置内的另一芯片的接收/发送输入引脚。图6所示的晶粒设置方式可以使布线更加有序，方便封装内的布线，并且减少因布线混乱而造成的串扰。此外，图6所示的布置方式布局更加合理，因此封装尺寸小于传统结构的封装尺寸，并且还可以节省BOM(Bill of Materials，材料列表)列表(由于布线合理而采用更少的部件)和PCB上的电路面积(由于布线合理而占用更少的面积)。
在本发明的一些实施例中，控制信号也可以在两个以上的功能块之间中继。
图7是示出根据本发明实施例的PCB上的六个芯片(或半导体封装)的示意图，其中每个芯片具有封装在其中的两个半导体晶粒，并且封装在一个芯片中的半导体晶粒串联耦接。设置在PCB 700上的半导体晶粒或芯片被配置为提供相同的功能。
在该实施例中，半导体装置75可以包括安装在PCB 700上的芯片
Figure BDA0002638417080000081
Figure BDA0002638417080000082
芯片710和720、730和740以及750和760分别串联耦接在电源节点和地面节点之间，以接收电源V_Power。另外，半导体装置75可以进一步包括其中三个芯片组(即，包括芯片710和720的芯片组，包括芯片730和740的芯片组以及包括芯片750和760的芯片组)并联耦接的并联结构。
芯片720、740和760的电源引脚电连接到电源节点。芯片710、730和750的接地引脚电连接到接地节点。芯片710的电源引脚经由PCB 700的至少一个连接元件和/或其上的基板电连接至芯片720的接地引脚。当提供电源V_Power时，预定电流(即，相同的电流)将流过芯片720和710。类似地，芯片730的电源引脚通过PCB 700的至少一个连接元件和/或其上的基板电连接到芯片740的接地引脚。当提供电源V_Power时，预定电流(即，相同的电流)将流过芯片740和730。类似地，芯片750的电源引脚通过PCB 700的至少一个连接元件和/或其上的基板电连接至芯片760的接地引脚。当提供电源V_Power时，预定电流(即，相同的电流)将流过芯片760和750。
根据本发明的实施例，芯片
Figure BDA0002638417080000083
分别包括封装在其中的两个半导体晶粒，诸如半导体晶粒710-1和710-2、720-1和720-2、730-1和730-2、740-1和740-2、750-1和750-2、760-1和760-2。串联耦接并封装在芯片
Figure BDA0002638417080000084
Figure BDA0002638417080000085
中的半导体晶粒的结构类似于图1所示的结构。因此，具有串联耦接的半导体晶粒的芯片或半导体封装内的电路结构的描述可以参考图1的描述，并且为简洁起见在此省略。另外，在PCB上串联耦接的芯片或半导体封装的结构与图5所示的结构相似。因此，具有串联耦接的半导体晶粒的芯片或半导体封装内的电路结构的描述可以参考图5的描述，并且为简洁起见在此省略。
另外，芯片内以及不同芯片之间以及引脚连接的信号传输路径类似于图6所示的实施例。对于本领域普通技术人员来说，容易理解信号传输路径的推导。基于图6的描述，在图7的芯片中以及在图7的不同芯片中的不同芯片之间。因此，描述的细节可以参考图6的描述，并且为了简洁在此省略。
在图7所示的实施例中，芯片710的控制信号输出引脚(例如，引脚36)经由PCB 700上的至少一个连接元件和/或其上的基板电连接到芯片720的控制信号输入引脚(例如，引脚29)。另外，芯片710的另一个控制信号输出引脚(例如，引脚17)经由PCB 700上的至少一个连接元件和/或其上的基板电连接到芯片730的控制信号输入引脚(例如，引脚29)。类似地，芯片720的控制信号输出引脚(例如引脚17)经由PCB 700上的至少一个连接元件和/或其上的基板电连接到芯片740的控制信号输入引脚(例如，引脚29)。其余的可以类推。
在图7所示的实施例中，经由PCB 700上的布线以及如图7所示的芯片内的内部信号传输路径，经由芯片710的引脚29从外部设备接收的控制信号(例如时钟信号CLK)可以从半导体晶粒710-1路由或传输到半导体晶粒730-1、半导体晶粒750-1，然后路由或传输到半导体晶粒750-2、半导体晶粒730-2，然后半导体晶粒710-2。另外，控制信号可以进一步从半导体晶粒710-2路由或传输到半导体晶粒720-1、半导体晶粒740-1、半导体晶粒760-1，然后路由或传输到半导体晶粒760-2、半导体晶粒740-2和半导体晶粒720-2。对于要从半导体装置75传输到外部设备(例如，CPU)的另一信号，该信号可以沿相反的方向路由或传输到外部设备。在图7所示的实施例中，芯片710与芯片720串联，芯片730与芯片740串联，芯片750与芯片760串联；芯片710与芯片720的组合、芯片730与芯片740的组合和芯片750与芯片760形成并联结构。此外，半导体晶粒710-1、710-2、720-1、720-2、730-1、730-2、740-1、740-2、750-1、750-2、760-1、760-2可以具有相同的运算单元电路，以保证封装运行的稳定。
在本发明的一些实施例中，一个半导体封装还可以包括多于两个串联耦接的半导体晶粒。
图8是根据本发明的另一实施例的半导体封装的俯视图。在该实施例中，半导体装置800可以是半导体封装或芯片。半导体装置800包括封装在其中并且串联耦接的三个半导体晶粒810、820和830。半导体晶粒810、820和830可以配置为提供相同的功能。前导术语“D1”标记的引脚(例如，标记为
Figure BDA0002638417080000091
的引脚)是与半导体晶粒810相关联的引脚，前导术语“D2”标记的引脚是与半导体晶粒820相关的引脚，前导术语“D3”标记的引脚是与半导体晶粒830相关联的引脚。
如图8所示，半导体晶粒810的电源焊盘(或相关的电源引脚)DVDD_1与半导体晶粒820的接地焊盘(或相关的接地引脚)DVSS_2电连接。半导体晶粒820的焊盘(或相关的电源引脚)DVDD_2电连接至半导体晶粒830的接地焊盘(或相关的接地引脚)DVSS_3。此外，半导体晶粒830的电源焊盘DVDD_3可以配置为经由半导体装置800的电源节点或电源引脚从外部电源接收电力，并且半导体晶粒810的接地焊盘(或相关的接地引脚)DVSS_1可以进一步耦接至接地节点。
在该实施例中，在串联耦接的两个相邻半导体晶粒中，下部半导体晶粒的电源焊盘(或相关的电源引脚)和上部半导体晶粒的接地焊盘(或相关的接地引脚)是等电位。另外，当提供电源V_Power时，预定电流(即，相同的电流)将流过半导体晶粒
Figure BDA0002638417080000101
图9是根据本发明的又一个实施例的半导体封装的俯视图。在该实施例中，半导体装置900可以是半导体封装或芯片。半导体装置900包括封装在其中并且串联耦接的四个半导体晶粒910、920、930和940。半导体晶粒910、920、930和940可以配置为提供相同的功能。前导术语“D1”标记的引脚(例如，编号为
Figure BDA0002638417080000102
的引脚)是与半导体晶粒910相关的引脚，前导术语“D2”标记的引脚是与半导体晶粒920相关的引脚，前导术语“D3”标记的引脚是与半导体晶粒930相关联的引脚，前导术语“D4”标记的引脚是与半导体晶粒940相关联的引脚。
如图9所示，半导体晶粒910的电源焊盘(或相关的电源引脚)DVDD_1电连接至半导体晶粒920的接地焊盘(或相关的接地引脚)DVSS_2，半导体晶粒920的电源焊盘(或相关的电源引脚)DVDD_2电连接至半导体晶粒930的接地焊盘(或相关的接地引脚)DVSS_3，以及半导体晶粒930的电源焊盘(或相关的电源引脚)DVDD_3电连接到半导体晶粒940的接地焊盘(或相关的接地引脚)DVSS_4。此外，半导体晶粒940的电源焊盘DVDD_4可配置为从外部电源接收电源经由半导体装置900的电源节点或电源引脚，并且半导体晶粒910的接地焊盘(或相关的接地引脚)DVSS_1可以进一步耦接到接地节点。
在该实施例中，在串联耦接的两个相邻半导体晶粒中，下部半导体晶粒的电源焊盘(或相关的电源引脚)和上部半导体晶粒的接地焊盘(或相关的接地引脚)是等电位。另外，当提供电源V_Power时，预定电流(即，相同的电流)将流过半导体晶粒
Figure BDA0002638417080000103
图10是示出根据本发明另一实施例的PCB上的六个芯片(或半导体封装)的示意图，其中每个芯片具有封装在其中的三个半导体晶粒，并且封装在一个芯片中的半导体晶粒耦接到其中序列。设置在PCB 1000上的半导体晶粒或芯片配置为提供相同的功能。
在该实施例中，半导体装置105可以包括安装在PCB 1000和/或基板上的芯片1010-1060。芯片1010包括封装在其中的半导体晶粒1010-1、1010-2和1010-3。芯片1020包括封装在其中的半导体晶粒1020-1、1020-2和1020-3。芯片1030包括封装在其中的半导体晶粒1030-1、1030-2和1030-3。芯片1040包括封装在其中的半导体晶粒1040-1、1040-2和1040-3。芯片1050包括封装在其中的半导体晶粒1050-1、1050-2和1050-3。芯片1060包括封装在其中的半导体晶粒1060-1、1060-2和1060-3。
芯片1010和1020、1030和1040以及1050和1060分别串联耦接在用于接收电源V_Power的电源节点和接地节点之间。另外，半导体装置105可以进一步包括其中三个芯片组(即，包括芯片1010和1020的芯片组，包括芯片1030和1040的芯片组以及包括芯片1050和1060的芯片组)并联耦接的并联结构。半导体晶粒1010-1、1010-2、1010-3、1020-1、1020-2、1020-3、1030-1、1030-2、1030-3、1040-1、1040-2、1040-3、1050-1、1050-2、1050-3、1060-1、1060-2、1060-3可以具有相同的运算单元电路，以保证封装运行的稳定。
在图10中，示出了半导体装置105内的示例性信号路由路径。经由PCB1000上的路由以及芯片内的内部信号传输路径，经由芯片1010从外部设备接收的信号可以从一个半导体晶粒顺序地路由或传输到另一个半导体晶粒，并且可以从一个芯片依次地路由或传输到另一个半导体晶粒，如图10中的箭头所示。对于要从半导体装置105传输到外部装置(例如，CPU)的另一信号，该信号可以沿相反的方向路由或传输到外部装置。
芯片内以及不同芯片之间以及引脚连接的信号传输路径类似于图7和图8所示的实施例。对于本领域普通技术人员来说，容易理解信号传输路径。基于图7和图8的描述，在图10的芯片中的不同芯片之间以及在图10的不同芯片之间。因此，描述的细节可以参考图7和图8的描述，并且为了简洁在此省略。
图11是示出根据本发明又一实施例的PCB上的六个芯片(或半导体封装)的示意图，其中每个芯片具有封装在其中的四个半导体晶粒，并且封装在一个芯片中的半导体晶粒耦接串联。设置在PCB 1100上的半导体晶粒或芯片配置为提供相同的功能。
在该实施例中，半导体装置115可以包括安装在PCB 1100上的芯片1110-1160。芯片1110包括封装在其中的半导体晶粒1110-1、1110-2、1110-3和1110-4。芯片1120包括封装在其中的半导体晶粒1120-1、1120-2、1120-3和1120-4。芯片1130包括封装在其中的半导体晶粒1130-1、1130-2、1130-3和1130-4。芯片1140包括封装在其中的半导体晶粒1140-1、1140-2、1140-3和1140-4。芯片1150包括封装在其中的半导体晶粒1150-1、1150-2、1150-3和1150-4。芯片1160包括封装在其中的半导体晶粒1160-1、1160-2、1160-3和1160-4。
芯片1110和1120、1130和1140以及1150和1160分别串联耦接在用于接收电源V_Power的电源节点和接地节点之间。另外，半导体装置115可以进一步包括其中三个芯片组(即，包括芯片1110和1120的芯片组，包括芯片1130和1140的芯片组以及包括芯片1150和1160的芯片组)并联耦接的并联结构。半导体晶粒1110-1、1110-2、1110-3、1110-4、1120-1、1120-2、1120-3、1120-4、1130-1、1130-2、1130-3、1130-4、1140-1、1140-2、1140-3、1140-4、1150-1、1150-2、1150-3、1150-4、1160-1、1160-2、1160-3、1160-4可以具有相同的运算单元电路，以保证封装运行的稳定。
在图11中，示出了半导体装置115内的示例性信号路由路径。经由PCB1100上的路由以及芯片内的内部信号传输路径，经由芯片1110从外部设备接收的信号可以从一个半导体晶粒顺序地路由或传输到另一半导体晶粒，并且可以从一个芯片依次地路由或传输到另一半导体晶粒。另外，如图11中的箭头所示。对于从半导体装置115向外部装置(例如，CPU)发送的另一信号，可以沿相反方向路由或发送至外部装置。
芯片内以及不同芯片之间以及引脚连接的信号传输路径与图7和图9所示的实施例相似。对于本领域普通技术人员来说，容易理解信号传输路径。基于图7和图9的描述，在一个芯片内以及图11的不同芯片中的各个芯片之间的位置。因此，描述的细节可以参考图7和图9的描述，并且为了简洁起见在此省略。
应当注意，尽管在本发明的实施例中，提出了具有多个功能块(例如，计算电路、计算电路宏、半导体晶粒、半导体封装或芯片)串联耦接的串联电源系统，功能块在初始化和稳定后也可以同时运行。当大量的功能块(例如计算电路)开始同时执行相应的功能时，它可以提供巨大的计算能力。
另外，在本发明的实施例中，由于相同的电流将流过串联耦接的功能块，因此可以大大降低功耗。例如，对于具有在一个封装中串联连接的两个晶粒与具有并联耦接的两个晶粒的结构相比，电流为一半，并且功耗为一半。另外，所提出的结构(例如，在一个封装中串联连接的两个或更多个晶粒)的封装尺寸小于在一个封装中具有单个晶粒的常规结构的封装尺寸。因此，还可以保存BOM表(物料清单)和PCB上的电路区域。
另外，如上所述，在本发明的实施例中，基于所提出的结构，可以实现封装-基板布在线的平滑布局以及PCB布在线的简单布局。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (15)

1.一种半导体装置，其特征在于，包括：
功能块，每个该功能块配置为提供至少一个预定功能，
其中该功能块至少包括：
第一功能块；以及
第二功能块，以及
其中该第一功能块和该第二功能块串联耦接，其中预定电流流过该第一功能块和该第二功能块。
2.如权利要求1所述的半导体装置，其特征在于，该第一功能块是第一半导体晶粒，该第二功能块是第二半导体晶粒，该第一半导体晶粒和该第二半导体晶粒封装在半导体封装中，并且该第一半导体晶粒的电源焊盘电连接到该第二半导体晶粒的接地焊盘。
3.如权利要求2所述的半导体装置，其特征在于，该第一半导体晶粒的该电源焊盘和该第二半导体晶粒的该接地焊盘在该半导体封装内彼此电连接，或者，该第一半导体晶粒的该电源焊盘和该第二半导体晶粒的该接地焊盘经由印刷电路板和/或基板上的至少一个连接元件彼此电连接。
4.如权利要求1所述的半导体装置，其特征在于，每个该功能块包括串联耦接的计算电路宏，并且其中，每个该计算电路宏包括计算电路；或者，每个该功能块包括计算电路。
5.如权利要求2所述的半导体装置，其特征在于，该第一半导体晶粒的等效阻抗与该第二半导体晶粒的等效阻抗之间的差值小于预定值。
6.如权利要求2所述的半导体装置，其特征在于，该功能块还包括第三功能块，该第三功能块是第三半导体晶粒，并且其中，该第二半导体晶粒的电源焊盘电连接至该第三半导晶粒的接地焊盘。
7.如权利要求6所述的半导体装置，其特征在于，该功能块还包括第四功能块，该第四功能块是第四半导体晶粒，并且其中，该第三半导体晶粒的电源焊盘电连接至该第四半导体晶粒的接地焊盘。
8.如权利要求1所述的半导体装置，其特征在于，该第一功能块是第一芯片，该第二功能块是第二芯片，该第一芯片和该第二芯片安装在印刷电路板上，并且该第一芯片的电源引脚通过该印刷电路板和/或基板的至少一个连接元件将第二电路的接地引脚电连接到第二芯片的接地引脚。
9.一种半导体装置，其特征在于，包括：
印刷电路板；以及
功能块，每个该功能块设置在该印刷电路板上并配置为提供至少一种预定功能，
其中该功能块至少包括：
第一功能块；以及
第二功能块，
其中该第一功能块和该第二功能块串联耦接，其中第一预定电流流过该第一功能块和该第二功能，以及
其中，从该第一功能块接收的至少一个控制信号中继到该第二功能块。
10.如权利要求9所述的半导体装置，其特征在于，该第一功能块是第一芯片，该第二功能块是第二芯片；并且其中，该第一芯片的至少一个控制信号输出引脚经由印刷电路板的至少一个连接元件和/或其上的基板电连接到第二芯片的控制信号输入引脚；或者，该第一芯片的电源引脚经由印刷电路板的至少一个连接元件和/或其上的基板电连接到该第二芯片的接地引脚。
11.如权利要求9所述的半导体装置，其特征在于，该功能块还包括第三功能块和第四功能块，该第三功能块和该第四功能块串联耦接，其中第二预定电流流过该第三功能块和该第四功能块，从该第一功能块接收的该至少一个控制信号进一步从该第一功能块中继到该第三功能块，并且从该第二功能块中继到该第四功能块。
12.如权利要求11所述的半导体装置，其特征在于，该第一功能块是第一芯片，该第二功能块是第二芯片，该第三功能块是第三芯片，该第四功能块是第四芯片，该第一芯片的电源引脚经由该印刷电路板上的第一连接元件电连接到该第二芯片的接地引脚，并且该第三芯片的电源引脚经由该印刷电路板上的第二连接元件电连接到该第四芯片的接地引脚。
13.如权利要求11所述的半导体装置，其特征在于，该第一功能块是第一芯片，该第二功能块是第二芯片，该第三功能块是第三芯片，该第四功能块是第四芯片，该第一芯片的第一控制信号输出引脚经由该印刷电路板上的第一连接元件电连接到该第二芯片的控制信号输入引脚，该第一芯片的第二控制信号输出引脚经由该印刷电路板上的第二连接元件电连接到该第三芯片的控制信号输入引脚，并且该第二芯片的控制信号输出引脚经由该印刷电路板上的第三连接元件电连接到该第四芯片的控制信号输入引脚。
14.如权利要求9所述的半导体装置，其特征在于，该第一功能块是第一芯片，该第一芯片包括第一半导体晶粒和第二半导体晶粒，该第二功能块是第二芯片，该第二芯片包括第三半导体晶粒和第四半导体晶粒，该第一半导体晶粒的电源焊盘与该第二半导体晶粒的接地焊盘电连接，该第三半导体晶粒的电源焊盘与该第四半导体晶粒的接地焊盘电连接。
15.一种半导体装置，其特征在于，包括：
半导体晶粒，每个该半导体晶粒配置为提供至少一种预定功能，
其中该半导体晶粒至少包括：
第一半导体晶粒，具有第一电源焊盘和第一接地焊盘；以及
第二半导体晶粒，具有第二电源焊盘和第二接地焊盘，
其中，该第一半导体晶粒的该第一电源焊盘和该第二半导体晶粒的该第二接地焊盘彼此电连接并且等电位。
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