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TW202345328A - 包含可抽換ｐｈｙ電路的微電子晶片和包含該晶片的半導體封裝 - Google Patents

包含可抽換ｐｈｙ電路的微電子晶片和包含該晶片的半導體封裝 Download PDF

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TW202345328A
TW202345328A TW111144758A TW111144758A TW202345328A TW 202345328 A TW202345328 A TW 202345328A TW 111144758 A TW111144758 A TW 111144758A TW 111144758 A TW111144758 A TW 111144758A TW 202345328 A TW202345328 A TW 202345328A
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佐國 吳
斯瓦德斯 喬杜里
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Abstract

微電子裝置，包括該裝置的半導體封裝，包括該封裝的IC裝置總成，和該裝置的製造方法。該裝置包含基板；實體層(PHY)電路，在該基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路；電性接觸結構，在該裝置的底面處；信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；以及電性通路，通向該PHY電路並且被組態為至少滿足以下條件之一；輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；或者輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分。

Description

包含可抽換ＰＨＹ電路的微電子晶片和包含該晶片的半導體封裝
本發明大致有關封裝內晶粒到晶粒(D2D)互連技術，例如有關快速互連(CXi)互連。 [ 相關申請案之對照 ]
此申請案主張2021年12月30日所申請之印度專利申請案第202141061702號的權益和優先權，透過引用將該申請案全案揭示內容結合於本文。
封裝內晶粒到晶粒(D2D)互連技術在高層次上包括標準互連機制和先進互連機制，用以提供封裝基板頂面上所配置的兩個晶粒之間的信號連接。標準互連機制涉及通常在封裝基板的有機積層內之信號路由跡線的提供，用以將兩個晶粒彼此耦接。先進互連機制提供嵌入於封裝基板內的矽橋結構，其中該矽橋結構包括其中的信號路由跡線，用以將兩個晶粒彼此耦接。用於先進封裝互連機制的矽橋結構的例子包括嵌入式多晶粒互連橋接器(EMIB)，或基板上晶圓上晶片(CoWoS)。可以根據許多因子來選擇給定的D2D互連技術或機制，諸如例如，帶寬密度需求(例如，每毫米帶寬(BW/mm)和/或BW/ )、晶粒/封裝所需布局規畫、以及可用形狀因子。
及
以下描述和附圖充分說明了具體實施例，用以使熟習於本項技藝的該等人士能夠實踐它們。其他實施例可以包含結構、邏輯、電性、處理、和其他的變化。一些實施例的部分和特徵可以包含在或替代其他實施例的部分和特徵。在申請專利範圍中所闡述的實施例涵蓋該等申請專利範圍的可用等效物。在以下描述中，將使用熟習於本項技藝的該等人士所通常使用的術語來描述示例性實施方式的各種觀點，用以傳達他們工作的實質給熟習於本項技藝的其他人士。然而，對於熟習於本項技藝之該等人士而言將呈顯而易見的是，可以僅以所描述之觀點中的一些觀點實踐本發明的實施例。為了解說之目的，陳述了具體的數字、材料、和組態，以便提供對示例性實施方式的透徹瞭解。惟，對於熟習於本項技藝之人士而言將呈明顯的是，本發明的實施例可以在沒有具體細節的情況下實踐。在其他情況中，省略或簡化了熟知的特徵，以免混淆示例性實施方式。
在下文的詳細描述中，參考了構成其一部分的附圖，其中相同的字符始終指示相同的部件，並且其中以示例性實施例的方式示出，在該等實施例中可以實踐本發明的標的物。應該理解的是，在不背離本發明範疇的情況下，可以利用其他實施例並且可以做成結構或邏輯上的改變。因此，以下描述不應被視為限制意義，並且實施例的範疇係由所附申請專利範圍及其等效範圍所界定。
本文所描述的技術可以在一或多個電子裝置中實施。可以利用本文所描述的技術之電子裝置的非限制性實例包括任何種類的行動裝置和/或固定裝置，諸如基於微機電系統(MEMS)的電性系統、陀螺儀、先進駕駛輔助系統(ADAS)、5G通信系統、相機、行動電話、電腦終端機、桌上型電腦、電子閱讀器、傳真機、資訊站、小筆電、筆記型電腦、互聯網裝置、付款終端機、個人數位助理、媒體播放器和/或記錄器、伺服器(例如，刀鋒伺服器、機架安裝伺服器、它們的組合、等等)、機上盒、智慧型手機、平板電腦、超便攜個人電腦、有線電話、它們的組合、等等。該等裝置可以是攜帶式的或固定的。在一些實施例中，本文所描述的技術可以用於桌上型電腦、膝上型電腦、智慧型手機、平板電腦、小筆電、筆記型電腦、個人數位助理、伺服器、它們的組合、等等。更一般地說，本文所描述的技術可以用於各種電子裝置中的任何一種，包括具有被動散熱器、介面層、TIM、頂部晶粒、側面晶粒、基板、和封裝基板的半導體封裝。
如本文所使用地，術語〝頂部〞、〝底部〞、〝上方〞、〝下方〞、〝最下方〞、和〝最上方〞當與一或多個元件相關使用時係打算要傳達一種關係而非絕對的實體組態。因此，當裝置倒置時，被描述為裝置中的〝最上方元件〞或〝頂部元件〞的元件可以替代地形成該裝置中的〝最下方元件〞或〝底部元件〞。相似地，當裝置倒置時，被描述為該裝置中的〝最下方元件〞或〝底部元件〞的元件可以替代地形成該裝置中的〝最上方元件〞或〝頂部元件〞。
與先進封裝互連技術相比，包括標準互連技術的微電子總成往往會遭受到較低互連導線密度的影響。在先進互連機制下使用矽橋允許提供更緊密間距的互連，從而允許更大的信號帶寬藉由在每個晶粒下面所提供的更高密度之更緊密間距的導電性結構(例如，C4凸塊、較小的焊料凸塊、或Cu-Cu連接)而成為可能。
現有技術設想D2D實體層組態(PHY)，由於多種因子，包括凸塊間距差異以及用於給定PHY區域的連接，該等組態適用於標準和先進封裝基板的封裝內互連機制。
如本文所使用地，術語〝PHY〞可意指晶粒內的實體層架構，包括其中的電路，諸如接收(RX)和傳輸(TX)電路。也就是說，〝PHY〞可意指給定晶粒內的邏輯和電路架構。
如本文所使用地，對〝晶粒〞的引用意在廣泛地意指晶粒、小晶片、或其中包括電路並且被支撐在基板上的任何其他積體電路結構。
依據現有技術在給定晶粒內的PHY係根據晶粒是否要使用標準互連機制或是先進互連機制來耦接到封裝上的另一個晶粒，而被不同地組態。依據現有技術，在晶粒中用於標準互連機制的PHY不同於用於先進互連機制的PHY。因此，依據現有技術，以封裝內互連方式耦接到另一個晶粒的晶粒具有PHY組態，使得每個不同的PHY電路(例如，晶粒的每個RX或TX電路)被連接到晶粒的底部區域處(面向封裝)的一或多個電性接觸結構。
本文的一些實施例有利地提供彼此之間具有相同的PHY電路設計的複數個晶粒(包括小晶片)，其中複數個晶粒中的一個晶粒可以在其上具有對應於接收封裝上之標準封裝互連的電性接觸結構(例如，用於晶片連接(C4)凸塊的受控崩陷)，而該複數個晶粒中的另一個晶粒可以在其上具有對應於接收封裝上之先進封裝互連的電性接觸結構。實施例有利地使得可以提供透過封裝以供D2D信號互連之用的相同晶粒，其中任何給定的晶粒可以裝配有對應於標準封裝互連的導電性結構或對應於先進封裝互連的導電性結構。依據一些實施例，依據實施例的晶粒被組態用以允許其中信號路徑(亦即，跡線或通孔)的映射，以適合標準或先進凸塊組態，包括凸塊間距。
現將在下文中就圖1及2的情況進行有關現有技術的解說。
圖1係包括封裝基板104和被支撐在該封裝基板104的頂面112上之兩個晶粒108及116的示例微電子總成或半導體封裝100的橫剖面視圖。在圖1中，封裝基板104係顯示為在其中包括耦接晶粒108到晶粒116的信號路由跡線136。基板104可以包含包括諸如玻璃、矽、或有機材料的非導電性材料之子層的核心層，以及延伸穿過該等子層用以在其中傳導電性信號的跡線136。晶粒108及116各自經由連接到相應晶粒的晶粒導電性接點和基板導電性接點(未顯示)之諸如C4凸塊的電性接觸結構或接頭156，來電性耦接到封裝基板104的頂面112。C4凸塊藉由跡線136來耦接晶粒108及116在一起，該等跡線136延伸穿過封裝基板104並提供晶粒108及116之間的導電性通路。額外的導電性結構159係設置在封裝基板的底面處。
圖2係包括嵌入於封裝基板204內的互連橋接器222和被支撐在該封裝基板204的頂面212上之兩個晶粒208及216的示例微電子總成或半導體封裝200的橫剖面視圖。在圖2中，封裝基板204和互連橋接器222的組合將一起被稱作微電子結構201。基板204可以包含包括諸如玻璃、矽、或有機材料的非導電性材料之子層的核心層，以及延伸穿過該等子層用以在其中傳導電性信號的導電性跡線244。第一積體電路晶粒208係經由連接到晶粒導電性接點264和基板導電性接點210的電性接觸結構或接頭256，來附接到封裝基板204的頂面212。第二積體電路晶粒216係經由連接到晶粒導電性接點266和基板導電性接點220的耦接組件260，來附接到該面212上。
橋接導電性接點224及226係位於橋接器222的面228上。橋接通孔232和橋接導電性跡線236提供導電性接點224及226之間的導電性通路。基板通孔240和基板導電性跡線244提供從基板導電性接點210到橋接導電性接點224的導電性通路，以及基板通孔248和基板導電性跡線244提供從基板導電性接點220到橋接導電性接點226的導電性通路。一同地，導電性接點210、220、224、226，通孔232、240、248，和導電性跡線236、244提供積體電路晶粒208及216之間的導電性通路，從而允許它們通信地耦接。
雖然該嵌入式互連橋接器222係顯示為完全地嵌入於基板組件204內，但是在一些實施例中，它可以部分地嵌入，橋接器面228係第一基板組件204的面212的一部分。在該等實施例中，橋接導電性接點224及226可以位於基板組件204的面212處，並且積體電路晶粒208及216可以分別地經由耦接組件256及260來連接到橋接導電性接點224及226。
圖1或圖2的半導體封裝100或200的許多元件係包含在與某些實施例相關的其他附圖中，例如，圖3、4A及4B。因此，當討論下文要描述的圖式時，可能不重複對一些元件的描述，並且該等元件中的任何一個可以採用本文所揭示的任何形式。
此外，在圖3、4A及4B的下文描述中，雖然引用C4凸塊意指耦接晶粒到封裝基板的電性接觸結構，但是實施例並未受限於此，並且在其範疇內包括提供不包含C4凸塊或凸塊的電性接觸結構，諸如根據應用需要，採用接觸墊、接腳、或打線之形式的電性接觸結構。
圖3係依據一些實施例之示例微電子總成或半導體封裝300的橫剖面視圖。在圖3的實施例中，封裝上的晶粒都包括一組相同的PHY電路，但仍允許其中信號路徑(亦即，跡線或通孔)的映射，以適合對應於標準或先進電性接觸結構組態的電性接觸結構。
在圖3中，微電子總成300包含封裝基板304，該封裝基板304包括電性接觸結構359於其底面處，用以接觸主機板或較大的系統(在所示的實例中，電性接觸結構359被實施為C4凸塊，儘管其他實例係在實施例的範疇內)，以及四個晶粒308a、316a、308b、316b，被支撐在封裝基板304的頂面上，其中成對的該四個晶粒係透過以包括C4凸塊356a及356b之相應凸塊的方式配置在封裝基板304中的封裝內D2D互連來彼此耦接。封裝基板304可以包含包括諸如玻璃、矽、或有機材料的非導電性材料之子層的核心層。就其中PHY電路組而言，該四個晶粒308a、316a、308b、316b係彼此相同的，因為它們各自包含相同的RX和TX電路組，如下文將進一步解說的。惟，雖然晶粒308a及316a包括電性接觸結構356a(諸如C4凸塊)於其底面處而被組態為透過包括延伸穿過封裝基板304的材料之跡線336a的信號路由路徑來彼此耦接(標準互連機制)，但是在另一方面，晶粒308b及316b卻被組態為透過包括延伸穿過嵌入於封裝基板304內的矽橋之跡線33bb的信號路由路徑來彼此耦接(先進互連機制)。
因此，微電子總成300包括標準互連部分301a和先進互連部分301b。標準互連部分301a除了封裝基板304的下層對應部分之外還包括被支撐在封裝基板304的頂面312a上的第一晶粒308a和第二晶粒316a。晶粒308a及316a係以與圖1之晶粒108及116相同的方式彼此耦接，亦即，使用標準互連機制。先進互連部分301b除了封裝基板304的下層對應部分之外還包括被支撐在封裝基板304的頂面312b上的第一晶粒308b和第二316b。晶粒308b及316b係以與圖2之晶粒208及216相同的方式彼此耦接，亦即，使用先進互連機制。
對於標準互連部分301a，封裝基板304係顯示為在其中包含包括耦接晶粒308a到晶粒316a，並延伸穿過基板的子層以在其中傳導電性信號的跡線336a的信號路由路徑。晶粒308a及316a各自經由連接到相應晶粒的晶粒導電性接點和基板導電性接點(未顯示)之諸如C4凸塊的電性接觸結構或接頭356a，來電性耦接到封裝基板304的頂面312a。晶粒308a及316a中的每一個都包括一組PHY電路。
標準互連部分的第一晶粒，晶粒308a包含包括RX電路309a和TX電路311a的PHY電路。RX電路309a包括單獨的RX電路309a’，以及TX電路311a包括單獨的TX電路311a’。標準互連部分的第二晶粒，晶粒316a包含包括RX電路317a和TX電路319a的PHY電路。RX電路317a包括單獨的RX電路317a’，以及TX電路319a包括單獨的TX電路319a’。就它們各自的PHY電路而言，晶粒308a及316a係彼此相同的(如圖3所示)，儘管所示的描述顯示晶粒308a的TX電路朝向圖的左側，並且晶粒316a的TX電路轉向並朝向圖的右側。
在標準互連部分301a中，每個晶粒308a及316a至少包括不耦接到任何C4凸塊的PHY電路(RX電路和/或TX電路)。從而，每個晶粒308a及316a至少有一個PHY電路，從中沒有電性耦接到C4凸塊。因此，在標準互連部分301a中，存在有冗餘或非功能性PHY電路。
對於先進互連部分301b，封裝基板304係顯示為包含包括信號路由路徑的互連橋接器322，該信號路由路徑包括耦接晶粒308b到晶粒316b，並延伸穿過橋接器以在其中傳導電性信號的跡線336b。晶粒308b及316b各自經由連接到相應晶粒的晶粒導電性接點和基板導電性接點(未顯示)之諸如C4凸塊的電性接觸結構或接頭356b，來電性耦接到封裝基板304的頂面312b。晶粒308b及316b中的每一個都包括一組PHY電路。
雖然該嵌入式互連橋接器322係顯示為完全地嵌入於基板封裝304內，但是在一些實施例中，它可以部分地嵌入，橋接器322的上方表面係與基板封裝304的上方表面312實質地共同延伸。
先進互連部分的第一晶粒，晶粒308b包含包括RX電路309b和TX電路311b的PHY電路。RX電路309b包括單獨的RX電路309b’，以及TX電路311b包括單獨的TX電路311b’。先進互連部分的第二晶粒，晶粒316b包含包括RX電路317b和TX電路319b的PHY電路。RX電路317b包括單獨的RX電路317b’，以及TX電路319b包括單獨的TX電路319b’。就它們各自的PHY電路而言，晶粒308b及316b係彼此相同的(如圖3所示)，儘管所示的描述顯示晶粒308b的TX電路朝向圖的左側，並且晶粒316b的TX電路轉向並朝向圖的右側。
在先進互連部分301b中，每個晶粒308b及316b中的所有PHY電路係連接到對應的C4凸塊。從而，每個晶粒308b及316b包括所有其PHY電路與對應C4凸塊之間的電性耦接。因此，在先進互連部分301b中，沒有冗餘或非功能性PHY電路。
在其中第一晶粒和第二晶粒係透過封裝內互連來彼此耦接的圖3的微電子總成中，第一晶粒的每個主動RX電路係透過封裝內D2D互連來耦接到第二晶粒之對應的主動TX電路，並且第一晶粒的每個主動TX電路係透過封裝內D2D互連來耦接到第二晶粒之對應的主動RX電路。
圖4A係晶粒的底部平面視圖，包括凸起，相當於晶粒308a/316a(下文中將稱作308a，因為晶粒308a及316a係相同的)，而圖4B係晶粒的底部平面視圖，包括凸起，相當於晶粒308b/316b(下文中將稱作308b，因為晶粒308b及316b係相同的)。因此，圖4A係在其底面包括C4凸塊之晶粒308a的底部平面視圖，其中C4凸塊對應於與圖3的標準互連部分301a所示的標準電性接觸結構組態相當的標準電性接觸結構組態，而圖4B係具有預定PHY電路並在其底面包括C4凸塊之晶粒308b的底部平面視圖，其中C4凸塊對應於與圖3的標準互連部分301a所示的標準或先進電性接觸結構組態相當的標準或先進電性接觸結構組態。
在圖4A及4B中，對應於RX電路309a/309b之晶粒內的位置之所示晶粒308a及308b的部分係以實心陰影區域的方式顯示，而對應於TX電路311a/311b之所示晶粒308a及308b的部分則以條紋陰影區域的方式顯示。因為晶粒308a及308b係相同的，所以如前所述，它們包括相同的RX電路和TX電路架構。
在圖4A及4B中，對於所示的實施例，在晶粒308a及308b的底面處之用於C4凸塊的凸起被適當地描繪為具有一些標記的和一些未標記的圓形區域的圓形區域，其中未標記的圓形區域對應於用於該晶粒之VCC(電源)或VSS(接地)信號的C4凸塊，並且標記的圓形區域對應於C4凸塊，該等C4凸塊將提供用以進出該晶粒內之PHY電路的信號通路。在所示實例中，TX電路311a/311b與其對應的C4凸塊重合(亦即，實體地疊加)，如TX電路311a/311b與C4凸塊356b之間的完全重疊所示，而RX電路309a/309b與其對應的C4凸塊則顯示為部分地重疊。RX電路相對於它們的C4凸塊並沒有顯示出對距離的顯著靈敏度，因此存在有諸如圖4A及4B中所示之組態的可能性，儘管實施例不限於此，並且根據應用需要以任何方式將RX或TX電路相對於它們對應的導電性結構(例如，C4凸塊)的定位包含在它們的範疇內。所示的晶粒可以進一步包括非PHY電路，諸如非PHY邏輯電路，在圖4A及4B的所示實例中，非PHY邏輯電路可以定位在晶粒之未被遮蔽的區域中。
依據實施例，晶粒包括連接到PHY電路的致能/去能電性通路，使得輸入到晶粒的致能/去能信號用以致使該等致能/去能電性通路來致能/去能晶粒中之至少一個RX電路或TX電路的一部分(亦即，RX電路的一部分(亦即，不是全部)和/或TX電路的一部分(亦即，不是全部))。因此，對於具有依據實施例之RX電路和TX電路的預定組態的晶粒，電性通路係使得輸入到晶粒的致能信號能夠致使部分的RX電路和/或TX電路被致能。相似地，對於同一個晶粒，電性通路係使得輸入到晶粒的去能信號能夠致使部分而不是所有的RX電路和/或TX電路被去能。例如，電性通路可以包括延伸到各個RX電路及各個TX電路的電性通路。在此種情況中，可以將致能信號或去能信號輸入電性通路的一部分中，用以致能或去能對應的RX電路或TX電路。或者，電性路徑可以延伸到不同的RX電路群組和不同的TX電路群組，在此情況下每個群組可以同時地被致能/去能。在此種情況中，可以將致能信號或去能信號輸入到對應於RX電路或TX電路組群的電性通路中，用以致能/去能該組群的相應RX電路或TX電路。無論致能/去能導電性通路的組態如何，依據實施例之晶粒可以進一步被組態使得輸入到該晶粒中的致能/去能信號致能/去能晶粒的所有PHY電路。致能PHY電路的一部分並且去能PHY電路的另一部分係與依據標準互連機制來進行凸起或凸起的晶粒一致，諸如圖3之標準互連部分301a中所示的該者。致能所有的PHY電路係與依據先進互連機制來進行凸起或凸起的晶粒一致，諸如圖3之標先進互連部分301b中所示的該者。
依據一實施例，依據實施例之晶粒的致能/去能導電性通路可以包括各自的熔絲或暫存器，用以被燒毀以去能或致能與導電性通路中的對應一個相關聯的PHY電路。
依據實施例，引導邏輯組態可以決定要致能或去能多少PHY電路。
本文的實施例可以在包含支持先進封裝互連的所有信令和邏輯的同一晶粒上實施超集PHY電路設計(例如：具有64個傳輸器(TX)和64個接收器(RX)的PHY電路)，並使用具有一些已去能的RX電路和TX電路的相同PHY電路設計，且晶粒凸起(例如，僅對上方金屬更改和凸塊更改)，用以支持標準封裝互連(例如：具有16個TX+16個RX的PHY電路)，從而去能未使用的通道。
在一些實施例中，除了在晶粒中存在允許致能/去能僅一部分PHY電路的致能/去能導電性通路之外，如果晶粒的凸塊層和上方再分布層(RDL)被剝離，則如上文已經建議地，它是可以觀察到單獨的TX和RX PHY電路(每個凸塊一個)。當組裝在一個先進封裝之中時，可能會在TX/RX電路(或電路區塊)之間觀察到相對於信令凸起的1:1連接。當組裝在一個標準封裝之中時(例如，在上述x64與x16的示例中)，可能會觀察到相對於信令凸起的4:1 TX/RX電路區塊比，此意味著晶粒上每四個PHY電路中的一個連接到凸塊。
本文的實施例提出在晶粒中提供共用的PHY電路，然後可以透過封裝基板來配置與標準互連機制相容的電性接觸結構，或與先進互連機制(例如，EMIB、CoWoS、等等)相容的電性接觸結構，用以提供D2D互連。該等電性接觸結構可以包括諸如C4凸塊的凸塊，儘管其他電性接觸結構組態係在實施例的範疇內。
作為示例，請再參閱圖4A及4B，用於信令的標準封裝凸起可能具有大約110微米(μm或“microns”)之級別的間距，先進封裝凸起可能具有大約45微米到大約55微米之級別的間距。具備此示例，先進互連機制在與標準互連機制的一個凸塊相同的區域中可能具有大約四個凸塊。
應注意的是，用於標準和先進封裝的間距值以及兩者之間的比率在不同的實施例中可能不同。例如，間距可能高於或低於上述。在一實施例中，標準封裝的間距可能在大約110微米與大約130微米之間，以及先進封裝的間距可能在大約36微米與大約55微米之間。此可以使標準封裝的間距與先進封裝的間距之比率約為2:1，儘管在一些現實世界的實施例中，它可能約為2.4:1的級別。如所指出的，其他實施例可以在先進封裝的間距與標準封裝的間距之間呈現更高或更低的比率。
此外，隨著凸塊間距縮小(例如，約為25微米或16微米或更小的級別)，標準封裝的凸塊與先進封裝的凸塊之比率可能發生變化。例如，先進封裝在給定區域中可能具有64個凸塊，而標準封裝在該區域中可能僅具有4個凸塊。或者，標準封裝在給定區域中可能具有16個凸塊，而先進封裝可能具有128個凸塊於該區域中、256個凸塊於該區域中、等等。換言之，16個標準凸塊與64個先進凸塊可抽換比率對於一定範圍的凸塊間距可以是適用的值，並且隨著間距比率變寬，標量比率可以類似地跟踪該變化。
實施例可以提供許多優點。一個該優點在於實施例允許使用同一晶粒或小晶片基(只需要流出新的凸塊層、凸塊通孔層、和下面的一或兩個金屬層以供連接之用，取決於確切的實施方式)，用以在先進和標準封裝中再使用。實施例還可以允許共用邏輯介面和I/O協定在先進和標準封裝中工作。實施例藉由在晶粒上進行PHY電路設計以使得晶粒可在各種封裝內互連機制之間抽換來增加晶粒的可再用性和壽命/耐用年限，以此方式使依據實施例的晶粒比先前技藝之晶粒在技術上更具優勢。此種可再用性可以進一步節省大量的矽前和矽後開發成本，並允許針對不同的市場分段的不同混合和匹配小晶片/系統單晶片(SOC)客製化加快上市時間。
圖5說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)每秒16個十億傳輸(GT/s)之資料速率的凸起的示例布局500。具體地，圖5描繪了兩個示例凸起。左邊的凸起(如圖5中所示)可能適合與4個封裝路由層一起使用，而右邊的凸起(如圖5中所示)可能適合與2個封裝路由層一起使用(因此信號只有左邊凸塊的一半)。
圖6說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)32 GT/s之資料速率的凸起的示例布局600。具體地，圖6描繪了兩個示例凸起。左邊的凸起(如圖6中所示)可能適合與4個封裝路由層一起使用，而右邊的凸起(如圖6中所示)可能適合與2個封裝路由層一起使用(因此信號只有左邊凸塊的一半)。
圖7說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)16 GT/s之資料速率的凸起的示例布局700。圖7特別描繪了兩個示例凸起。底部的凸起(如圖7中所示)可能適合與4個封裝路由層一起使用，而頂部的凸起(如圖7中所示)可能適合與2個封裝路由層一起使用(因此只有底部凸塊的一半信號)。
圖8說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)32 GT/s之資料速率的凸起的示例布局800。圖8特別描繪了兩個示例凸起。底部的凸起(如圖8中所示)可能適合與4個封裝路由層一起使用，而頂部的凸起(如圖8中所示)可能適合與2個封裝路由層一起使用(因此只有底部凸塊的一半信號)。
一方面在圖5及6中與另一方面在圖7及8中所示的實施例之間的差異在於，該等配對的圖顯示了在封裝路由上以不同的一組約束來實施可抽換PHY的不同方式。圖7及8中的配對對於通道內的通道到通道偏斜較佳，因為長度匹配更好且TX和RX的所有信號都在同一層上，而對於片上(on-die)時脈分配和電力輸送則較差。
圖9說明了依據各種實施例之用於先進封裝(例如，在具有大約45微米間距的EMIB或一些其他類似封裝)的凸起的示例布局900。應注意的是，可以以圖9的凸起開始，並將該凸起轉換為在有機跡線上工作(例如，標準封裝凸起)，如本文所述。或者，可以以圖5至8中的任何一個的凸起開始，並將該等凸起轉換為在先進封裝凸起上工作，如本文所述。
通常，對於先進封裝所描述的凸起，凸塊圖的左下角可以被認為是凸塊矩陣的“原點”或起點。以下規則可應用於先進封裝凸塊矩陣： •   在行內的信號可以被保留。例如，行0可以包含信號：txdataRD0、txdata0、txdata1、txdata2、txdata3、txdata4、txdata5、rxdata58、rxdata59、rxdata60、rxdata61、rxdata62、rxdata63、rxdataRD3、和txdatasb；以及 •   可以實施凸塊矩陣中所示的電源和VSS圖案。足夠的VSS和電源凸塊將被配置用以滿足通道特性(FEXT和NEXT)和電力輸送需求。
對於一個模組或兩個模組標準封裝，可以如本文所述地配置不同的凸塊矩陣。凸塊圖的左下角可以被認為是凸塊矩陣的“原點”或起點。用於x16和x32標準封裝凸塊矩陣的信號退出順序可以如本文所示。
以下規則可以實施用於標準封裝凸塊矩陣： •   在行內的信號可以被保留。例如，用於圖7中所示的x16(一個模組標準封裝介面)，行1可以包含信號：txdata0、txdata1、txdata9、txdata9、和txdatasb1。 •   信號可以退出凸塊場。層1和層2係標準封裝中的兩個不同的信號路由層。 •   可以遵循凸塊矩陣中所示的電源和VSS圖案。可以確保的是，足夠的VSS和電源凸塊將被配置用以滿足通道特性(FEXT和NEXT)和電力輸送需求。
圖10說明了依據各種實施例之用於先進封裝跡線上(例如，在具有大約45微米間距的封裝上)的凸起的示例布局1000。
對於具有標準間距的封裝(例如，圖7或8的封裝，或諸如圖5或6之該等封裝的其他封裝)，可以藉由將TX放置在封裝的一側，將RX放置在另一側來創建單向PHY。如果已知資料總是以一個方向通過封裝，則該實施例係可能的。結果，對於諸如圖7或8中所描述的該等實施例(或本文的其他實施例)，此類實施例可以在單層封裝上運行，從而使帶寬、面積、和/或成本最佳化。相對應的可抽換先進封裝可能僅包括TX或RX，因此以最佳化的成本、面積、和/或帶寬進行單向資料流。
圖11係依據一些實施例之諸如晶粒的微電子裝置的製造方法1100。在操作1102中，處理包括提供基板。在操作1104中，處理包括提供實體層(PHY)電路在該基板上，該實體層(PHY)電路包括複數個接收(RX)電路和複數個傳輸(TX)電路。在操作1106中，處理包括提供電性接觸結構在該裝置的底面處。在操作1108中，處理包括提供信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸。在操作1110中，處理包括提供電性通路，通向該PHY電路。在操作1112中，處理包括至少以下之一：提供致能信號到該裝置內，通過至少一些該等電性通路以致能該PHY電路的一部分；或者提供去能信號到該裝置內，通過至少一些該等電性通路以去能該PHY電路的對應部分。
圖12及13顯示一架構的一些實例，該架構可以包括一或多個微電子總成，類似於上述在圖3、4A及4B中藉由實例所描述之實施例的上下文中所描述的微電子總成。
圖12係可以包括一或多個積體電路結構的積體電路裝置總成1200的橫剖面側視圖，每個積體電路結構包括本文所描述之實施例的任何MCP封裝。積體電路裝置總成1200包括配置在電路板1202(可以是主機板、系統板、主板、等等)上的許多組件。積體電路裝置總成1200包括配置在電路板1202的第一面1240和電路板1202的相對的第二面1242上的組件；通常，可以將組件配置在面1240及1242中的一者或兩者之上。下文參考積體電路裝置總成1200所討論的任何積體電路組件可以包括積體電路結構，該積體電路結構包括如本文所揭示的級聯MCP。
在一些實施例中，電路板1202可係包括多個金屬(或互連)層的印刷電路板(PCB)，該等金屬(或互連)層係由電介質材料層所彼此隔開並由導電性通孔所互連。個別的金屬層包括導電性跡線。金屬層中的任何一層或多層可以以所需電路圖案形成，用以在耦接到電路板1202的組件之間路由電性信號(可選地結合其他金屬層)。在其他實施例中，電路板1202可係非PCB基板。在圖12中所示出的積體電路裝置總成1200包括中介層上封裝結構1236，該中介層上封裝結構1236係藉由耦接組件1216來耦接到電路板1202的第一面1240。該等耦接組件1216可以將中介層上封裝結構1236電性和機械性地耦接到電路板1202，並且可以包括焊球(如圖12中所示)、接腳(例如，作為針柵陣列(PGA)的一部分)、接點(例如，作為地柵陣列(LGA)的一部分)、插座的公母部分、黏著劑、底部填充材料、和/或任何其他合適的電性和/或機械性耦接結構。
中介層上封裝結構1236可以包括積體電路組件1220，該積體電路組件1220係藉由耦接組件1218來耦接到中介層1204。該等耦接組件1218可以採取任何合適的形式以供應用，諸如上文參照耦接組件1216所討論的形式。雖然在圖12中顯示出單個積體電路組件1220，但是可以將多個積體電路組件耦接到中介層1204；實際上，額外的中介層可以被耦接到中介層1204。中介層1204可以提供中間基板，用以橋接電路板1202和積體電路組件1220。
積體電路組件1220可係包括一或多個積體電路晶粒的封裝或未封裝的積體電路產品。封裝的積體電路組件包括安裝在封裝基板上的一或多個積體電路晶粒，其中積體電路晶粒和封裝基板被封裝在諸如金屬、塑料、玻璃、或陶質物的鑄造材料中。在未封裝的積體電路組件1220的一個示例中，單個單片積體電路晶粒包括附接到該晶粒上之接點的焊料凸塊。該等焊料凸塊允許晶粒直接附接到中介層1204。積體電路組件1220可以包括一或多個計算系統組件，諸如一或多個處理器單元(例如，系統單晶片(SOC)、處理器核心、圖形處理器單元(GPU)、加速器、晶片組處理器)、I/O控制器、記憶體、或網路介面控制器。在一些實施例中，積體電路組件1220可以包括一或多個附加的主動或被動裝置，諸如電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、和記憶體裝置。
在其中積體電路組件1220包括多個積體電路晶粒的實施例中，該等晶粒可以是相同的類型(同質多晶粒積體電路組件)或者是兩種或更多種不同的類型(異質多晶粒積體電路組件)。多晶粒積體電路組件可以被稱作多晶片封裝(MCP)或多晶片模組(MCM)。
除了包括一個或多個處理器單元之外，積體電路組件1220可以包括附加的組件，諸如嵌入式DRAM、堆疊式高帶寬記憶體(HBM)、共享快取記憶體、輸入/輸出(I/O)控制器、或記憶體控制器。任何該等附加的組件可以位於與處理器單元相同的積體電路晶粒上，或位於與包括處理器單元的積體電路晶粒隔開的一或多個積體電路晶粒上。該等獨立的積體電路晶粒可被稱作“小晶片”。在其中積體電路組件包括多個積體電路晶粒的實施例中，晶粒之間的互連可藉由封裝基板、一或多個矽中介層、嵌入於封裝基板中的一或多個矽橋(諸如Intel®嵌入式多晶粒互連橋接器(EMIB))、或其組合來提供。
通常，中介層1204可以將連接擴展到更寬的間距或將連接再路由到不同的連接。例如，中介層1204可以將積體電路組件1220耦接到用以耦接電路板1202之耦接組件1216的一組球柵陣列(BGA)導電性接點。在圖12中所示出的實施例中，積體電路組件1220和電路板1202係附接到中介層1204的相對側；在其他實施例中，積體電路組件1220和電路板1202可以附接到中介層1204的同一側。在一些實施例中，三個或更多個組件可以以中介層1204的方式互連。
在一些實施例中，中介層1204可以被形成為包括多個金屬層的PCB，該等金屬層係由電介質材料層所彼此隔開並由導電性通孔所互連。在一些實施例中，中介層1204可以由環氧樹脂、玻璃纖維增強環氧樹脂、具有無機填料的環氧樹脂、陶質物材料、或諸如聚醯亞胺的聚合物材料所形成。在一些實施例中，中介層1204可以由交替的剛性或撓性材料所形成，該等材料可以包括與上文用於半導體基板中所描述的材料相同的材料，諸如矽、鍺、及其他III-V族和IV族材料。中介層1204可以包含金屬互連1208和通孔1210，包括但不限於貫穿孔通孔1210-1(從中介層1204的第一面1250延伸到中介層1204的第二面1254)、盲孔1210-2(從中介層1204的第一或第二面1250或1254延伸到內部金屬層)、和埋置通孔1210-3(連接內部金屬層)。
在一些實施例中，中介層1204可以包括矽中介層。延伸貫穿矽中介層的穿矽通孔(TSV)可以連接矽中介層的第一面上的連接到該矽中介層的相對的第二面。在一些實施例中，包括矽中介層的中介層1204可以進一步包括一或多個路由層，用以將中介層1204的第一面上的連接路由到該中介層1204的相對的第二面。
中介層1204還可以包含包括被動和主動裝置二者的嵌入式裝置1214。該等裝置可以包括，但未受限於電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、靜電放電(ESD)裝置、和記憶體裝置。更多的複合裝置，諸如射頻裝置、功率放大器、電力管理裝置、天線、陣列、感測器、和微機電系統(MEMS)裝置，也可以形成在中介層1204上。中介層上封裝結構1236可以採用本項技藝中所已知的任何中介層上封裝結構的形式。在實施例中，該中介層係非印刷電路板。
積體電路裝置總成1200可以包括藉由耦接組件1222來耦接到電路板1202的第一面1240的積體電路組件1224。耦接組件1222可以採用上文參照耦接組件1216所討論的任何實施例的形式，並且積體電路組件1224可以採用上文參照積體電路組件1220所討論的任何實施例的形式。
圖12中所示出的積體電路裝置總成1200可以包括藉由耦接組件1228來耦接到電路板1202的第二面1242的疊裝結構1234。疊裝結構1234可以包括藉由耦接組件1230來耦接在一起的積體電路組件1226和積體電路組件1232，使得積體電路組件1226配置在電路板1202與積體電路組件1232之間。耦接組件1228及1230可以採用上文所討論之耦接組件1216的任何實施例的形式，積體電路組件1226及1232可以採用上文所討論之積體電路組件1220的任何實施例的形式。疊裝結構1234可以依據本項技藝中所已知的任何疊裝結構的形式來組態。
圖13係可以包括一或多個本文所揭示的實施例MCP的示例電性裝置1300的方塊圖。例如，計算裝置1300之任何合適的組件可以包括本文所揭示之積體電路裝置總成1200、積體電路組件1220、和/或實施例MCP的一或多種。多個組件在圖13中被示為包括在電性裝置1300中，但是該等組件中的任何一個或多個可以被省略或複製，以適合應用。在一些實施例中，包括在電性裝置1300中的一些或所有的組件可以附接到一或多個主機板、主板、或系統板。在一些實施例中，一或多個該等組件被製造到單個系統單晶片(SoC)晶粒上。
此外，在各種實施例中，電性裝置1300可以不包括一或多個圖13中所示的組件，但是電性裝置1300可以包括介面電路，用以耦接到該一或多個組件。例如，電性裝置1300可以不包括顯示裝置1306，但是可以包括可以耦接顯示裝置1306的顯示裝置介面電路(例如，連接器和驅動器電路)。在另一組示例中，電性裝置1300可以不包括音頻輸入裝置1324或音頻輸出裝置1308，但是可以包括可以耦接音頻輸入裝置1324或音頻輸出裝置1308的音頻輸入或音頻輸出裝置介面電路(例如，連接器和支持電路)。
電性裝置1300可以包括一或多個處理器單元1302(例如，一或多個處理器單元)。如本文所使用地，術語〝處理器單元〞、〝處理單元〞或〝處理器〞可以意指處理來自暫存器和/或記憶體的電子資料以轉換該電子資料為可以被儲存在暫存器和/或記憶體中的其他電子資料之任何裝置或裝置的一部分。處理器單元1302可以包括一或多個數位信號處理器(DSP)、特定應用積體電路(ASIC)、中央處理單元(CPU)、圖形處理單元(GPU)、通用GPU(GPGPU)、加速處理單元(APU)、可場編程閘陣列(FPGA)、神經網路處理單元(NPU)、資料處理器單元(DPU)、加速器(例如，圖形加速器、壓縮加速器、人工智慧加速器)、受控密碼處理器(在硬體內執行密碼演算法的專用處理器)、伺服器處理器、控制器、或任何其他合適類型的處理單元。正因如此，處理器單元可以被稱作XPU (或xPU)。
電性裝置1300可以包括記憶體1304，其本身可能包括一或多個記憶體裝置，諸如揮發性記憶體(例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM))、非揮發性記憶體(例如，唯讀記憶體(ROM)、快閃記憶體、基於硫族相變非電壓記憶體)、固態記憶體、和/或硬碟。在一些實施例中，記憶體1304可以包括位於與處理器單元1302相同的積體電路晶粒上的記憶體。此記憶體可以用作快取記憶體(例如，一級(L1)快取、二級(L2)快取、三級(L3)快取、四級(L4)快取、末級快取(LLC))，並且可以包括嵌入式動態隨機存取記憶體(eDRAM)或自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)。
在一些實施例中，電性裝置1300可以包括一或多個處理器單元1302，該等處理器單元1302係與電性裝置1300中的另一個處理器單元1302異構或不對稱。就包括架構、微架構、熱、功耗特性、等等的一系列優點衡量標準而言，系統中的處理器單元1302之間存在有各種差異。該等差異可以有效地表現為電性裝置1300中的處理器單元1302之間的不對稱性和異構性。
在一些實施例中，電性裝置1300可以包括通信組件1312(例如，一或多個通信組件)。例如，通信組件1312可以管理無線通信，以供資料到電性裝置1300和來自電性裝置1300之資料的傳輸之用。術語〝無線〞及其衍生詞可用以描述電路、裝置、系統、方法、技術、通信通道、等等，可透過非固態媒體使用調變的電磁輻射來傳達資料。該術語〝無線〞並不暗指相關聯的裝置不包含任何電線，儘管在一些實施例中可能不包含它們。
通信組件1312可以實施多種無線標準或協定的任何一種，包括但不限於電機和電子工程師協會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修正案)、長期演進(LTE)專案以及任何修正、更新、和/或修訂(例如，進階LTE專案、超行動寬帶(UMB)專案(亦稱作〝3GPP2〞)、等等)。IEEE 802.16相容寬帶無線接達(BWA)網路通常被稱作WiMAX網路，係代表全球微波接達互操作性的首字母縮寫詞，其係通過用於IEEE 802.16標準的一致性和互操作性測試的產品的認證標記。通信組件1312可以依據全球行動通信系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包接達(HSPA)、演進的HSPA(E-HSPA)、或LTE網路來操作。通信組件1312可以依據用於GSM演進的增強資料(EDGE)、GSM EDGE無線電接達網路(GERAN)、通用地面無線電接達網路(UTRAN)、或演進的UTRAN (E-UTRAN)來操作。通信組件1312可以依據分碼多重接達(CDMA)、分時多重接達(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生技術，以及指定為3G、4G、5G及更高版本的任何其他無線協定來操作。在其他實施例中，通信組件1312可以依據其他無線協定來操作。電性裝置1300可以包括一或多個天線1322，用以促進無線通信和/或用以接收其他無線通信(例如，AM或FM無線電傳輸)。
在一些實施例中，通信組件1312可以管理有線通信，諸如電性、光學、或任何其他合適的通信協定(例如，IEEE 802.3乙太網路標準)。如上所述，通信組件1312可以包括多個通信組件。例如，第一通信組件1312可專用於諸如Wi-Fi或藍牙之較短距離的無線通信，以及第二通信組件1312可專用於諸如全球定位系統(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、等等之更遠距離的無線通信。在一些實施例中，第一通信組件1312可專用於無線通信，以及第二通信組件1312可專用於有線通信。
電性裝置1300可以包括電池/電源電路1314。電池/電源電路1314可以包括一或多個能量儲存裝置(例如，電池或電容器)和/或用以將電性裝置1300的組件耦接到與電性裝置1300分開的能源(例如，交流線路電源)的電路。
電性裝置1300可以包括顯示裝置1306(或對應的介面電路，如上文所討論的)。例如，顯示裝置1306可以包括一或多個嵌入的或者有線或無線連接的視覺指示器，諸如平視顯示器、電腦顯示器、投影器、觸控螢幕顯示器、液晶顯示器(LCD)、發光二極體顯示器、或平面顯示器。
電性裝置1300可以包括音頻輸出裝置1308 (或對應的介面電路，如上文所討論的)。例如，音頻輸出裝置1308可以包括任何產生聲音指示器之嵌入的或者有線或無線連接的外部裝置，諸如揚聲器、頭戴式耳機、或耳塞式耳機。
電性裝置1300可以包括音頻輸入裝置1324 (或對應的介面電路，如上文所討論的)。例如，音頻輸入裝置1324可以包括任何產生代表聲音的信號之嵌入的或者有線或無線連接的裝置，諸如微音器，微音器陣列，或數位儀器(例如，具有樂器數位介面(MIDI)輸出的儀器)。電性裝置1300可以包括全球導航衛星系統(GNSS)裝置1318(或對應的介面電路，如上文所討論的)，諸如全球定位系統(GPS)裝置。如本項技藝中所已知地，GNSS裝置1318可以與基於衛星的系統通信並且可以根據從一或多個GNSS衛星接收的資訊來決定電性裝置1300的地理位置。
電性裝置1300可以包括另外的輸出裝置1310 (或對應的介面電路，如上文所討論的)。另外的輸出裝置1310的示例可以包括音頻編解碼器、視頻編解碼器、印表機、用以提供資訊到其他裝置的有線或無線傳輸器、或附加的儲存裝置。
電性裝置1300可以包括另外的輸入裝置1320 (或對應的介面電路，如上文所討論的)。另外的輸入裝置1320的示例可以包括加速度計、陀螺儀、羅盤、影像捕捉裝置(例如，單像或立體相機)、軌跡球、軌跡板、觸控板、鍵盤、諸如滑鼠的游標控制裝置、電筆、觸控螢幕、接近感測器、微音器、條碼讀取器、快速響應(QR)代碼讀取器、心電圖感測器(ECG)、PPG(光電容積脈搏波)感測器、皮膚電流回應感測器、任何其他感測器、或射頻識別(RFID)讀取器。
電性裝置1300可以具有任何所需的形狀因子，諸如手持或行動電性裝置(例如，行動電話、智慧型手機、行動互聯網裝置、音樂播放器、平板電腦、膝上型電腦、二合一可轉換電腦、便攜式一體機、小筆電、超筆電、個人數位助理(PDA)、超行動個人電腦、便攜式遊戲機、等等)、桌上型電性裝置、伺服器、機架級計算解決方案(例如，刀鋒、托盤、或滑道計算系統)、工作站或其他網路計算組件、印表機、掃描器、監視器、機上盒、遊戲控制單元、固定遊戲機、智慧型電視、車輛控制單元、數位相機、數位錄影機、可穿戴式電性裝置、或嵌入式計算系統(例如，作為車輛、智慧型家電、消費電子產品或裝備、製造裝備的一部分的計算系統)。在一些實施例中，電性裝置1300可以是處理資料的任何其他電子裝置。在一些實施例中，電性裝置1300可以包括多個離散的實體組件。鑒於電性裝置1300可以在各種實施例中表現為的裝置的範圍，在一些實施例中，電性裝置1300可以被稱作計算裝置或計算系統。
圖10係依據一些實施例之處理1000的流程圖。在操作1002中，處理包括提供複數個第一晶粒。在操作1004中，處理包括在該等第一晶粒上提供封裝層，用以形成半導體子總成的第一層。在操作1006中，處理包括在該第一層上提供第一電介質層，用以形成第一層和第一電介質層子總成。在操作1008中，處理包括提供被動散熱器中介層。在操作1010中，處理包括在該被動散熱器中介層上提供第二電介質層，用以形成被動散熱器中介層和第二電介質層子總成。在操作1012中，處理包括在被動散熱器中介層與第一層之間形成並機械性地耦接被動散熱器中介層和第一層的介面層，該介面層提供直接的電介質到電介質鍵合，包括直接鄰近第一層並由第一電介質層所形成的第一電介質子層，以及直接鄰近第一電介質子層，由第二電介質層所形成，並包括非晶系材料的第二電介質子層。在操作1014中，處理包括提供包括基板的第二層。在操作1016中，處理包括將該基板電性地耦接到該等第一晶粒。
在整個此說明書中，複數個實例可以實施被描述為單個實例的組件、操作、或結構。雖然一或多種方法的單獨操作被圖示和描述為單獨的操作，但是可以同時地執行一或多個單獨的操作，並且不需要以所示的順序執行該等操作。在示例組態中作為單獨組件所呈現的結構和功能可以被實施為組合的結構或組件。相似地，作為單個組件所呈現的結構和功能可以被實施為單獨的組件。該等和其他變化、修改、添加、和改進落在本文標的物的範疇內。
雖然已經參考特定的示例實施例來描述實施例的概述，但是在不背離本發明實施例的更寬範圍的情況下可以對該等實施例進行各種修改和改變。本發明標的物的此類實施例可以在本文單獨或共同地藉由術語“發明”來提及，僅只是為了方便起見，而不是意圖自願地將此申請案的範疇限制為任何單個揭示或發明的概念，如果實際上不只一個被揭示的話。
本文所示的實施例被足夠詳細地描述以使熟習本項技藝的該等人士能實踐所揭示的教導。可以使用其他實施例並從中導出，使得可以在不背離本發明範疇的情況下進行結構和邏輯的替換和改變。因此，詳細描述不應被視為限制意義，並且各種實施例的範圍僅由所附申請專利範圍連同此類申請專利範圍所賦予之等效範圍的全部範圍所界定。
亦應理解的是，雖然術語〝第一〞、〝第二〞、等等可以在本文用以描述各種元件，但是該等元件不應受該等術語限制。該等術語僅用以將一個元件與另一個元件區分開來。例如，在不背離本示例實施例的範疇的情況下，第一接點可以被稱作第二接點，並且類似地，第二接點可以被稱作第一接點。第一接點和第二接點都是接點，但是它們並不是同一個接點。
如示例實施例和附加實例的描述中所使用的，單數形式〝一〞、〝一個〞、及〝該〞係打算也要包括複數形式，除非上下文清楚地另有指示。亦應理解的是，如本文所使用的術語〝和/或〞意指並涵蓋一或多個相關聯所列項目的任何和所有可能的組合。還應理解的是，術語〝包含〞和/或〝包括〞，當用於本說明書時，指明所述特徵、整體、步驟、操作、元件、和/或組件的存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件、和/或其群組的存在或添加。
為了本發明的目的，片語〝A和/或B〞意指(A)、(B)、或(A和B)。為了本發明的目的，片語〝A、B、和/或C〞意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B、和C)。
在實施例中，片語〝A係位於B上〞意指A的至少一部分與B的至少一部分係直接實體接觸或間接實體接觸(在A與B之間具有一或多個其他特徵)。
在本說明書中，〝A與B相鄰〞意指A的至少一部分與B的至少一部分係直接實體接觸。
在本說明書中，〝B係在A與C之間〞意指B的至少一部分係在分隔A和C的空間中或沿著該空間，並且B的至少一部分係與A和C直接或間接實體接觸。
在本說明書中，〝A係附接到B〞意指A的至少一部分係機械性地附接到B的至少一部分，直接地或間接地(在A與B之間具有一或多個其他特徵)。
使用由〝/〞所分隔的參考數字，諸如例如，〝102/104〞，在適用的情況下意指102或104。否則，如本文所使用的正斜線(〝/〞)意指〝和/或〞。
可以使用諸如以下的工具來偵測本文所提供的技術和結構的使用情況：電子顯微鏡，包括掃描/透射式電子顯微鏡(SEM/TEM)，掃描透射式電子顯微鏡(STEM)，奈米束電子繞射(NBD或NBED)，和反射式電子顯微鏡(REM)；組成映射；x射線晶體學或繞射儀(XRD)；能量色散x射線光譜儀(EDX)；二次離子質譜儀(SIMS)；飛行時間SIMS (ToF-SIMS)；原子探針成像或斷層掃描攝影；局部電極原子探針(LEAP)技術；3D斷層掃描攝影；高解析度物理或化學分析，僅舉幾個合適的示例分析工具。特別地，此類工具可以指示包括至少一個MCP的積體電路，該MCP包括透過如上述之直接的電介質到電介質鍵合來接合到MCP子總成的中介層。
在一些實施例中，本文所描述的技術、處理、和/或方法可以根據其中所形成的結構來檢測。此外，在一些實施例中，本文所描述的技術和結構可以根據其中所衍生的好處來檢測。鑒於本發明，許多組態和變化將呈顯而易見。
描述可能使用基於透視圖的描述，諸如頂部/底部、內部/外部、上方/下方、等等。此類描述僅係用以促進討論，而且並不意圖要限制本文所描述的實施例的應用於任何特定的方向。
描述可能使用片語〝在一個實施例中〞、〝依據一些實施例〞、〝依據實施例〞、或〝在實施例中〞，其可各自意指一或多個相同或不同的實施例。此外，如相對於本發明實施例所使用的術語〝包含〞、〝包括〞〝具有〞、等等，係同義詞的。
如本文所使用的〝耦接〞意指的是，兩個或更多個元件係直接實體接觸，或兩個或更多個元件係彼此間接實體接觸，但仍互相協作或互動(亦即，一或多個其他元件被耦接或連接在被稱作彼此相互耦接的元件之間)。術語〝直接耦接〞意指的是，兩個或更多個元件係直接接觸。
如本文所使用地，術語〝模組〞意指作為以下的一部分，或包括以下：ASIC、電子電路、系統單晶片、處理器(共享的，專用的，或群組的)、固態裝置、執行一或多個軟體或韌體程式的記憶體(共享的，專用的，或群組的)、組合式邏輯電路、和/或提供所述功能的其他合適的組件。
如本文所使用地，在一些示例中的術語〝導電性〞可以意指具有在20攝氏度時大於或等於每米 西門子(S/m)的電導率之材料的性質。此類材料的示例包括Cu、Ag、Al、Au、W、Zn、和Ni。
如本文所使用地，〝積體電路結構〞可以包括一或多個微電子晶粒。
在實施例的對應圖式中，信號、電流、電性偏壓、或者磁性或電性極性可以以線路表示。一些線路可能較粗，用以指示多個組成信號路徑，且/或在一或多個末端具有箭頭，用以指示主資訊流動方向。此類指示並不意圖在限制。相反地，線路係與一或多個示例性實施例結合使用，用以促進更容易理解電路或邏輯單元。任何表示的信號、極性、電流、電壓、等等，如設計需要或偏好所規定的，可以實際地包括一或多個信號，該等信號可以以任一方向行進，並且可以以任何合適類型的信號方案實施。
在整個此說明書中，且在申請專利範圍中，術語〝連接〞表示直接連接，諸如在被連接的元件之間的電性、機械性、或磁性連接，沒有任何中間裝置。術語〝耦接〞表示直接或間接連接，諸如在被連接的元件之間的直接電性、機械性、或磁性連接，或透過一或多個被動或主動的中間裝置的間接連接。術語〝信號〞可以意指至少一個電流信號、電壓信號、磁性信號、或資料/時脈信號。〝一〞、〝一個〞、和〝該〞的含義包括複數引用。〝在〞的意思包括〝在裡面〞和〝在上面〞。
術語〝實質地〞、〝接近〞、〝近似〞、〝靠近〞、和〝大約〞通常意指在目標值的+/-10%內(除非具體地指明)。除非另有指明，否則使用序數形容詞〝第一〞、〝第二〞、及〝第三〞、等等來描述共同的對象，僅表示所指的是相似對象的不同實例，並不意味著所描述的對象必須在一個給定的序列中，無論是在時間上、在空間上、在排名上、或是以任何其他方式。
為了實施例之目的，此處所描述的各種電路和邏輯區塊中的電晶體係金氧半(MOS)電晶體或其衍生物，其中MOS電晶體包括汲極、源極、閘極、和體端子。電晶體和/或MOS電晶體衍生物還包括三閘極和FinFET電晶體、環繞式閘極圓柱形電晶體、穿隧FET(TFET)、方線或矩形帶狀電晶體、鐵電FET(FeFET)、或其他實施電晶體功能的裝置，如碳奈米管或自旋電子裝置。MOSFET對稱的源極和汲極端子，亦即，係相同的端子並且在此處可互換地使用。另一方面，TFET裝置具有不對稱的源極和汲極端子。熟習於本項技藝之人士將理解的是，在不背離本發明的範圍的情況下，可以使用其他電晶體，例如，雙極性接面電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET、等等。術語〝MN〞表示n型電晶體(例如，nMOS、NPN BJT、等等)，以及術語〝MP〞表示p型電晶體(例如，pMOS、PNP BJT、等等)。
為了解說之目的，前文描述已經參照具體示例實施例來進行描述。然而，上文的說明性討論並不打算要包羅無遺或將可能的示例實施例限制為所揭示之精確的形式。鑒於上述教導，許多修改和變化係可能的。選擇和描述示例實施例係為了要最佳地解說所涉及的原理及其實際應用，從而使熟習於本項技藝的其他人士能夠最佳地利用具有適合於預期的特定用途之各種修改的各種示例實施例。
實例
下文闡述了一些非限制性示例實施例。
實例1包括一種微電子裝置，該裝置包含基板；實體層(PHY)電路，在該基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路；電性接觸結構，在該裝置的底面處；信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；以及電性通路，通向該PHY電路並且被組態為至少滿足以下條件之一；輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；以及輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分。
實例2包括實例1的標的物，其中該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
實例3包括實例1的標的物，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；以及輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
實例4包括實例1的標的物，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/4的該等RX電路和1/4的該等TX電路；以及輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的3/4的該等RX電路和3/4的該等TX電路。
實例5包括實例1的標的物，其中一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等TX電路之間延伸。
實例6包括實例1的標的物，其中一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等TX電路之間延伸。
實例7包括實例6的標的物，其中：該部分的該等RX電路包括1/2的該等RX電路並且該部分的該等TX電路包括1/2的該等TX電路；或者該部分的該等RX電路包括1/4的該等RX電路並且該部分的該等TX電路包括或1/4的該等TX電路。
實例8包括實例1的標的物，其中該等RX電路係在該裝置的的第一區域，並且該等TX電路係在該裝置之與該第一區不同的第二區域。
實例9包括實例1的標的物，其中該等信號路由路徑包括該裝置的導電性跡線和通孔。
實例10包括實例1的標的物，其中該等電性接觸結構包括凸塊。
實例11包括實例10的標的物，其中該等凸塊包括C4凸塊。
實例12包括實例1的標的物，其中在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間。
實例13包括實例1的標的物，其中在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
實例14包括一種半導體封裝，該半導體封裝包含：封裝基板；兩對晶粒，在該封裝基板上，包括第一對晶粒和第二對晶粒，該第一對晶粒包括第一晶粒和第二晶粒，以及該第二對晶粒包括第三晶粒和第四晶粒，其中：該等晶粒的個別晶粒包括：晶粒基板；實體層(PHY)電路，在該晶粒基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路；電性接觸結構，在該晶粒的底面處；該第一晶粒和該第二晶粒的個別晶粒包括信號路由路徑，一方面在其該等電性接觸結構之間延伸，另一方面在其所有的該等RX電路與所有的該等TX電路之間延伸；該第三晶粒和該第四晶粒的個別晶粒包括信號路由路徑，一方面在其該等電性接觸結構之間延伸，另一方面在其一部分的該等RX電路與一部分的該等TX電路之間延伸；其中該封裝基板包括第一封裝信號路由路徑和第二封裝信號路由路徑，該第一封裝信號路由路徑在該第一晶粒與該第二晶粒間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連，以及該第二封裝信號路由路徑在該第一晶粒與該第二晶粒間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連。
實例15包括實例14的標的物，其中該部分的該等RX電路包括1/2的該等RX電路，以及該部分的該等TX電路包括1/2的該等TX電路。
實例16包括實例14的標的物，其中該部分的該等RX電路包括1/4的該等RX電路，以及該部分的該等TX電路包括1/4的該等TX電路。
實例17包括實例14的標的物，其中，對於該等晶粒的個別晶粒，該等RX電路係在該晶粒的第一區域，並且該等TX電路係在該晶粒的不同於該第一區域的第二區域。
實例18包括實例14的標的物，其中，對於該等晶粒的個別晶粒，該等信號路由路徑包括該晶粒的導電性跡線和通孔。
實例19包括實例14的標的物，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括凸塊。
實例20包括實例19的標的物，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括受控的崩陷晶片收集凸塊。
實例21包括實例14的標的物，其中，對於該第一晶粒和該第二晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間，並且對於該第三晶粒和該第四晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
實例22包括實例14的標的物，其中該等第一封裝信號路由路徑和該等第二封裝信號路由路徑中的至少一者延伸穿過並接觸該封裝基板的材料層。
實例23包括實例22的標的物，其中該等材料層包括有機材料。
實例24包括實例14的標的物，其中，該封裝基板界定空腔於其中，該封裝基板進一步包括互連橋接器於該空腔內，該等第一封裝信號路由路徑和該等第二封裝信號路由路徑中的至少一者中的一者在該互連橋接器內延伸。
實例25包括實例14的標的物，其中，該第一晶粒、第二晶粒、第三晶粒、和第四晶粒係彼此相同的。
實例26包括實例14的標的物，其中，該等晶粒的個別晶粒包括電性通路，該等電性通路通向該PHY電路並且被組態為至少滿足以下條件之一；輸入到該等晶粒的個別晶粒的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；或者輸入到該等晶粒的個別晶粒的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分。
實例27包括實例26的標的物，其中，對於該等晶粒的個別晶粒，該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
實例28包括一種積體電路(IC)裝置總成，包含：印刷電路板；以及複數個積體電路組件，耦接到該印刷電路板，該等積體電路組件的個別積體電路組件包括一或多個半導體封裝，該等半導體封裝的個別半導體封裝包括：封裝基板；複數個晶粒，在該封裝基板上，該等晶粒的個別晶粒包括：晶粒基板；實體層(PHY)電路，在該晶粒基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路；電性接觸結構，在該晶粒的底面處；信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；電性通路，通向該PHY電路並且被組態為至少滿足以下條件之一；輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；以及輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分；以及其中該封裝基板包括封裝信號路由路徑，在該複數個晶粒的第一晶粒與該複數個晶粒的第二晶粒之間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連。
實例29包括實例28的標的物，其中，對於該等晶粒的個別晶粒，該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
實例30包括實例28的標的物，其中，對於該等晶粒的個別晶粒，通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；以及輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
實例31包括實例28的標的物，其中，對於該等晶粒的個別晶粒，通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能1/4的該等RX電路和1/4的該等TX電路；以及輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能剩餘的3/4的該等RX電路和3/4的該等TX電路。
實例32包括實例28的標的物，其中，對於該等晶粒的個別晶粒，一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等TX電路之間延伸。
實例33包括實例28的標的物，其中，對於該等晶粒的個別晶粒，一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等TX電路之間延伸。
實例34包括實例33的標的物，其中，對於該等晶粒的個別晶粒，該部分的該等RX電路包括1/2的該等RX電路並且該部分的該等TX電路包括1/2的該等TX電路；或者該部分的該等RX電路包括1/4的該等RX電路並且該部分的該等TX電路包括或1/4的該等TX電路。
實例35包括實例28的標的物，其中，對於該等晶粒的個別晶粒，該等RX電路係在該晶粒的的第一區域，並且該等TX電路係在該晶粒之與該第一區不同的第二區域。
實例36包括實例28的標的物，其中，對於該等晶粒的個別晶粒，該等信號路由路徑包括該晶粒的導電性跡線和通孔。
實例37包括實例28的標的物，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括凸塊。
實例38包括實例37的標的物，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括受控的崩陷晶片收集凸塊。
實例39包括實例28的標的物，其中，對於該等晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間。
實例40包括實例28的標的物，其中，對於該等晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
實例41包括實例28的標的物，其中該等封裝信號路由路徑延伸穿過並接觸該封裝基板的材料層。
實例42包括實例41的標的物，其中該等材料層包括有機材料。
實例43包括實例28的標的物，其中，該封裝基板界定空腔於其中，該封裝進一步包括互連橋接器於該空腔內，該等封裝信號路由路徑在該互連橋接器內延伸。
實例44包括實例28的標的物，其中，該第一晶粒和第二晶粒係彼此相同的。
實例45包括實例28的標的物，其中：該等封裝信號路由路徑係第一封裝信號路由路徑；該複數個晶粒進一步包括第三晶粒與第四晶粒，配置在該封裝基板上；該封裝基板進一步包括第二封裝信號路由路徑，在該第三晶粒與該第二晶粒間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連；對於該第一晶粒與該第二晶粒的個別晶粒：第一組的該等信號路由路徑在對應的該等電性接觸結構與所有的該等RX電路之間延伸；並且不同於該第一組的第二組的該等信號路由路徑在對應的該等電性接觸結構與所有的該等TX電路之間延伸；以及對於該第三晶粒與該第四晶粒的個別晶粒：第一組的該等信號路由路徑在對應的該等電性接觸結構與部分的該等RX電路之間延伸；並且不同於該第一組的第二組的該等信號路由路徑在對應的該等電性接觸結構與部分的該等TX電路之間延伸。
實例46包括一種微電子裝置的製造方法，包含：提供基板；提供實體層(PHY)電路在該基板上，該實體層(PHY)電路包括複數個接收(RX)電路和複數個傳輸(TX)電路；提供電性接觸結構在該裝置的底面處；提供信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；以及提供電性通路，通向該PHY電路；至少以下之一：提供致能信號到該裝置內，通過至少一些該等電性通路以致能該PHY電路的一部分；以及提供去能信號到該裝置內，通過至少一些該等電性通路以去能該PHY電路的對應部分。
實例47包括實例46的標的物，其中該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
實例48包括實例46的標的物，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；以及輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
實例49包括實例46的標的物，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一：輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/4的該等RX電路和1/4的該等TX電路；以及輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的3/4的該等RX電路和3/4的該等TX電路。
實例50包括實例46的標的物，其中一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等TX電路之間延伸。
實例51包括實例46的標的物，其中一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等TX電路之間延伸。
實例52包括實例51的標的物，其中：該部分的該等RX電路包括1/2的該等RX電路並且該部分的該等TX電路包括1/2的該等TX電路；或者該部分的該等RX電路包括1/4的該等RX電路並且該部分的該等TX電路包括或1/4的該等TX電路。
實例53包括實例46的標的物，其中該等RX電路係在該裝置的的第一區域，並且該等TX電路係在該裝置之與該第一區不同的第二區域。
實例54包括實例46的標的物，其中該等信號路由路徑包括該裝置的導電性跡線和通孔。
實例55包括實例46的標的物，其中該等電性接觸結構包括凸塊。
實例56包括實例55的標的物，其中該等電性接觸結構包括受控的崩陷晶片收集凸塊。
實例57包括實例46的標的物，其中在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間。
實例58包括實例46的標的物，其中在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
100,200,300:微電子總成 104,204,304:封裝基板 108,116,208,216,308a,308b,316a,316b:晶粒 112,212,312a,312b:頂面 136,336a,336b:跡線 159:導電性結構 204:基板組件 210,220:基板導電性接點 222:互連橋接器 224,226:橋接導電性接點 228:橋接器面 232:橋接通孔 236:橋接導電性跡線 244:導電性接點 256:電性接點結構或接頭 260,1216,1218,1222,1228,1230:耦接組件 264,266:晶粒導電性接點 301a:標準互連部分 301b:先進互連部分 309a,309a’,317a,317a’,309b,309b’,317b,317b’:RX電路 311a,311a’,319a,319a’,311b,311b’,319b,319b’:TX電路 359:電性接觸結構 356a,356b:C4凸塊 500,600,700,800,900,1000:示例布局 1100:製造方法 1102-1112:操作 1200:積體電路裝置總成 1202:電路板 1204:中介層 1208:金屬互連 1210:通孔 1220:積體電路組件 1234:疊裝結構 1236:疊裝結構 1300:電性裝置 1302:處理器單元 1304:記憶體 1306:顯示裝置 1308:音頻輸出裝置 1310:另外的輸出裝置 1312:通信組件 1314:電池/電源電路 1318:GNSS裝置 1320:另外的輸入裝置 1322:天線 1324:音頻輸入裝置
從下文所給定的詳細描述以及從本發明各種實施例的附圖將會更全面地瞭解本發明的實施例，然而，該等實施例不應被視為將本發明限制於特定的實施例，而是僅只用於解說和理解而已。
[圖1]係包括標準互連機制的實例之微電子總成的橫剖面視圖。
[圖2]係包括先進互連機制的實例之微電子總成的橫剖面視圖。
[圖3]係依據實施例之微電子總成的橫剖面視圖。
[圖4A]係依據實施例之包括根據先進互連機制的C4凸塊之第一晶粒的底部平面視圖。
[圖4B]係依據實施例之包括根據先進互連機制的C4凸塊之第一晶粒的底部平面視圖。
[圖5]說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)每秒16個十億傳輸(GT/s)之資料速率的凸起的示例布局500。
[圖6]說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)32 GT/s之資料速率的凸起的示例布局600。
[圖7]說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)16 GT/s之資料速率的凸起的示例布局700。
[圖8]說明了依據各種實施例之用於標準封裝跡線上(例如，在具有大約110微米間距的封裝上)32 GT/s之資料速率的凸起的示例布局800。
[圖9]說明了依據各種實施例之用於先進封裝(例如，在具有大約45微米間距的EMIB或一些其他類似封裝)的示例凸起。
[圖10]說明了依據各種實施例之先進封裝跡線上(例如，在具有大約45微米間距的封裝上)的示例凸起。
[圖11]係依據一些實施例之處理的流程圖。
[圖12]係依據本文所揭示的任何實施例之可以包括微電子結構的積體電路裝置總成的橫剖面側視圖。
[圖13]係依據本文所揭示的任何實施例之可以包括微電子結構的示例電性裝置的方塊圖。
100:微電子總成
104:封裝基板
108,116:晶粒
112:頂面
156:接頭
159:導電性結構

Claims (25)

  1. 一種微電子裝置，包含： 基板； 實體層(PHY)電路，在該基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路； 電性接觸結構，在該裝置的底面處； 信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；以及 電性通路，通向該PHY電路並且被組態為至少滿足以下條件之一； 輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；或者 輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分。
  2. 如請求項1之微電子裝置，其中該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
  3. 如請求項1之微電子裝置，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一： 輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；或者 輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
  4. 如請求項1之微電子裝置，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一： 輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/4的該等RX電路和1/4的該等TX電路；或者 輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的3/4的該等RX電路和3/4的該等TX電路。
  5. 如請求項1之微電子裝置，其中一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與所有的該等TX電路之間延伸。
  6. 如請求項1之微電子裝置，其中一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等RX電路之間延伸，並且一些該等信號路由路徑在對應的該等電性接觸結構與部分的該等TX電路之間延伸。
  7. 如請求項6之微電子裝置，其中： 該部分的該等RX電路包括1/2的該等RX電路並且該部分的該等TX電路包括或1/2的該等TX電路；或者 該部分的該等RX電路包括1/4的該等RX電路並且該部分的該等TX電路包括或1/4的該等TX電路。
  8. 如請求項1之微電子裝置，其中該等電性接觸結構包括凸塊。
  9. 如請求項1之微電子裝置，其中在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間。
  10. 如請求項1至9中任一項之微電子裝置，其中在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
  11. 一種半導體封裝，包含： 封裝基板； 兩對晶粒，在該封裝基板上，包括第一對晶粒和第二對晶粒，該第一對晶粒包括第一晶粒和第二晶粒，以及該第二對晶粒包括第三晶粒和第四晶粒，其中： 該等晶粒的個別晶粒包括： 晶粒基板； 實體層(PHY)電路，在該晶粒基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路； 電性接觸結構，在該晶粒的底面處； 該第一晶粒和該第二晶粒的個別晶粒包括信號路由路徑，一方面在其該等電性接觸結構之間延伸，另一方面在其所有的該等RX電路與所有的該等TX電路之間延伸； 該第三晶粒和該第四晶粒的個別晶粒包括信號路由路徑，一方面在其該等電性接觸結構之間延伸，另一方面在其一部分的該等RX電路與一部分的該等TX電路之間延伸； 其中該封裝基板包括第一封裝信號路由路徑和第二封裝信號路由路徑，該第一封裝信號路由路徑在該第一晶粒與該第二晶粒間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連，以及該第二封裝信號路由路徑在該第三晶粒與該第四晶粒間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連。
  12. 如請求項11之半導體封裝，其中該部分的該等RX電路包括1/2的該等RX電路，以及該部分的該等TX電路包括1/2的該等TX電路。
  13. 如請求項11之半導體封裝，其中該部分的該等RX電路包括1/4的該等RX電路，以及該部分的該等TX電路包括1/4的該等TX電路。
  14. 如請求項11之半導體封裝，其中，對於該等晶粒的個別晶粒，該等RX電路係在該晶粒的第一區域，並且該等TX電路係在該晶粒的不同於該第一區域的第二區域。
  15. 如請求項11之半導體封裝，其中，對於該等晶粒的個別晶粒，該等信號路由路徑包括該晶粒的導電性跡線和通孔。
  16. 如請求項11之半導體封裝，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括凸塊。
  17. 如請求項16之半導體封裝，其中，對於該等晶粒的個別晶粒，該等電性接觸結構包括受控的崩陷晶片收集凸塊。
  18. 如請求項11至17中任一項之半導體封裝，其中，對於該第一晶粒和該第二晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約110微米與大約130微米之間，並且對於該第三晶粒和該第四晶粒的個別晶粒，在該等電性接觸結構之間的間距係在大約36微米與大約55微米之間。
  19. 如請求項11之半導體封裝，其中該等第一封裝信號路由路徑和該等第二封裝信號路由路徑中的至少一者延伸穿過並接觸該封裝基板的材料層。
  20. 一種積體電路(IC)裝置總成，包含： 印刷電路板；以及 複數個積體電路組件，耦接到該印刷電路板，該等積體電路組件的個別積體電路組件包括一或多個半導體封裝，該等半導體封裝的個別半導體封裝包括： 封裝基板； 複數個晶粒，在該封裝基板上，該等晶粒的個別晶粒包括： 晶粒基板； 實體層(PHY)電路，在該晶粒基板上，包括複數個接收(RX)電路和複數個傳輸(TX)電路； 電性接觸結構，在該晶粒的底面處； 信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸； 電性通路，通向該PHY電路並且被組態為至少滿足以下條件之一； 輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能該PHY電路的一部分；或者 輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能該PHY電路的對應部分；以及 其中該封裝基板包括封裝信號路由路徑，在該複數個晶粒的第一晶粒與該複數個晶粒的第二晶粒之間延伸，用以在它們之間提供裝置到裝置(D2D)的信號互連。
  21. 如請求項20之IC裝置總成，其中，對於該等晶粒的個別晶粒，該等電性通路包括至少一個熔絲或暫存器，用以致能該PHY電路的該對應部分或去能該PHY電路的該對應部分中的至少一種。
  22. 如請求項20之IC裝置總成，其中，對於該等晶粒的個別晶粒，通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一： 輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；或者 輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
  23. 如請求項20之IC裝置總成，其中，對於該等晶粒的個別晶粒，通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一： 輸入到該晶粒的致能信號通過至少一些該等電性通路，用以致能1/4的該等RX電路和1/4的該等TX電路；或者 輸入到該晶粒的去能信號通過至少一些該等電性通路，用以去能剩餘的3/4的該等RX電路和3/4的該等TX電路。
  24. 一種微電子裝置的製造方法，包含： 提供基板； 提供實體層(PHY)電路在該基板上，該實體層(PHY)電路包括複數個接收(RX)電路和複數個傳輸(TX)電路； 提供電性接觸結構在該裝置的底面處； 提供信號路由路徑，一方面在該等電性接觸結構之間延伸，另一方面在至少一些該等RX電路或至少一些該等TX電路之間延伸；以及 提供電性通路，通向該PHY電路； 至少以下之一： 提供致能信號到該裝置內，通過至少一些該等電性通路以致能該PHY電路的一部分；或者 提供去能信號到該裝置內，通過至少一些該等電性通路以去能該PHY電路的對應部分。
  25. 如請求項24之方法，其中通向該PHY電路的該等電性通路被組態為至少滿足以下條件之一： 輸入到該裝置的致能信號通過至少一些該等電性通路，用以致能1/2的該等RX電路和1/2的該等TX電路；或者 輸入到該裝置的去能信號通過至少一些該等電性通路，用以去能剩餘的1/2的該等RX電路和1/2的該等TX電路。
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US8457920B2 (en) * 2010-05-28 2013-06-04 International Business Machines Corporation Performance improvement for a multi-chip system via kerf area interconnect
US10445278B2 (en) * 2016-12-28 2019-10-15 Intel Corporation Interface bridge between integrated circuit die
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US20200098725A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Semiconductor package or semiconductor package structure with dual-sided interposer and memory
US12159840B2 (en) * 2020-06-23 2024-12-03 Intel Corporation Scalable and interoperable PHYLESS die-to-die IO solution

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