CN112118002A - 一种切换输出逻辑电平的电路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 7
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 230000002596 correlated effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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Abstract
本发明公开了一种切换输出逻辑电平的电路，信号输出驱动器、信号接收器和多个匹配电路；信号输出驱动器与信号接收器通过多根信号线连接，不同匹配电路的输出与不同信号线相交；匹配电路包括：控制芯片、第一短路组件、第二短路组件和多个电阻，多个电阻串联，第一短路组件配置用于响应于控制芯片输出第一电压将多个电阻中的第一电阻短路，第二短路组件配置用于响应于控制芯片输出第二电压将多个电阻中的第二电阻短路，匹配电路的输出位于串联的电阻中。本发明的方案通过发出不同的电压，来控制MOS管的通断，进而控制电阻网络输出点的输出偏置电压和等效端接阻抗分别满足LVPECL和HCSL电平输出要求从而实现对两种标准电平信号的兼容。
Description
技术领域
本发明涉及通信领域，更具体地，特别是指一种切换输出逻辑电平的电路。
背景技术
对于数字通信，特别是数字芯片之间大量应用高速数字总线进行通信，LVPECL电平和HCSL电平是其中大量应用的逻辑电平。有些设备或器件只能支持其中一种电平标准，造成主机端与终端设备电平匹配困难。
发明内容
有鉴于此，本发明实施例的目的在于提出一种切换输出逻辑电平的电路，通过设置匹配电路，在匹配电路中输出不同的电压来控制MOS管的通断，进而控制电阻网络输出点的输出偏置电压和等效端接阻抗分别满足LVPECL和HCSL电平输出要求从而实现对两种标准电平信号的兼容。
基于上述目的，本发明实施例的一方面提供了一种切换输出逻辑电平的电路，包括：信号输出驱动器、信号接收器和多个匹配电路；
所述信号输出驱动器与所述信号接收器通过多根信号线连接，不同匹配电路的输出与不同信号线相交；
所述匹配电路包括：控制芯片、第一短路组件、第二短路组件和多个电阻，所述多个电阻串联，所述第一短路组件配置用于响应于所述控制芯片输出第一电压将所述多个电阻中的第一电阻短路，所述第二短路组件配置用于响应于所述控制芯片输出第二电压将所述多个电阻中的第二电阻短路，所述匹配电路的输出位于串联的电阻中。
在一些实施方式中，所述第一短路组件包括：第一MOS管，所述第一MOS管的栅极与所述控制芯片的输出连接，所述第一MOS管的源极接地；以及第二MOS管，所述第二MOS管的栅极与所述第一MOS管的漏极连接，所述第二MOS管的源极和漏极分别连接所述第一电阻的两端。
在一些实施方式中，所述第一短路组件还包括：第一上拉电阻，所述第一上拉电阻的一端连接所述第一MOS管的栅极，另一端连接电源电压。
在一些实施方式中，所述第二短路组件包括：第三MOS管，所述第三MOS管的栅极与所述控制芯片的输出连接，所述第三MOS管的源极和漏极分别连接所述第二电阻的两端。
在一些实施方式中，所述匹配电路的输出位于所述第一电阻与所述第二电阻之间。
在一些实施方式中，所述串联电阻的数量为偶数，所述匹配电路的输出从最中间的两个电阻的连接端引出。
在一些实施方式中，所述串联电阻的数量为奇数，所述匹配电路的输出从最中间的电阻的任意一端引出。
在一些实施方式中，所述电路还包括端接电阻，所述端接电阻一端连接信号线，另一端接地。
在一些实施方式中，所述端接电阻的阻值与输出电压的数值成正相关。
在一些实施方式中，所述电路还包括交流耦合电容，所述交流耦合电容设置在所述匹配电路和信号线相交点与所述信号输出驱动器之间。
本发明具有以下有益技术效果：通过设置匹配电路，在匹配电路中输出不同的电压来控制MOS管的通断，进而控制电阻网络输出点的输出偏置电压和等效端接阻抗分别满足LVPECL和HCSL电平输出要求从而实现对两种标准电平信号的兼容。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的切换输出逻辑电平的电路的实施例的示意图；
图2为本发明提供的切换输出逻辑电平的电路的匹配电路的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提出了一种切换输出逻辑电平的电路的实施例。图1示出的是本发明提供的切换输出逻辑电平的电路的实施例的示意图，图2示出的是本发明提供的切换输出逻辑电平的电路的匹配电路的示意图。如图1和图2所示，本发明实施例包括如下部件：
信号输出驱动器1、信号接收器2和多个匹配电路3；
所述信号输出驱动器1与所述信号接收器2通过多根信号线(a、b)连接，不同匹配电路3的输出与不同信号线相交；
所述匹配电路3包括：控制芯片(CPU/CPLD)、第一短路组件31、第二短路组件32和多个电阻(R1、R2、R3、R4)，所述多个电阻串联，所述第一短路组件31配置用于响应于所述控制芯片输出第一电压将所述多个电阻中的第一电阻(R2)短路，所述第二短路组件32配置用于响应于所述控制芯片输出第二电压将所述多个电阻中的第二电阻(R4)短路，所述匹配电路的输出位于串联的电阻中。
基于交流耦合的信号传输电路，源端是一个LVPECL(Low Voltage PositiveEmitter-Couple Logic，低压正发射极耦合逻辑)信号的一个输出驱动器，该驱动器集成于使用该高速信号的数字或模拟芯片中，，如果接收端也是LVPECL，根据电平的电压和阻抗匹配要求，VTT电压应该为2.0V，上拉电阻为50ohm；如果接收端需要的电平是HCSL(High-speed Current Steering Logic，高速电流导向逻辑)，根据其电平的电压和阻抗匹配要求，VTT电压应该为0.35V，上拉电阻为50ohm。高速信号在靠近信号接收器2的位置，分别引出一个接头P和N，用于连接到匹配电路的输出。
在一些实施方式中，所述电路还包括端接电阻，所述端接电阻一端连接信号线，另一端接地。信号由驱动器件输出后，在紧靠该器件位置，两根差分线分别通过端接电阻Rp短接到地。
在一些实施方式中，所述端接电阻的阻值与输出电压的数值成正相关。根据驱动器电源电压不同，分别选择不同的端接电阻阻值：Vdd＝3.3V，Rp＝120ohm；Vdd＝2.5V，Rp＝60ohm。
在一些实施方式中，所述电路还包括交流耦合电容4，所述交流耦合电容4设置在所述匹配电路和信号线相交点与所述信号输出驱动器1之间。输出信号经过端接电阻Rp后，会分别经过一个交流耦合电容，再经过长传输线到达接收器端。交流耦合电容一般选择100nF，其作用是保证传输的高速信号的交流分量能顺利传输到后端器件的接收端，同时阻隔信号中的直流分量传输到另外一端，因为发送端和接收端的直流共模电压是不同的。
在一些实施方式中，所述第一短路组件包括：第一MOS管，所述第一MOS管的栅极与所述控制芯片的输出连接，所述第一MOS管的源极接地；以及第二MOS管，所述第二MOS管的栅极与所述第一MOS管的漏极连接，所述第二MOS管的源极和漏极分别连接所述第一电阻的两端。
在一些实施方式中，所述第一短路组件还包括：第一上拉电阻，所述第一上拉电阻的一端连接所述第一MOS管的栅极，另一端连接电源电压。
在一些实施方式中，所述第二短路组件包括：第三MOS管，所述第三MOS管的栅极与所述控制芯片的输出连接，所述第三MOS管的源极和漏极分别连接所述第二电阻的两端。
在一些实施方式中，所述匹配电路的输出位于所述第一电阻与所述第二电阻之间。
在一些实施方式中，所述串联电阻的数量为偶数，所述匹配电路的输出从最中间的两个电阻的连接端引出。例如，一共四个电阻，从上到下依次为R1、R2、R3和R4，可以在R2和R3连接端引出匹配电路的输出。
在一些实施方式中，所述串联电阻的数量为奇数，所述匹配电路的输出从最中间的电阻的任意一端引出。例如，一共五个电阻，从上到下依次为R1、R2、R3、R4和R5，可以在R3的两端中的任意一端引出匹配电路的输出。
当GPIO管脚输出高电平时，第一MOS管N1的漏极和源极连通都是低电平，所以控制第二MOS管N2的漏极与源极断开，这时与N2并联的第一电阻R2能正常工作。同时第三MOS管N3因为栅极输入也是高电平，其漏极与源极连通，相当于短接到地GND，所以第二电阻R4被短路无法正常工作。
当GPIO管脚输出低电平时，情况相反，MOS管N1的漏极是高电平，所以控制MOS管N2的漏极与源极连通，这时与N2并联的电阻R2被短路不能正常工作。同时MOS管N3因为门级输入也是低电平，其漏极与源极断开，所以电阻R4正常工作不受影响。
经过计算和分析，分别选取R1＝82ohm，R2＝390ohm，R3＝56ohm，R4＝71.5ohm。当CPU/CPLD的GPIO管脚为高电平时，P/N点的上拉电阻Ru为472ohm，下拉电阻Rd为56ohm，等效端接电阻Rtt为50ohm，提供偏执电压为0.35V；当CPU/CPLD的GPIO管脚为低电平时，P/N点的上拉电阻Ru为82ohm，下拉电阻Rd为127.5ohm，等效端接电阻Rtt为49.9ohm，提供偏执电压为2.01V。
经过以上计算和分析，当控制的GPIO信号为低电平时，整个电路输出给接收端的是一个满足LVPECL要求的高速信号，而当GPIO输出为高电平时，整个电路输出则是一个满足HCSL要求的高速信号。
本发明对输出的LVPECL电平信号，先经过源端的端接电阻和AC耦合电容，再通过传输线发送给后端的接收器。在信号进入接收器前，连接到电压和阻抗匹配电路。电压和阻抗匹配电路主要有电阻网络和控制MOS管组成。通过CPU发出的切换控制的GPIO，来控制MOS管的通断，进而控制电阻网络输出点的输出偏置电压和等效端接阻抗。当GPIO输出为默认的低电平时，电阻网络通过调整输出点上下拉电阻有效阻值，提供Vtt＝2.0V偏置电压和Rtt＝49.9ohm的端接阻抗，满足LVPECL电平输出要求；当GPIO输出为高电平时，电阻网络通过调整输出点上下拉电阻有效阻值，提供Vtt＝0.35V偏置电压和Rtt＝50.1ohm的端接阻抗，满足HCSL电平输出要求；从而实现对两种标准电平信号的兼容。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种切换输出逻辑电平的电路，其特征在于，包括以下部件：
信号输出驱动器、信号接收器和多个匹配电路；
所述信号输出驱动器与所述信号接收器通过多根信号线连接，不同匹配电路的输出与不同信号线相交；
所述匹配电路包括：控制芯片、第一短路组件、第二短路组件和多个电阻，所述多个电阻串联，所述第一短路组件配置用于响应于所述控制芯片输出第一电压将所述多个电阻中的第一电阻短路，所述第二短路组件配置用于响应于所述控制芯片输出第二电压将所述多个电阻中的第二电阻短路，所述匹配电路的输出位于串联的电阻中。
2.根据权利要求1所述的电路，其特征在于，所述第一短路组件包括：
第一MOS管，所述第一MOS管的栅极与所述控制芯片的输出连接，所述第一MOS管的源极接地；以及
第二MOS管，所述第二MOS管的栅极与所述第一MOS管的漏极连接，所述第二MOS管的源极和漏极分别连接所述第一电阻的两端。
3.根据权利要求2所述的电路，其特征在于，所述第一短路组件还包括：
第一上拉电阻，所述第一上拉电阻的一端连接所述第一MOS管的栅极，另一端连接电源电压。
4.根据权利要求1所述的电路，其特征在于，所述第二短路组件包括：
第三MOS管，所述第三MOS管的栅极与所述控制芯片的输出连接，所述第三MOS管的源极和漏极分别连接所述第二电阻的两端。
5.根据权利要求1所述的电路，其特征在于，所述匹配电路的输出位于所述第一电阻与所述第二电阻之间。
6.根据权利要求5所述的电路，其特征在于，所述串联电阻的数量为偶数，所述匹配电路的输出从最中间的两个电阻的连接端引出。
7.根据权利要求5所述的电路，其特征在于，所述串联电阻的数量为奇数，所述匹配电路的输出从最中间的电阻的任意一端引出。
8.根据权利要求1所述的电路，其特征在于，所述电路还包括端接电阻，所述端接电阻一端连接信号线，另一端接地。
9.根据权利要求8所述的电路，其特征在于，所述端接电阻的阻值与输出电压的数值成正相关。
10.根据去哪里要求1所述的电路，其特征在于，所述电路还包括交流耦合电容，所述交流耦合电容设置在所述匹配电路和信号线相交点与所述信号输出驱动器之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010788889.XA CN112118002A (zh) | 2020-08-07 | 2020-08-07 | 一种切换输出逻辑电平的电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010788889.XA CN112118002A (zh) | 2020-08-07 | 2020-08-07 | 一种切换输出逻辑电平的电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112118002A true CN112118002A (zh) | 2020-12-22 |
Family
ID=73803709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010788889.XA Withdrawn CN112118002A (zh) | 2020-08-07 | 2020-08-07 | 一种切换输出逻辑电平的电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112118002A (zh) |
-
2020
- 2020-08-07 CN CN202010788889.XA patent/CN112118002A/zh not_active Withdrawn
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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