[go: up one dir, main page]

CN111969053A - 低导通压降二极管器件及制备方法 - Google Patents

低导通压降二极管器件及制备方法 Download PDF

Info

Publication number
CN111969053A
CN111969053A CN202010880553.6A CN202010880553A CN111969053A CN 111969053 A CN111969053 A CN 111969053A CN 202010880553 A CN202010880553 A CN 202010880553A CN 111969053 A CN111969053 A CN 111969053A
Authority
CN
China
Prior art keywords
source region
region
type base
base region
gate dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010880553.6A
Other languages
English (en)
Inventor
李轩
陈致宇
徐晓杰
叶俊杰
邓小川
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN202010880553.6A priority Critical patent/CN111969053A/zh
Publication of CN111969053A publication Critical patent/CN111969053A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种低导通压降二极管器件及其制备方法，包括：铝离子注入形成P型基区；铝离子注入形成P+源区；氮离子注入形成N+源区；刻蚀沟槽；栅氧化层热生长并氮化退火；多晶硅栅淀积与刻蚀；阳极金属淀积；阴极金属淀积，短接阳极金属和多晶硅栅实现二极管的正常工作：反向时，N+源区与P型基区保护栅氧化层避免其过早击穿，同时保护沟道避免漏致势垒降低效应造成的大泄漏电流；导通状态下，沟道区域的低势垒使器件达到低的开启电压。通过引入沟道和利用N+源区与P型基区保护栅氧化层和沟道来实现导通损耗和反向特性的良好折中。在保证器件耐压和无双极退化效应的情况下，保持正向特性和开关特性优势，兼顾温度特性和浪涌电流能力。

Description

低导通压降二极管器件及制备方法
技术领域
本发明属于功率半导体技术领域，具体是一种低导通压降二极管器件。
背景技术
碳化硅(Silicon Carbide)材料是第三代宽禁带半导体材料的代表之一，具有本征载流子浓度低、临界击穿场强高、热导率高、高功率密度、抗辐照等特点，适用于高温、高频、大功率等极端环境，是下一代功率功率半导体应用中最具前景的材料之一。
传统的碳化硅二极管分为结势垒肖特基二极管和PiN二极管两种。其中，结势垒肖特基二极管具有良好的开启电压和开关特性，没有双极退化效应，适合于高频工作条件，是新一代主流的低损耗功率器件，在牵引系统、智能电网、电动汽车中拥有广阔的应用前景。但是，其反向特性强烈依赖于P+区和N+区的宽度占比。当P+区宽度占比小时，器件泄漏电流增大，击穿电压急剧降低，且浪涌电流能力差；当P+区宽度占比大时，器件正向特性又会受到严重影响。同时，结势垒肖特基二极管中肖特基界面的温度特性较差，导致器件的泄漏电流在高温下急剧增加。
PiN二极管具有良好的温度特性和浪涌电流能力。碳化硅PiN二极管在反向时利用PN结势垒阻断电流，泄漏电流更小。但是其双极导电模式会导致严重的双极退化效应，在器件中形成堆垛层错等缺陷，影响器件正向特性，对器件可靠性带来隐患。同时，由于开启电压高于结势垒肖特基二极管，在一定电流范围内其正向压降更大，导致开态损耗的增加。在关断时，由于少子存储效应，存在较大的反向恢复电流，增加了开关损耗，限制开关频率。因此，PiN二极管在一定情况下的总损耗更高，且存在可靠性问题。
发明内容
为了解决以上问题，本发明的目的是提出一种低导通压降的碳化硅二极管器件及制备方法。由于沟道在反向情况下得到很好的保护，抑制了反向时的漏致势垒降低效应带来的大泄漏电流，因此可以将沟道长度缩短，降低势垒，从而降低正向导通压降。反向情况下，N+源区和P型基区可以很好保护氧化层，降低峰值电场的同时，防止大电场对栅氧可靠性带来的影响。由于器件是单极性器件，因此不具有双极退化效应带来的可靠性问题，无反向恢复电流，适用于高频工作。同时，由于没有使用肖特基接触，其温度特性更好。当器件受到浪涌电流应力的作用时，P型基区和N-漂移区的PN结开启，降低漂移区电阻。由于器件的正向特性取决于沟道注入的载流子浓度，因而可以增加P型基区宽度，增加了正向特性和浪涌电流能力的折中空间。因此，本发明通过引入沟道和利用N+源区与P型基区保护栅氧化层和沟道来实现导通损耗和反向特性的良好折中。在保证器件耐压和无双极退化效应的情况下，保持正向特性和开关特性优势，兼顾温度特性和浪涌电流能力。
为达到上述目的，本发明采用下述技术方案：
一种低导通压降二极管器件，包括背面的阴极金属9、阴极金属9上方的N+衬底8、N+衬底8上方的N-漂移区7；所述N-漂移区7内部的左方是第一P型基区6，所述N-漂移区7内部的右方是第二P型基区61；所述第一P型基区6内部的左方是第一P+源区5；所述第一P+源区5的右方是第一N+源区4；所述第一P+源区5的上方是第一阳极金属3；所述第一阳极金属3内的右下方是第一多晶硅栅2；所述第一多晶硅栅2的右方是第一栅介质1，第一栅介质1的深度与第一阳极金属3一致；所述第二P型基区61内部的右方是第二P+源区51；所述第二P+源区51的左方是第二N+源区41；所述第二P+源区51的上方是第二阳极金属31；所述第二阳极金属31内的左下方是第二多晶硅栅21；所述第二多晶硅栅21的左方是第二栅介质11，第二栅介质11的深度与第二阳极金属31一致；所述第一P型基区6和第一栅介质1的界面为器件的第一沟道；所述第二P型基区61和第二栅介质11的界面为器件的第二沟道。
作为优选方式，所述第一栅介质1和第二栅介质11为SiO2。
作为优选方式，所述第一P+源区5、第一N+源区4、第一P型基区6、第二P+源区51、第二N+源区41、第二P型基区61均为多次离子注入形成。
作为优选方式，所述器件第一P+源区5、第一N+源区4、第一P型基区6、第二P+源区51、第二N+源区41、第二P型基区61、N-漂移区7、N+衬底8的材料均为碳化硅。
作为优选方式，器件的第一多晶硅栅2由第一阳极金属3代替，第二多晶硅栅21由第二阳极金属31代替。
为实现上述发明目的，本发明还提供一种所述的低导通压降二极管器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上以二氧化硅为注入阻挡层注入铝离子形成第一P型基区和第二P型基区；
第二步：注入铝离子形成第一P+源区和第二P+源区；
第三步：注入氮离子形成第一N+源区和第二N+源区并激活退火；
第四步：刻蚀沟槽并干氧氧化生成第一栅介质和第二栅介质，随后在氮气氛围下的退火；
第五步：淀积第一多晶硅栅和第二多晶硅栅，进行离子注入并退火并对多晶硅进行图形化；
第六步：淀积第一阳极金属和第二阳极金属形成电极；
第七步：淀积阴极金属形成电极。
所述器件第一栅介质和第二栅介质端为栅极，N+衬底端为阴极，第一P+源区和第一N+源区接触区为阳极，第二P+源区和第二N+源区接触区为阳极；
本发明的有益效果为：本发明通过引入沟道和利用N+源区与P型基区保护栅氧化层和沟道来实现导通损耗和反向特性的良好折中。在保证器件耐压和无双极退化效应的情况下，保持正向特性和开关特性优势，兼顾温度特性和浪涌电流能力。
附图说明
图1是传统结势垒肖特基二极管器件结构示意图；
图2是传统PiN二极管器件结构示意图；
图3是本发明实施例1的低导通压降二极管器件结构示意图；
图4是本发明实施例3的在外延片上淀积二氧化硅注入铝离子形成第一P型基区和第二P型基区的示意图；
图5是本发明实施例3的注入铝离子形成第一P+源区和第二P+源区的示意图；
图6是本发明实施例3的注入氮离子形成第一N+源区和第二N+源区的示意图；
图7是本发明实施例3的刻蚀U型槽的示意图；
图8是本发明实施例3的干氧氧化生成第一栅介质和第二栅介质的示意图；
图9是本发明实施例3的淀积第一多晶硅栅和第二栅介质的示意图；
图10是本发明实施例3的淀积第一阳极金属和第二阳极金属的示意图；
图11是本发明实施例3的淀积阴极金属的示意图；
图12是本发明实施例2的低导通压降二极管器件结构示意图；
1为第一栅介质，2为第一多晶硅栅，3为第一阳极金属，4为第一N+源区，5为第一P+源区，6为第一P型基区，7为N-漂移区，8为N+衬底，9为阴极金属，11为第二栅介质，21为第二多晶硅栅，31为第二阳极金属，41为第二N+源区，51为第二P+源区，61为第二P型基区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图3所示，一种低导通压降二极管器件，包括背面的阴极金属9、阴极金属9上方的N+衬底8、N+衬底8上方的N-漂移区7；所述N-漂移区7内部的左方是第一P型基区6，所述N-漂移区7内部的右方是第二P型基区61；所述第一P型基区6内部的左方是第一P+源区5；所述第一P+源区5的右方是第一N+源区4；所述第一P+源区5的上方是第一阳极金属3；所述第一阳极金属3内的右下方是第一多晶硅栅2；所述第一多晶硅栅2的右方是第一栅介质1，第一栅介质1的深度与第一阳极金属3一致；所述第二P型基区61内部的右方是第二P+源区51；所述第二P+源区51的左方是第二N+源区41；所述第二P+源区51的上方是第二阳极金属31；所述第二阳极金属31内的左下方是第二多晶硅栅21；所述第二多晶硅栅21的左方是第二栅介质11，第二栅介质11的深度与第二阳极金属31一致；所述第一P型基区6和第一栅介质1的界面为器件的第一沟道；所述第二P型基区61和第二栅介质11的界面为器件的第二沟道。
所述第一栅介质1和第二栅介质11为SiO2。
所述第一P+源区5、第一N+源区4、第一P型基区6、第二P+源区51、第二N+源区41、第二P型基区61均为多次离子注入形成。
作为优选方式，所述器件第一P+源区5、第一N+源区4、第一P型基区6、第二P+源区51、第二N+源区41、第二P型基区61、N-漂移区7、N+衬底8的材料均为碳化硅。
本实施例通过引入沟道和利用N+源区与P型基区保护栅氧化层和沟道来实现导通损耗和反向特性的良好折中。在保证器件耐压和无双极退化效应的情况下，保持正向特性和开关特性优势，兼顾温度特性和浪涌电流能力。
实施例2
如图12所示，本实施例和实施例1的区别在于：所述器件的第一多晶硅栅2由第一阳极金属3代替，第二多晶硅栅21由第二阳极金属31代替。
实施例3
如图4-图11所示，本实施例提供一种上述低导通压降二极管器件的制备方法，包括以下步骤：
第一步：清洗外延片，N-外延上以二氧化硅为注入阻挡层注入铝离子形成第一P型基区和第二P型基区；
第二步：注入铝离子形成第一P+源区和第二P+源区；
第三步：注入氮离子形成第一N+源区和第二N+源区并激活退火；
第四步：刻蚀沟槽并干氧氧化生成第一栅介质和第二栅介质，随后在氮气氛围下的退火；
第五步：淀积第一多晶硅栅和第二多晶硅栅，进行离子注入并退火并对多晶硅进行图形化；
第六步：淀积第一阳极金属和第二阳极金属形成电极；
第七步：淀积阴极金属形成电极。
所述器件第一栅介质和第二栅介质端为栅极，N+衬底端为阴极，第一P+源区和第一N+源区接触区为阳极，第二P+源区和第二N+源区接触区为阳极；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种低导通压降二极管器件，其特征在于：包括背面的阴极金属(9)、阴极金属(9)上方的N+衬底(8)、N+衬底(8)上方的N-漂移区(7)；所述N-漂移区(7)内部的左方是第一P型基区(6)，所述N-漂移区(7)内部的右方是第二P型基区(61)；所述第一P型基区(6)内部的左方是第一P+源区(5)；所述第一P+源区(5)的右方是第一N+源区(4)；所述第一P+源区(5)的上方是第一阳极金属(3)；所述第一阳极金属(3)内的右下方是第一多晶硅栅(2)；所述第一多晶硅栅(2)的右方是第一栅介质(1)，第一栅介质(1)的深度与第一阳极金属(3)一致；所述第二P型基区(61)内部的右方是第二P+源区(51)；所述第二P+源区(51)的左方是第二N+源区(41)；所述第二P+源区(51)的上方是第二阳极金属(31)；所述第二阳极金属(31)内的左下方是第二多晶硅栅(21)；所述第二多晶硅栅(21)的左方是第二栅介质(11)，第二栅介质(11)的深度与第二阳极金属(31)一致；所述第一P型基区(6)和第一栅介质(1)的界面为器件的第一沟道；所述第二P型基区(61)和第二栅介质(11)的界面为器件的第二沟道。
2.根据权利要求1所述的低导通压降二极管器件，其特征在于：所述第一栅介质(1)和第二栅介质(11)为SiO2。
3.根据权利要求1所述的低导通压降二极管器件，其特征在于：所述第一P+源区(5)、第一N+源区(4)、第一P型基区(6)、第二P+源区(51)、第二N+源区(41)、第二P型基区(61)均为多次离子注入形成。
4.根据权利要求1所述的低导通压降二极管器件，其特征在于：所述器件第一P+源区(5)、第一N+源区(4)、第一P型基区(6)、第二P+源区(51)、第二N+源区(41)、第二P型基区(61)、N-漂移区(7)、N+衬底(8)的材料均为碳化硅。
5.根据权利要求1所述的低导通压降二极管器件，其特征在于：
器件的第一多晶硅栅(2)由第一阳极金属(3)代替，第二多晶硅栅(21)由第二阳极金属(31)代替。
6.权利要求1至5任意一项所述的低导通压降二极管器件的制备方法，其特征在于，包括以下步骤：
第一步：清洗外延片，N-外延上以二氧化硅为注入阻挡层注入铝离子形成第一P型基区和第二P型基区；
第二步：注入铝离子形成第一P+源区和第二P+源区；
第三步：注入氮离子形成第一N+源区和第二N+源区并激活退火；
第四步：刻蚀沟槽并干氧氧化生成第一栅介质和第二栅介质，随后在氮气氛围下的退火；
第五步：淀积第一多晶硅栅和第二多晶硅栅，进行离子注入并退火并对多晶硅进行图形化；
第六步：淀积第一阳极金属和第二阳极金属形成电极；
第七步：淀积阴极金属形成电极。
CN202010880553.6A 2020-08-27 2020-08-27 低导通压降二极管器件及制备方法 Pending CN111969053A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010880553.6A CN111969053A (zh) 2020-08-27 2020-08-27 低导通压降二极管器件及制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010880553.6A CN111969053A (zh) 2020-08-27 2020-08-27 低导通压降二极管器件及制备方法

Publications (1)

Publication Number Publication Date
CN111969053A true CN111969053A (zh) 2020-11-20

Family

ID=73399683

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010880553.6A Pending CN111969053A (zh) 2020-08-27 2020-08-27 低导通压降二极管器件及制备方法

Country Status (1)

Country Link
CN (1) CN111969053A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114551576A (zh) * 2022-04-26 2022-05-27 成都蓉矽半导体有限公司 一种高抗浪涌电流能力的栅控二极管

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1178539A2 (en) * 2000-06-29 2002-02-06 SILICONIX Incorporated Schottky field-effect transistor
US20050012143A1 (en) * 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
CN105762176A (zh) * 2016-04-28 2016-07-13 电子科技大学 碳化硅mosfet器件及其制作方法
US20170148927A1 (en) * 2015-11-20 2017-05-25 Lite-On Semiconductor Corp. Diode device and manufacturing method thereof
CN110518065A (zh) * 2019-09-07 2019-11-29 电子科技大学 低功耗高可靠性的沟槽型碳化硅mosfet器件
CN111312802A (zh) * 2020-02-27 2020-06-19 电子科技大学 低开启电压和低导通电阻的碳化硅二极管及制备方法
US20200235231A1 (en) * 2019-01-23 2020-07-23 University Of Electronic Science And Technology Of China Igbt device with mos controllable hole path

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1178539A2 (en) * 2000-06-29 2002-02-06 SILICONIX Incorporated Schottky field-effect transistor
US20050012143A1 (en) * 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
US20170148927A1 (en) * 2015-11-20 2017-05-25 Lite-On Semiconductor Corp. Diode device and manufacturing method thereof
CN105762176A (zh) * 2016-04-28 2016-07-13 电子科技大学 碳化硅mosfet器件及其制作方法
US20200235231A1 (en) * 2019-01-23 2020-07-23 University Of Electronic Science And Technology Of China Igbt device with mos controllable hole path
CN110518065A (zh) * 2019-09-07 2019-11-29 电子科技大学 低功耗高可靠性的沟槽型碳化硅mosfet器件
CN111312802A (zh) * 2020-02-27 2020-06-19 电子科技大学 低开启电压和低导通电阻的碳化硅二极管及制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114551576A (zh) * 2022-04-26 2022-05-27 成都蓉矽半导体有限公司 一种高抗浪涌电流能力的栅控二极管

Similar Documents

Publication Publication Date Title
CN103441148B (zh) 一种集成肖特基二极管的槽栅vdmos器件
CN111312802B (zh) 低开启电压和低导通电阻的碳化硅二极管及制备方法
CN109192772B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
JP3968912B2 (ja) ダイオード
CN103208531B (zh) 一种快恢复二极管frd芯片及其制作方法
CN109065621B (zh) 一种绝缘栅双极晶体管及其制备方法
CN114300543B (zh) 一种电子抽取型续流二极管器件及其制备方法
CN114038908B (zh) 集成二极管的沟槽栅碳化硅mosfet器件及制造方法
CN115579397A (zh) 双级沟槽栅碳化硅mosfet及其制备方法
CN114843332B (zh) 低功耗高可靠性半包沟槽栅mosfet器件及制备方法
CN116153991B (zh) 一种双沟槽栅rc-igbt及其制备方法
CN114695519B (zh) 屏蔽层状态自动切换的沟槽型碳化硅igbt器件及制备方法
CN112786680B (zh) 一种碳化硅mosfet器件的元胞结构及功率半导体器件
CN102446966A (zh) 一种集成反并联二极管的igbt结构及其制造方法
CN107305909A (zh) 一种逆导型igbt背面结构及其制备方法
CN109065608B (zh) 一种横向双极型功率半导体器件及其制备方法
CN107256884A (zh) 一种碳化硅功率二极管器件及其制作方法
CN109119489A (zh) 一种复合结构的金属氧化物半导体二极管
CN113675279A (zh) 一种具有异质结的结势垒肖特基器件
CN111969053A (zh) 低导通压降二极管器件及制备方法
CN108735823B (zh) 一种二极管及其制作方法
CN114709255B (zh) 基于异质结的高功率密度隧穿半导体器件及其制造工艺
CN116936620A (zh) 一种碳化硅沟槽栅mosfet的制备方法
CN113161408B (zh) 高压SiC肖特基二极管的结终端结构及其制备方法
CN112242449B (zh) 一种基于SiC衬底沟槽型MPS二极管元胞结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201120

RJ01 Rejection of invention patent application after publication