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CN111933717A - 半导体结构 - Google Patents

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CN111933717A
CN111933717A CN202010307343.8A CN202010307343A CN111933717A CN 111933717 A CN111933717 A CN 111933717A CN 202010307343 A CN202010307343 A CN 202010307343A CN 111933717 A CN111933717 A CN 111933717A
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sti
doped region
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MediaTek Singapore Pte Ltd
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Abstract

本发明提供了一种半导体结构。该半导体结构包括半导体基板、被形成在半导体基板中的N型阱区、位于在N型阱区上方的FDSOI晶体管、在N型阱区上方的第一浅沟槽隔离(STI)区、在N型阱区上方的第一N型掺杂区、在半导体基板上方的第二STI区、在半导体基板上方的第一P型掺杂区，以及，在第一P型掺杂区上方的第一互连组件。第一P型掺杂区通过第二STI区与第一N型掺杂区分开。第一互连组件被配置为将第一P型掺杂区连接到地。没有互连组件被形成在第一N型掺杂区的上方，使得第一N型掺杂区和N型阱区是浮置的。

Description

半导体结构
相关申请的交叉引用
本申请要求2019年5月13日递交的申请号为62/846,805的美国临时案申请的优先权，在此合并参考上述申请案的全部内容。
技术领域
本发明涉及一种半导体结构，以及更特别地，涉及一种包括全耗尽型绝缘体上硅(fully depleted silicon-on-insulator，FDSOI)晶体管的半导体结构。
背景技术
在过去几十年中，晶体管的尺寸一直在不断缩小，以提高性能并降低功耗，从而带来了更好的电子器件，这些电子器件能够更快、更清晰且更有效地完成更多有用、重要和有价值的事情。
绝缘体上半导体(Semiconductor-on-insulator，SOI)技术一种是有吸引力的以推动根据摩尔定律的前沿技术的候选技术。尤其是完全耗尽型SOI(FDSOI)技术提供有前景的技术，该技术允许在28nm及以上的技术节点上制造半导体器件。FDSOI技术除允许高性能和低功耗的组合外，还具有对电源管理设计技术的出色响应能力，FDSOI技术中使用的制造工艺相对简单，且实际上代表了传统平面体CMOS技术的低风险发展。
发明内容
一方面，本发明提供了一种用于全耗尽型绝缘体上硅(FDSOI)晶体管的半导体结构。提供了一种半导体结构的实施例。该半导体结构包括：半导体基板，被形成在半导体基板中的N型阱区，被形成在N型阱区上方的FDSOI晶体管，位于N型阱区上方的第一浅沟槽隔离(STI)区，位于第一N型阱区上方的N型掺杂区，位于半导体基板上方的第二STI区，位于半导体基板上方的第一P型掺杂区以及位于第一P型掺杂区上方的第一互连组件。FDSOI晶体管包括：位于N型阱区上方的掩埋氧化物(SOI)层、位于掩埋氧化物层上方的源极区、位于掩埋氧化物层上方的漏极区、位于掩埋氧化物层上方且位于该源极区和该漏极区之间的绝缘体上硅(SOI)层以及位于SOI上的金属栅极。第一N型掺杂区通过第一STI区与FDSOI晶体管的漏极区分开。第一P型掺杂区通过第二STI区与第一N型掺杂区分开。第一互连组件被配置为将第一P型掺杂区连接到地。第一N型掺杂区上方没有形成互连组件，使得第一N型掺杂区和N型阱区是浮置的。
在一些实施例中，该半导体结构还包括：位于该半导体基板上方的未掺杂层；其中，该第二STI区和该第一P型掺杂区通过该未掺杂层与该半导体基板分开。
在一些实施例中，该第一N型掺杂区的深度大于该源极区和该漏极区的深度。
在一些实施例中，该第一N型掺杂区的深度等于该第一P型掺杂区的深度。
在一些实施例中，该第一N型掺杂区的深度小于该第一STI区和该第二STI区的深度。
在一些实施例中，该半导体结构还包括：位于该N型阱区上方的第三STI区；位于该N型阱区上方的第二N型掺杂区，其中，该第二N型掺杂区与该FDSOI晶体管的该源极区被该第三STI区分开；位于该半导体基板上方的第四STI区；位于该半导体基板上方的第二P型掺杂区，其中，该第二P型掺杂区与该第二N型掺杂区被该第四STI区分开；以及，位于该第二P型掺杂区上方的第二互连组件且该第二互连组件被配置为将该第二P型掺杂区连接到地电位。
在一些实施例中，没有互连组件被形成在该第二N型掺杂区的上方，使得该第二N型掺杂区是浮置的。
此外，提供了半导体结构的实施例。半导体结构包括：半导体基板，被形成在半导体基板上方的N型阱区，在半导体基板上方且与N型阱区接触的非掺杂层，形成在N型阱区上方的全耗尽型绝缘体上硅(FDSOI)晶体管，在未掺杂层上方的第一浅沟槽隔离(STI)区，在未掺杂层上方的第一P型掺杂区以及在第一P型掺杂区上方的第一互连组件。FDSOI晶体管包括：在N型阱区上方的掩埋氧化物层，掩埋氧化物层上方的源极区，掩埋氧化物层上方的漏极区，在掩埋氧化物层上方且位于源极区和漏极区之间的绝缘体上硅(SOI)层，以及在SOI上的金属栅极。第一P型掺杂区通过第一STI区与FDSOI晶体管的漏极区分开。第一互连组件被配置为将第一P型掺杂区连接到地。
在一些实施例中，该第一P型掺杂区的深度大于该源极区和该漏极区的深度。
在一些实施例中，该第一P型掺杂区的深度小于该第一STI区的深度。
在一些实施例中，该半导体结构还包括：位于该未掺杂层上方的第二STI区；位于该未掺杂层上方的第二P型掺杂区，其中，该第二P型掺杂区与该FDSOI晶体管的该源极区被该第二STI区分开；以及，位于该第二P型掺杂区上方且被配置为将该第二P型掺杂区连接到地电位的第二互连组件；其中，该N型阱区被该未掺杂层围绕。
在一些实施例中，该半导体结构还包括：位于该N型阱区上方的第三STI区；以及，位于该N型阱区上方且在该第一STI区和该第三STI区之间的第一N型掺杂区；其中，该第一N型掺杂区与该FDSOI晶体管的漏极区被该第三STI区分开；其中，没有互连组件被形成在该第一N型掺杂区的上方，使得该第一N型掺杂区和该N型阱区是浮置的。
在一些实施例中，该半导体结构还包括：位于该N型阱区上方的第四STI区；以及，位于该N型阱区上方且在该第二STI区与该第四STI区之间的第二N型掺杂区；其中，该第二N型掺杂区与该FDSOI晶体管的源极区被该第四STI区分开；其中，没有互连组件被形成在该第二N型掺杂区的上方，使得该第二N型掺杂区是浮置的。
此外，提供了一种半导体结构的实施例。半导体结构包括：半导体基板，被形成在半导体基板中的非掺杂层，在半导体基板上方并且在非掺杂层的第一区域和第二区域之间的N型阱区，形成在N型阱区上方的全耗尽型绝缘体上硅(FDSOI)晶体管，未掺杂层的第一区域上方的第一浅沟槽隔离(STI)区域，未掺杂层的第一区域上方的第一P型掺杂区，非掺杂层的第二区域上方的第二STI区以及非掺杂层的第二区域上方的第二P型掺杂区。FDSOI晶体管包括：N型阱区上方的掩埋氧化物层，掩埋氧化物层上方的源极区，掩埋氧化物层上方的漏极区，在掩埋氧化物层上方且位于源极和漏极区域之间的绝缘体上硅(SOI)层以及SOI上的金属栅极。第一P型掺杂区通过第一STI区与FDSOI晶体管的漏极区分开。该第二P型掺杂区与该FDSOI晶体管的源极区被该第二STI区分开。
在一些实施例中，该未掺杂层的该第一区域与该未掺杂层的该第二区域被该N型阱区分开，以及，该N型阱区与该未掺杂层的该第一区域、该第二区域接触。
在一些实施例中，该第一P型掺杂区和该第二P型掺杂区的深度大于该源极区和该漏极区的深度。
在一些实施例中，该第一P型掺杂区和该第二P型掺杂区的深度小于该第一STI区和该第二STI区的深度。
在一些实施例中，该第一P型掺杂区和该第二P型掺杂区耦接到地电位。
在一些实施例中，该第一STI区的一侧与该FDSOI晶体管的该漏极区、该掩埋氧化物层、该N型阱区接触，以及，该第一STI区的相对侧与该第一P型掺杂区、该未掺杂层的该第一区域接触。
在一些实施例中，该第二STI区的一侧与该FDSOI晶体管的该源极区、该掩埋氧化物层、该N型阱区接触，以及，该第二STI区的相对侧与该第二P型掺杂区、该未掺杂层的该第二区域接触。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1根据本发明实施例示出了半导体结构的截面示意图。
图2根据本发明实施例示出了半导体结构的截面示意图。
图3根据本发明实施例示出了半导体结构的截面示意图。
图4根据本发明实施例示出了半导体结构的截面示意图。
图5根据本发明实施例示出了半导体结构的截面示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
此外，为了便于描述，本文中使用空间相对术语，例如“在...之下”，“在...下方”，“下方的”，“在...上方”，“上方的”等，以便描述如附图所示的一个组件或特征与另一个组件或特征的关系。
图1根据本发明实施例示出了半导体结构(或半导体装置)10A的截面示意图。N型阱区(N-type well region)120被形成在半导体基板(semiconductor substrate)110中，或者可以说，N型阱区120位于半导体110的上方。例如，通过往半导体基板110中注入某材料后形成N型阱区120，本发明实施例对此并不做任何限制。半导体基板110可以由硅(silicon)或其它半导体材料制成，以及，在本发明的示例性实施例中，半导体基板110是P型基板，但应当说明的是，这并不是对本发明的限制。全耗尽型绝缘体上硅(FDSOI)晶体管20被形成在N型阱区120的上方(over)。N型阱区120的上方形成有掩埋氧化物(buriedoxide，BOX)层210。掩埋氧化物(buried oxide，BOX)层210位于N型阱区120的上方，在一些示例中，可以将掩埋氧化物(BOX)层210描述为被包括在全耗尽型绝缘体上硅(FDSOI)晶体管20，但并不受限于此。例如，BOX层210可以是与半导体基板110一起形成的，但本发明对此并不做限制。在一些实施例中，掩埋氧化物(BOX)层210可以由SiO2，SiN或它们的组合形成。N型掺杂区(N-type doped region)220a和220b被形成在掩埋氧化物(BOX)层210的上方。绝缘体上硅(SOI)层230被形成在掩埋氧化物(BOX)层210的上方并且位于N型掺杂区220a和220b之间。金属栅极(metal gate)240被形成在在SOI层230的上方。N型掺杂区220a和220b分别构成FDSOI晶体管20的漏极区(drain region)和源极区(source region)。此外，FDSOI晶体管20的沟道(channel)被形成在N型掺杂区220a和220b之间并且位于金属栅极240的下方。为了简化描述，FDSOI晶体管20的其它特征(诸如栅极介电层等)被省略。在一些实施例中，在N型阱区120和半导体基板110之间形成有重掺杂N型阱区(heavy doping N-typewell region)。
在图1中，N型掺杂区130a和130b被形成在N型阱区120的上方。浅沟槽隔离(shallow trench isolation，STI)区150c将N型掺杂区130a与N型掺杂区220a(即，FDSOI晶体管20的漏极区)分开(seperate)，以及，STI区150d将N型掺杂区130b与N型掺杂区220b(即，FDSOI晶体管20的源极区)分开。STI区150c和150d被形成在N型阱区120的上方。N型掺杂区130a和130b是用于N型阱区120的拾取区(pick-up region)，以在N型掺杂区130a和130b的上方形成连接路径(如通过所设置的310b、320b、330b，将N型掺杂区130a与外界相连)。STI区150c和150d的深度(depth)D1大于N型掺杂区130a和130b的深度D2。此外，N型掺杂区130a和130b的深度D2大于N型掺杂区220a和220b的深度D3。
STI区150a和150b以及P型掺杂区140a被形成在半导体基板110的上方。在一些实施例中，P型阱区(未示出)被形成在半导体基板110的上方，以及，STI区150a和150b以及P型掺杂区140a被形成在该P型阱区的上方，其中，该P型阱区位于N型阱区120的右侧，以用于将基板接地。STI区150b与N型阱区120、N型掺杂区130a接触。STI区150b将P型掺杂区140a与N型掺杂区130a分开，以及，P型掺杂区140a被设置在STI区150a和150b之间。P型掺杂区140a具有与N型掺杂区130a相同的深度，即深度D2。类似地，STI区150e和150f以及P型掺杂区140b被形成在半导体基板110的上方。在一些实施例中，P型阱区(未示出)被形成在半导体基板110的上方，以及，STI区150e和150f以及P型掺杂区140b被形成在该P型阱区上方，其中，该P型阱区位于N型阱区120的左侧，以用于将基板接地。STI区150e与N型阱区120、N型掺杂区130b接触。STI区150e将P型掺杂区140b与N型掺杂区130b分开，以及，P型掺杂区140b被设置在STI区150e和150f之间。P型掺杂区140b具有与N型掺杂区130b相同的深度，即深度D2。P型掺杂区140a和140b是用于半导体基板110的拾取区。
在图1中，多个互连层(interconnect layer)被形成在N型掺杂区130a和130b以及P型掺杂区140a和140b的上方。触点(contacts)310a至310d是第一互连层的互连组件(interconnect element)。例如，触点310a形成在P型掺杂区140a上(on)，触点310b形成在N型掺杂区130a上，触点310c形成在N型掺杂区130b上，以及，触点310d形成在P型掺杂区140b上。
通孔(vias)320a至320d是位于第一互连层上方的第二互连层的互连组件。例如，通孔320a形成在触点310a上，通孔320b形成在触点310b上，通孔320c形成在触点310c上，以及，通孔320d形成在触点310d上。此外，金属导体(metal)330a至330d是位于第二互连层上方的第三互连层的互连组件。例如，金属导体330a形成在通孔320a上，金属导体330b形成在通孔320b上，金属导体330c形成在通孔320c上，以及，金属导体330d形成在通孔320d上。
在半导体结构10A中，寄生电容器(parasitic capacitor)C1是由N型掺杂区220a，掩埋氧化物(BOX)层210和N型阱区120形成的。在一些实施例中，寄生电容器C1与STI区150c相邻(adjacent)。此外，半导体基板110和N型阱区120形成PN结以操作为(operate as)寄生二极管DD。因此，在N型阱区220a和P型阱区140a之间形成有包括寄生电容器C1和寄生二极管DD的寄生路径PATH1。在一些实施例中，寄生二极管DD与STI区150b相邻。类似地，N型掺杂区220b，掩埋氧化物(BOX)层210和N型阱区120形成寄生电容器(未示出)。此外，半导体基板110和N型阱区120形成PN结，以操作为与STI区150e相邻的寄生二极管(未示出)，从而在N型阱区220b和P型阱区130d之间形成另一寄生路径(未示出)。为了简化描述，下面仅描述寄生路径PATH1。
在一些实施例中，质量因子(figure of merit，FOM)是FDSOI晶体管20(用作开关)的插入损耗(insertion loss)。此外，FDSOI晶体管20的FOM主要根据以下等式获得：
Figure BDA0002456233960000091
其中，Ron表示FDSOI晶体管20的导通电阻(on-resistance)，以及，Coff表示FDSOI晶体管20的寄生电容器。在一些实施例中，FDSOI晶体管20的寄生电容器由FDSOI晶体管20的漏极电容器主导。对FDSOI晶体管20来说，漏极电容器是寄生电容器。在一些实施例中，漏极电容器包括漏极-栅极电容器(drain-gate capacitor)Cdg，漏极-源极电容器(drain-source capacitor)Cds和漏极-体电容器(drain-bulk capacitor)Cdb。漏极电容器的电容主要由漏极-体电容器Cdb决定。
在图1中，寄生二极管DD的阳极经由(through)P型掺杂区140a、触点310a、通孔320a和金属导体330a耦接到地电位(ground)VSS。因此，寄生二极管DD将不会被正向偏置(forward biased)。类似地，P型掺杂区140b、触点310d、通孔320d和金属导体330d耦接到地电位VSS。此外，N型掺杂区130a是浮置的(floating)，即，没有信号或电源线(signal orpower line)连接到金属导体330b、通孔320b和触点310b。类似地，N型掺杂区130b是浮置的，即，没有信号或电源线连接到金属导体330c、通孔320c和触点310c。
在半导体结构10A中，由于没有信号透过N型掺杂区130a和130b施加到N型阱区120，因此，N型阱区120是浮置的。因此，对于寄生电容器C1来说，N型掺杂区130a是高阻抗，以及，寄生电容器C1经由寄生二极管DD、P型掺杂区140a、触点310a、通孔320a和金属导体330a耦接至地电位VSS。换句话说，电容器C1和寄生二极管DD的等效电容器串联耦接在FDSOI晶体管20的漏极区和地电位VSS之间。通常，串联耦接的电容器将减小串联耦接的电容器的电容(capacitance)。因此，FDSOI晶体管20的漏极-体电容器Cdb是通过将寄生电容器C1和寄生二极管DD的等效电容器串联连接而获得的，以及，FDSOI晶体管20的漏极-体电容器Cdb的电容小于寄生电容器C1的电容。因此，半导体结构10A的FDSOI晶体管20具有较小的FOM和较小的插入损耗。
图2根据本发明实施例示出了半导体结构10B的截面示意图。半导体结构10B的构造似于图1的半导体结构10A，以及，图1的半导体结构10A与图2的半导体结构10B的不同点是：在半导体结构10B中，N型掺杂区130a和130b上没有形成互连组件(例如，图1的触点310b和310c，通孔320b和320c以及金属导体330b和330c)。
图3根据本发明实施例示出了半导体结构10C的截面示意图。半导体结构10C的构造类似于图1的半导体结构10A，以及，图1的半导体结构10A与图3的半导体结构10C的不同点是：在图3中，半导体基板110的上方形成有未掺杂层(undoped layer)125a/125b。此外，STI区150a和150b以及P型掺杂区140a被形成在未掺杂层125a的第一区域的上方，以及，STI区150d和150e以及P型掺杂区140b被形成在未掺杂层125b的第二区域的上方。未掺杂层125a/125b被用来给寄生电容器C1提供高隔离度(或高阻抗)。在一些实施例中，未掺杂层125a/125b未掺杂有杂质。未掺杂层125a的第一区域的等效电容器串联耦接到寄生电容器C1。因此，FDSOI晶体管20的漏极-体电容器Cdb的电容小于寄生电容器C1的电容。因此，半导体结构10C的FDSOI晶体管20具有较小的FOM和较小的插入损耗。
在一些实施例中，未掺杂层125a/125b是轻掺杂(light doping)P型阱区。因此，未掺杂层125a的第一区域和N型阱区120形成PN结以用作寄生二极管DD。如上所述，寄生二极管DD的等效电容器和电容器C1串联耦接在地电位VSS和FDSOI晶体管20的漏极区之间。通常，电容器被串联耦接将减小串联耦接的电容器的电容。因此，FDSOI晶体管20的漏极-体电容器Cdb是通过串联连接寄生电容器C1和寄生二极管DD的等效电容器来获得的，以及，FDSOI晶体管20的漏极-体电容器Cdb的电容小于寄生电容器C1的电容。因此，半导体结构10C的FDSOI晶体管20具有较小的FOM和较小的插入损耗。
图4根据本发明实施例示出了半导体结构10D的截面示意图。半导体结构10B的构造类似于图3的半导体结构10C，以及，图3所示的半导体结构10C与图4所示的半导体结构10D之间的差异是：在半导体结构10D中，N型掺杂区130a和130b上没有形成互连组件(例如，图3的触点310b和310c，通孔320b和320c以及金属导体330b和330c)。
图5根据本发明实施例示出了半导体结构10E的截面示意图。半导体结构10B的构造类似于图3的半导体结构10C，以及，图3所示的半导体结构10C与图5所示的半导体结构10E之间的差异在于：在图5中，不存在用于N型阱区120的拾取区。与图3的半导体结构10C相比，在N型阱区120上方没有形成STI区150c和150d以及没有形成N型掺杂区130a和130b。因此，在半导体结构10E中，减小了N型阱区120的面积(area)，且还减小了FDSOI晶体管20的面积。在半导体结构10E中，STI区150b将N型掺杂区220a(即，FDSOI晶体管20的漏极区)与P型掺杂区140a分开，以及，STI区150e将N型掺杂区220b(即，FDSOI晶体管20的源极区)与P型掺杂区140b分开。
未掺杂层125a/125b被形成在半导体基板110的上方，以及，N型阱区120被形成在半导体基板110的上方且位于未掺杂层125a的第一区域与未掺杂层125b的第二区域之间。在一些实施例中，N型阱区120被未掺杂层125a/125b围绕(surrounded)。此外，N型阱区120与未掺杂层125a/125b接触。如上所述，未掺杂层125a/125b被用来于为寄生电容器C1提供高隔离度(或高阻抗)。在一些实施例中，未掺杂层125a/125b没有掺杂杂质。未掺杂层125a的第一区域的等效电容器串联耦接到寄生电容器C1。因此，FDSOI晶体管20的漏极-体电容器Cdb的电容小于寄生电容器C1的电容。因此，半导体结构10C的FDSOI晶体管20具有较小的FOM和较小的插入损耗。
在图5中，STI区150b的一侧(one side)与FDSOI晶体管20的漏极区、掩埋氧化物(BOX)层210、N型阱区120接触。此外，STI区150b的相对侧(opposite side)与P型掺杂区140a、非掺杂层125a的第一区域接触。类似地，STI区150e的一侧与FDSOI晶体管20的源极区、掩埋氧化物层210、N型阱区120接触，而STI区150e的相对侧与P型掺杂区140b、非掺杂层125b的第二区域接触。
与传统的RF开关电路中的传统晶体管相比，RF开关电路中的FDSOI晶体管(例如，图1至图5所示的FDSOI晶体管20)的源极和漏极不需要经由电阻耦接到地电位。换句话说，根据本发明实施例，在RF开关电路中不存在耦接到地电位的电阻器。因此，减小了RF开关电路的面积和成本。此外，针对要接收或要发送的RF信号减小了插入损耗。
根据本实施例，通过使得位于FDSOI晶体管20下方(under)的N型阱区120浮置，可以减小FDSOI晶体管20的漏极-体电容器Cdb。对于FDSOI晶体管20来说，其漏极电容器的电容主要由漏极-体电容器Cdb决定。因此，FDSOI晶体管20具有较小的FOM和较小的插入损耗。此外，通过使用未掺杂层125a/125b，可以移除N型阱区120的拾取区。因此，减小了FDSOI晶体管20的面积。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (20)

1.一种半导体结构，其特征在于，该半导体结构包括：
半导体基板；
N型阱区，被形成在该半导体基板中；
位于该N型阱区上方的全耗尽型绝缘体上硅FDSOI晶体管，该FDSOI晶体管包括：位于该N型阱区上方的掩埋氧化物层、位于该掩埋氧化物层上方的源极区、位于该掩埋氧化物层上方的漏极区、位于该掩埋氧化物层上方且在该源极区和该漏极区之间的绝缘体上硅SOI层，以及，位于该SOI层上方的金属栅极；
位于该N型阱区上方的第一浅沟槽隔离STI区；
位于该N型阱区上方的第一N型掺杂区，其中，该第一N型掺杂区与该FDSOI晶体管的该漏极区被该第一STI区分开；
位于该半导体基板上方的第二STI区；
位于该半导体基板上方的第一P型掺杂区，其中，该第一P型掺杂区与该第一N型掺杂区被该第二STI区分开；以及，
位于该第一P型掺杂区上方的第一互连组件且该第一互连组件被配置为将该第一P型掺杂区连接到地电位；
其中，没有互连组件被形成在该第一N型掺杂区的上方，使得该第一N型掺杂区和该N型阱区是浮置的。
2.根据权利要求1所述的半导体结构，其特征在于，该半导体结构还包括：
位于该半导体基板上方的未掺杂层；
其中，该第二STI区和该第一P型掺杂区通过该未掺杂层与该半导体基板分开。
3.根据权利要求1所述的半导体结构，其特征在于，该第一N型掺杂区的深度大于该源极区和该漏极区的深度。
4.根据权利要求1所述的半导体结构，其特征在于，该第一N型掺杂区的深度等于该第一P型掺杂区的深度。
5.根据权利要求1所述的半导体结构，其特征在于，该第一N型掺杂区的深度小于该第一STI区和该第二STI区的深度。
6.根据权利要求1所述的半导体结构，其特征在于，该半导体结构还包括：
位于该N型阱区上方的第三STI区；
位于该N型阱区上方的第二N型掺杂区，其中，该第二N型掺杂区与该FDSOI晶体管的该源极区被该第三STI区分开；
位于该半导体基板上方的第四STI区；
位于该半导体基板上方的第二P型掺杂区，其中，该第二P型掺杂区与该第二N型掺杂区被该第四STI区分开；以及，
位于该第二P型掺杂区上方的第二互连组件且该第二互连组件被配置为将该第二P型掺杂区连接到地电位。
7.根据权利要求6所述的半导体结构，其特征在于，没有互连组件被形成在该第二N型掺杂区的上方，使得该第二N型掺杂区是浮置的。
8.一种半导体结构，其特征在于，该半导体结构包括：
半导体基板；
N型阱区，被形成在该半导体基板中；
位于该半导体基板上方且与该N型阱区接触的未掺杂层；
位于该N型阱区上方的全耗尽型绝缘体上硅FDSOI晶体管，该FDSOI晶体管包括：位于该N型阱区上方的掩埋氧化物层、位于该掩埋氧化物层上方的源极区、位于该掩埋氧化物层上方的漏极区、位于该掩埋氧化物层上方且在该源极区和该漏极区之间的绝缘体上硅SOI层，以及，位于该SOI层上方的金属栅极；
位于该未掺杂层上方的第一浅沟槽隔离STI区；
位于该未掺杂层上方的第一P型掺杂区，其中，该第一P型掺杂区与该FDSOI晶体管的该漏极区被该第一STI区分开；以及，
位于该第一P型掺杂区上方的第一互连组件且该第一互连组件被配置为将该第一P型掺杂区连接到地电位。
9.根据权利要求8所述的半导体结构，其特征在于，该第一P型掺杂区的深度大于该源极区和该漏极区的深度。
10.根据权利要求8所述的半导体结构，其特征在于，该第一P型掺杂区的深度小于该第一STI区的深度。
11.根据权利要求8所述的半导体结构，其特征在于，该半导体结构还包括：
位于该未掺杂层上方的第二STI区；
位于该未掺杂层上方的第二P型掺杂区，其中，该第二P型掺杂区与该FDSOI晶体管的该源极区被该第二STI区分开；以及，
位于该第二P型掺杂区上方且被配置为将该第二P型掺杂区连接到地电位的第二互连组件；
其中，该N型阱区被该未掺杂层围绕。
12.根据权利要求11所述的半导体结构，其特征在于，该半导体结构还包括：
位于该N型阱区上方的第三STI区；以及，
位于该N型阱区上方且在该第一STI区和该第三STI区之间的第一N型掺杂区；
其中，该第一N型掺杂区与该FDSOI晶体管的漏极区被该第三STI区分开；
其中，没有互连组件被形成在该第一N型掺杂区的上方，使得该第一N型掺杂区和该N型阱区是浮置的。
13.根据权利要求12所述的半导体结构，其特征在于，该半导体结构还包括：
位于该N型阱区上方的第四STI区；以及，
位于该N型阱区上方且在该第二STI区与该第四STI区之间的第二N型掺杂区；
其中，该第二N型掺杂区与该FDSOI晶体管的源极区被该第四STI区分开；
其中，没有互连组件被形成在该第二N型掺杂区的上方，使得该第二N型掺杂区是浮置的。
14.一种半导体结构，其特征在于，该半导体结构包括：
半导体基板；
未掺杂层，被形成在该半导体基板中；
位于该半导体基板上方且在该未掺杂层的第一区域和第二区域之间的N型阱区；
被形成在该N型阱区上方的全耗尽型绝缘体上硅FDSOI晶体管，该FDSOI晶体管包括：位于该N型阱区上方的掩埋氧化物层、位于该掩埋氧化物层上方的源极区、位于该掩埋氧化物层上方的漏极区、位于该掩埋氧化物层上方且在该源极区和该漏极区之间的绝缘体上硅SOI层，以及，位于该SOI层上方的金属栅极；
位于该未掺杂层的该第一区域上方的第一浅沟槽隔离STI区；
位于该未掺杂层的该第一区域上方的第一P型掺杂区，其中，该第一P型掺杂区与该FDSOI晶体管的漏极区被该第一STI区分开；
位于该未掺杂层的该第二区域上方的第二STI区；以及，
位于该未掺杂层的该第二区域上方的第二P型掺杂区，其中，该第二P型掺杂区与该FDSOI晶体管的源极区被该第二STI区分开。
15.根据权利要求14所述的半导体结构，其特征在于，该未掺杂层的该第一区域与该未掺杂层的该第二区域被该N型阱区分开，以及，该N型阱区与该未掺杂层的该第一区域、该第二区域接触。
16.根据权利要求14所述的半导体结构，其特征在于，该第一P型掺杂区和该第二P型掺杂区的深度大于该源极区和该漏极区的深度。
17.根据权利要求14所述的半导体结构，其特征在于，该第一P型掺杂区和该第二P型掺杂区的深度小于该第一STI区和该第二STI区的深度。
18.根据权利要求14所述的半导体结构，其特征在于，该第一P型掺杂区和该第二P型掺杂区耦接到地电位。
19.根据权利要求14所述的半导体结构，其特征在于，该第一STI区的一侧与该FDSOI晶体管的该漏极区、该掩埋氧化物层、该N型阱区接触，以及，该第一STI区的相对侧与该第一P型掺杂区、该未掺杂层的该第一区域接触。
20.根据权利要求14所述的半导体结构，其特征在于，该第二STI区的一侧与该FDSOI晶体管的该源极区、该掩埋氧化物层、该N型阱区接触，以及，该第二STI区的相对侧与该第二P型掺杂区、该未掺杂层的该第二区域接触。
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