CN111916399B - 一种半导体器件的制备方法以及半导体器件 - Google Patents
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Abstract
本发明公开了一种半导体器件制备方法以及半导体器件，通过在包括第一电路区和第二电路区的基底上先形成第一厚度的半导体层并对该半导体层进行两种不同导电类型的离子掺杂，再对掺杂后形成的第一掺杂区和第二掺杂区进行同步减薄，以使得半导体层可以达到用于形成位于第一电路区的第一半导体结构和位于第二电路区的第二半导体结构的预定厚度，该预定厚度可以为能够有效降低电容势垒、满足小尺寸设置的厚度，因此，通过先掺杂后减薄的工艺，可以在满足小尺寸设置、降低电容势垒的同时，还能够避免掺杂离子渗透，有效改善了半导体器件的性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件制备方法以及半导体器件。
背景技术
为了满足集成电路的微型化，现有技术中不断对集成电路中的半导体器件的尺寸进行缩减。在半导体器件缩减过程中，以动态随机存储器(Dynamic Random accessmemory，DRAM)为例，需要保证DRAM的器件性能。
针对在DRAM中基于多晶硅或金属组成的位线结构，现有技术中，为了降低位线的电容势垒，通常采用减薄多晶硅层厚度的手段来降低电容势垒，而位线结构中多晶硅层厚度的减薄，在对多晶硅层进行掺杂的过程中容易造成掺杂离子的渗透，造成漏电影响器件性能。
发明内容
本发明要解决的技术问题是：如何在降低电容势垒的同时减少半导体器件的漏电，提高半导体器件的性能。
为解决上述技术问题，本申请的一个方面提供了一种半导体器件制备方法，其包括：
在基底上形成第一厚度的半导体层，其中，所述基底包括第一电路区和第二电路区；
对位于所述第一电路区上方的部分所述半导体层进行第一离子掺杂，以在所述半导体层中形成第一掺杂区；
对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，以形成第二掺杂区，所述第二掺杂区与所述第一掺杂区导电类型不同；
对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度；
在所述半导体层上依次形成阻挡层、金属层和掩模层；
对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述第一电路区形成第一半导体结构，在所述第二电路区形成第二半导体结构。
可选的，在基底上形成第一厚度的半导体层包括：
在所述基底上形成第一绝缘介电层；
在所述第一绝缘介电层上形成多晶硅层。
可选的，对位于所述第一电路区上方的部分所述半导体层进行第一离子掺杂，和/或对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，包括：
采用离子注入工艺或扩散工艺对位于所述第一电路区上方的部分所述半导体层进行第一离子掺杂，和/或对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂。
可选的，对位于所述第一电路区上方的部分所述半导体层进行第一离子掺杂，包括：采用硼掺杂剂对位于所述第一电路区上方的部分所述半导体层进行P型掺杂；
对位于所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，包括：采用磷、砷、锑和铋中的一种掺杂剂对所述半导体层中除所述第一掺杂区的其余部分进行N型掺杂。
可选的，对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度，包括：
对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述第一掺杂区的半导体层达到第二厚度，以及所述第二掺杂区的半导体层达到第三厚度，其中，第二厚度的半导体层和所述第三厚度的半导体层不等厚。
可选的，对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度，包括：利用感应耦合等离子体刻蚀技术对所述第一掺极区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度。
可选的，所述第一电路区包括外围电路区，所述第二电路区包括单元阵列区；
对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述第一电路区形成第一半导体结构，在所述第二电路区形成第二半导体结构，包括：对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述外围电路区形成栅极结构，在所述单元阵列区形成位线结构。
可选的，对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述外围电路区形成栅极结构，在所述单元阵列区形成位线结构，包括：
图形化所述外围电路区的所述掩模层、所述金属层、所述阻挡层和所述半导体层，以在位于所述外围电路区形成栅极结构；
图形化所述单元阵列区的所述掩模层、所述金属层、所述阻挡层和所述第二掺杂区的半导体层，以在所述单元阵列区形成位线结构。
可选的，所述半导体器件制备方法还包括：
在所述基底内形成位线接触塞，所述位线接触塞位于部分所述位线结构的预设位置下方。
本申请的另一个方面提供了一种半导体器件，其应用如上所述的半导体器件制备方法制成，包括：
基底，其中，所述基底包括第一电路区和第二电路区；
位于所述第一电路区上方的第一半导体结构，其中，所述第一半导体结构包括半导体层、位于所述半导体层上的阻挡层、位于所述阻挡层上的金属层以及位于所述金属层上的掩模层；
位于所述第二电路区的第二半导体结构，所述第二半导体结构包括半导体层、位于所述半导体上的阻挡层、位于所述阻挡层上的金属层以及位于所述金属层上的掩模层。
可选的，所述第一电路区包括外围电路区，位于所述第一电路区上方的第一半导体结构，包括：位于所述外围电路区上方的栅极结构；
所述第二电路区包括单元阵列区，位于所述第二电路区的第二半导体结构，包括：位于所述单元阵列区的位线结构。
可选的，所述半导体器件还包括位于所述基底内，且与部分所述位线结构底部接触的位线接触塞。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本申请提供的半导体器件制备方法以及半导体器件，在基底上形成第一厚度的半导体层，对位于第一电路区的部分半导体层进行第一离子掺杂以形成第一掺杂区，对半导体层中除第一掺杂区以外的其余部分进行第二离子掺杂形成与第一掺杂区导电类型不同的第二掺杂区。然后对第一掺杂区和第二掺杂区进行同步减薄，使半导体层达到预定厚度。最后，在半导体成上依次形成阻挡层、金属层和掩模层，并对掩模层、金属层、阻挡层和半导体层图形化，以在第一电路区形成第一半导体结构，在第二电路区形成第二半导体结构。通过先形成第一厚度的半导体层并对该半导体层进行两种不同导电类型的掺杂，再对掺杂后形成的第一掺杂区和第二掺杂区进行同步减薄，以使得半导体层可以达到预定厚度，该预定厚度可以为能够有效降低电容势垒、满足小尺寸设置的厚度，因此，通过先掺杂后减薄的工艺，可以在满足小尺寸设置、降低电容势垒的同时，还能够避免掺杂离子渗透，有效改善了半导体器件的性能。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了本申请实施例一提供的一种半导体器件制备方法的流程示意图；
图2(1)至图2(7)示出了本申请实施一例提供的半导体器件制备过程的剖面结构示意图；
图3示出了本申请实施例二提供的一种半导体器件制备方法的流程示意图；
图4(1)至图4(8)示出了本申请实施例二提供的半导体器件制备过程的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
为了满足集成电路的微型化，现有技术中不断对集成电路中的半导体器件的尺寸进行缩减。在半导体器件缩减过程中，以动态随机存储器(Dynamic Random accessmemory，DRAM)为例，需要保证DRAM的器件性能。
针对在DRAM中基于多晶硅或金属组成的位线结构，现有技术中，为了降低位线的电容势垒，通常采用减薄多晶硅层厚度的手段来降低电容势垒，而位线结构中多晶硅层厚度的减薄，在对多晶硅层进行掺杂的过程中容易造成掺杂离子的渗透，造成漏电影响器件性能。
有鉴于此，本申请提供的半导体器件制备方法以及半导体器件，在基底上形成第一厚度的半导体层，对位于第一电路区的部分半导体层进行第一离子掺杂以形成第一掺杂区，对半导体层中除第一掺杂区以外的其余部分进行第二离子掺杂形成与第一掺杂区导电类型不同的第二掺杂区。然后对第一掺杂区和第二掺杂区进行同步减薄，使半导体层达到预定厚度。最后，在半导体成上依次形成阻挡层、金属层和掩模层，并对掩模层、金属层、阻挡层和半导体层图形化，以在第一电路区形成第一半导体结构，在第二电路区形成第二半导体结构。通过先形成第一厚度的半导体层并对该半导体层进行两种不同导电类型的掺杂，再对掺杂后形成的第一掺杂区和第二掺杂区进行同步减薄，以使得半导体层可以达到预定厚度，该预定厚度可以为能够有效降低电容势垒、满足小尺寸设置的厚度，因此，通过先掺杂后减薄的工艺，可以在满足小尺寸设置、降低电容势垒的同时，还能够避免掺杂离子渗透，有效改善了半导体器件的性能。
实施例一
参见图1，图1示出了本申请实施例一提供的一种半导体器件制备方法的流程示意图，其包括步骤S101至步骤S106；图2(1)至图2(7)示出了本申请实施例一提供的半导体器件制备过程的剖面结构示意图：
步骤S101：在基底11上形成第一厚度的半导体层12，其中，基底11包括第一电路区和第二电路区，请参见图2(1)所示。
步骤S102：对位于第一电路区上方的部分半导体层12进行第一离子掺杂，以在半导体层12中形成第一掺杂区121，请参见图2(2)所示。
步骤S103：对半导体层12中除第一掺杂区121以外的其余部分进行第二离子掺杂，以形成第二掺杂区122，第二掺杂区122与第一掺杂区121导电类型不同，请参见图2(2)所示。
步骤S104：对第一掺杂区121和第二掺杂区122进行同步减薄，以使得半导体层达到预定厚度，请参见图2(3)所示。
步骤S105：在半导体层上依次形成阻挡层14、金属层15和掩模层16，请参见图2(4)。
步骤S106：对掩模层16、金属层15、阻挡层14和半导体层图形化，以在第一电路区形成第一半导体结构，在第二电路区形成第二半导体结构，请参见图2(5)至图2(7)。
在本申请实施例中，第一电路区可以为外围电路区或单元阵列区，第一电路区可以和第二电路区相同，也可以不同。作为一示例，第一电路区可以为外围电路区，第二电路区可以为单元阵列区，对掩模层、金属层、阻挡层和半导体层图形化，以在第一电路区形成第一半导体结构，在第二电路区形成第二半导体结构，可以包括：对掩模层、金属层、阻挡层和半导体层图形化，以在外围电路区形成栅极结构，在单元阵列区形成位线结构BL。
需要说明的是，在外围电路区形成的栅极结构可以和位于栅极结构两侧的基底中的源/漏区组成晶体管结构，其中，部分栅极结构的半导体层由第一掺杂区的半导体层形成，剩余栅极结构的半导体层由第二掺杂区的半导体层形成。单元阵列区除了包括位线结构，还可以包括字线结构。
在本申请实施例中，将以第一电路区为外围电路区，在第一电路区形成栅极结构，以及第二电路区为单元阵列区，在单元阵列区形成位线结构为例，对本申请提供的半导体器件制备方法以及半导体器件进行说明。
在步骤S101中，可以采用原子层沉积工艺或者化学气相沉积工艺在基底11上形成第一厚度的半导体层12。
其中，基底11可以包括Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，基底11还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
半导体层12可以设置为无定形硅或者多晶硅层，在本申请实施例中，将以多晶硅层作为半导体层12。
另外，在基底11上形成第一厚度的半导体层12时，为了能够提高半导体层12中掺杂的离子浓度并避免掺杂离子渗透，将第一厚度设置成比预定厚度更厚。
需要说明的是，在半导体层12和基底11之间还设置有第一绝缘介质层13，作为一示例，在基底11上形成第一厚度的半导体层12可以包括：
步骤一：在基底11上形成第一绝缘介质层13。
步骤二：在第一绝缘介质层13上形成多晶硅层。
其中，第一绝缘介质层13可以包括：硼磷硅玻璃、二氧化硅、氮化硅、氮氧化硅、碳化硅和含碳的低介电常数电介质等。
在本申请实施例中，采用硅衬底作为基底11时，可以采用热氧化硅衬底的方式形成二氧化硅以作为第一绝缘介质层13，也可以采用物理气相沉积或化学气相沉积的方式，在基底11上沉积第一绝缘介质层13。
在第一绝缘介质层13上形成多晶硅层可以采用原子层沉积工艺或者化学气相沉积工艺在基底11上形成第一厚度的多晶硅层。
在步骤S102中，对位于外围电路区上方的部分半导体层12进行第一离子掺杂，和/或，在步骤S103中，对半导体层12中除第一掺杂区121以外的其余部分进行第二离子掺杂，包括：
采用离子注入工艺或扩散工艺对位于外围电路区上方的部分半导体层12进行第一离子掺杂，和/或对半导体层12中除第一掺杂区121以外的其余部分进行第二离子掺杂。
需要说明的是，在本申请实施例中，可以同步进行第一离子掺杂和第二离子掺杂，也可以分别进行第一离子掺杂和第二离子掺杂，并且分别进行掺杂时，对进行第一离子掺杂和第二离子掺杂的顺序并不做限定。
作为一示例，对位于外围电路区上方的部分半导体层12进行第一离子掺杂，可以包括：采用硼掺杂剂对位于外围电路区上方的部分半导体层12进行P型掺杂，P型掺杂后的半导体层12中形成第一掺杂区121。
作为一示例，对位于所述半导体层12中除所述第一掺杂区121以外的其余部分进行第二离子掺杂，包括：采用磷、砷、锑和铋中的一种掺杂剂对半导体层12中除第一掺杂区121的其余部分进行N型掺杂，N型掺杂后的半导体层12中形成第二掺杂区122。
通过对第一厚度的半导体层12进行离子掺杂，因第一厚度相对于后续工艺中形成晶体管结构或位线结构时相应结构中的半导体层厚度更厚，从而在对第一厚度的半导体层12进行掺杂时，可以有效避免掺杂离子的渗透，同时能够提高掺杂浓度改善器件导电性。
在步骤S104中，对第一掺杂区121和第二掺杂区122进行同步减薄，以使得半导体层达到预定厚度，包括：利用感应耦合等离子体刻蚀技术对第一掺极区121和第二掺杂区122进行同步减薄，以使得半导体层达到预定厚度。
在本申请实施例中，第一掺杂区121和第二掺杂区122的导电类型不同，因此在采用刻蚀技术进行同步减薄的过程中，对第一掺杂区121和第二掺杂区122的刻蚀速率不同，使同步减薄后第一掺杂区121和第二掺杂区122的厚度不同。作为示例，对第一掺杂区121和第二掺杂区122进行同步减薄，以使得第一掺杂区121的半导体层达到第二厚度，以及第二掺杂区122的半导体层达到第三厚度，其中，第二厚度的半导体层121’和第三厚度的半导体层122’不等厚。
在步骤S105中，可以采用原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺在半导体层上依次沉积阻挡层14、金属层15和掩模层16。
其中，阻挡层14可以包括金属硅化物层，例如，硅化钨，金属层15可以包括金属钨，掩模层16可以包括氮化硅或氮氧化硅等绝缘材料。
步骤S106可以具体为：
图形化外围电路区的掩模层16、金属层15、阻挡层14和半导体层121’，以在位于外围电路区形成晶体管结构；
图形化单元阵列区的掩模层16、金属层15、阻挡层14和第二掺杂区122的半导体层122’，以在单元阵列区形成位线结构BL。
需要说明的是，在本申请实施例中外围电路区的半导体层中既形成有第一掺杂区121又形成有第二掺杂区122，在外围电路区形成晶体管结构可以为，基于外围电路的第一掺杂区121的半导体层121’和第二掺杂区122的半导体层122’分别形成晶体管，作为一示例，基于第一掺杂区121的半导体层121’形成的晶体管和基于第二掺杂区122的半导体层122’形成的晶体管间隔设置。
作为示例，图形化外围电路区的掩模层16、金属层15、阻挡层14和半导体层和图形化单元阵列区的掩模层16、金属层15、阻挡层14和第二掺杂区122的半导体层122’可以为，在掩模层16上形成图案化的光刻胶17，图案化的光刻胶17覆盖需要形成的晶体管栅极结构G对应区域的掩模层16以及需要形成位线结构对应区域的掩模层16，参见图2(5)所示。以该图案化的光刻胶17为掩蔽，对外围电路区显露出的掩模层16、金属层15、阻挡层14和半导体层进行刻蚀，以在外围电路区形成多个栅极结构，参见图2(6)所示。进一步的，可以在外围电路区形成的栅极结构上形成侧墙(图中未示出)，作为示例，可以采用原子层沉积工艺或化学气相沉积工艺在外围电路区沉积覆盖栅极结构的绝缘层，再采用回刻蚀工艺以暴露出栅极结构的掩模层16上表面以及第一绝缘介质层13，形成侧墙。其中，形成侧墙的绝缘层材料可以包括氮化硅、氧化硅、氮氧化硅等。需要说明的是，在位于栅极结构两侧的基底11中形成有源极和漏极(图中未示出)，形成源极和漏极时可采用本领域常用的方法，在本申请中将不再描述，如此，即可在外围电路区形成晶体管结构。另外，请参见图2(7)，对单元阵列区显露出的掩膜层16、金属层15、阻挡层14和第二掺杂区122的半导体层122’进行刻蚀，直至暴露出第一绝缘介质膜13，以形成位线结构。进一步的，在单元阵列区的位线结构上还可以随形沉积绝缘层(图中未示出)，以覆盖位线结构侧壁和上表面，具体的沉积方式可采用与形成栅极结构侧墙相同的沉积工艺。
以上为本申请实施例提供的一种半导体器件制备方法，该方法在基底11上形成第一厚度的半导体层12，对位于外围电路区的部分半导体层12进行第一离子掺杂以形成第一掺杂区121，对半导体层12中除第一掺杂区121以外的其余部分进行第二离子掺杂形成与第一掺杂区121导电类型不同的第二掺杂区122。然后对第一掺杂区121和第二掺杂区122进行同步减薄，使半导体层12达到预定厚度。最后，在半导体成上依次形成阻挡层14、金属层15和掩模层16，并对掩模层16、金属层15、阻挡层14和半导体层图形化，以在外围电路区形成晶体管结构，在单元阵列区形成位线结构。通过先形成第一厚度的半导体层12并对该半导体层12进行两种不同导电类型的掺杂，再对掺杂后形成的第一掺杂区121和第二掺杂区122进行同步减薄，以使得半导体层可以达到预定厚度，该预定厚度可以为能够有效降低电容势垒、满足小尺寸设置的厚度，因此，通过先掺杂后减薄的工艺，可以在满足小尺寸设置、降低电容势垒的同时，还能够避免掺杂离子渗透，有效改善了半导体器件的性能。
在本申请实施例中，还可以在单元阵列区的基底11中形成位线接触塞18’，基于此，本申请实施例提供了另一种半导体器件制备方法，具体请参加实施例二。
实施例二
参见图3所示，图3示出了本申请实施例二提供的一种半导体器件制备方法的流程示意图，其包括步骤S201至步骤S207；图4(1)至图4(8)示出了本申请实施例二提供的半导体器件制备过程的剖面结构示意图。
步骤S201：在单元阵列区的基底11中形成多个凹槽，以作为位线接触塞凹槽18，请参见图4(1)所示。
步骤S202：在形成有位线接触塞凹槽18的基底11上沉积半导体材料，以一体形成位线接触塞半导体层和第一厚度的半导体层12’，请参见图4(2)所示。
步骤S203：对位于外围电路区上方的部分半导体层进行第一离子掺杂，以在半导体层中形成第一掺杂区121，请参见图4(3)。
步骤S204：对半导体层中除第一掺杂区121以外的其余部分进行第二离子掺杂，以形成第二掺杂区122；对位线接触塞半导体层进行第二离子掺杂以形成位线接触塞18’，第二掺杂区122与第一掺杂区121导电类型不同，请参见图4(3)。
步骤S205：对第一掺杂区121和第二掺杂区122进行同步减薄，以使得半导体层达到预定厚度，请参见图4(4)。
步骤S206：在半导体层上依次形成阻挡层14、金属层15和掩模层16，请参见图4(5)。
步骤S207：对掩模层16、金属层15、阻挡层14和半导体层图形化，以在外围电路区形成晶体管结构，在单元阵列区形成位线结构BL，请参见图4(6)至4(8)。
需要说明的是，在本申请实施例二中的步骤S203、步骤S205～步骤S207与实施例一中的步骤S102、步骤S104～步骤S106相同，为了简要起见，在此不再赘述，具体执行方式可参见实施例一。
作为一示例，在步骤S201中，可以采用湿法刻蚀工艺或者干法刻蚀工艺在基底11中刻蚀出多个凹槽，以形成位线接触塞凹槽18。
在步骤S202中，可以采用原子层沉积工艺或者化学气相沉积工艺沉积半导体材料，利用半导体材料填充满位线接触塞凹槽18，一体形成位线接触塞半导体层以及位于位线接触塞半导体层上表面第一厚度的半导体层12’。在本申请实施例中，半导体材料可以为多晶硅。
作为一示例，步骤S204可以具体为，对位于外围电路区上方的部分半导体层12进行第一离子掺杂，可以包括：采用硼掺杂剂对位于外围电路区上方的部分半导体层12进行P型掺杂，P型掺杂后的半导体层12中形成第一掺杂区121。
在后续对半导体层12’中除第一掺杂区121以外的其余部分进行第二离子掺杂时，采用离子注入工艺或扩散工艺先对位线接触塞半导体层进行掺杂，以形成位线接触塞18’。该位线接触塞18’位于部分位线结构的预设位置下方，可以用于实现位线与基底11中有源区或字线等的接触。
再采用与对位线接触塞半导体层进行掺杂相同的工艺对除第一掺杂区121和位线接触塞半导体层以外的其余部分进行掺杂，也可以采用与对位线接触塞半导体层进行掺杂不相同的工艺进行掺杂。
其中，进行第二离子掺杂时可以选择采用磷、砷、锑和铋中的一种掺杂剂对半导体层12’中除所述第一掺杂区121的其余部分进行N型掺杂。
通过对第一厚度的半导体层12’进行离子掺杂，因第一厚度相对于后续工艺中形成晶体管结构或位线结构时相应结构中的半导体层厚度更厚，从而在对第一厚度的半导体层12’进行掺杂时，可以有效避免掺杂离子的渗透，同时能够提高掺杂浓度改善器件导电性。
以上为本申请实施例提供的另一种半导体器件制备方法，该方法在单元阵列区的基底11中形成多个凹槽，以作为位线接触塞凹槽18。并通过在形成有位线接触塞凹槽18的基底11上沉积半导体材料，一体形成了位线接触塞半导体层和第一厚度的半导体层12’。接着，通过对位于外围电路区的部分半导体层进行第一离子掺杂形成第一掺杂区121，通过对半导体层中除第一掺杂区121以外的其余部分进行第二离子掺杂形成第二掺杂区122，通过对位线接触塞半导体层进行第二离子掺杂形成位线接触塞18’。然后，对第一掺杂区121和第二掺杂区122进行同步减薄，使半导体层达到预定厚度。最后，在半导体成上依次形成阻挡层14、金属层15和掩模层16，并对掩模层16、金属层15、阻挡层14和半导体层图形化，以在外围电路区形成晶体管结构，在单元阵列区形成位线结构。如此，在该实施例中形成的半导体器件除了具备上述实施例一的有益效果之外，还通过形成有位线接触塞，实现部分位线与基底11的导电接触。
此外，本申请实施例还提供了应用上述所述的半导体器件制备方法制成的半导体器件，具体请参见实施例三。
实施例三
参见图2(7)所示，图2(7)示出了应用实施例一所述的半导体器件制备方法制成的半导体器件的剖面结构示意图，其包括：
基底11，其中，基底11包括单元阵列区和外围电路区；
位于外围电路区上方的栅极结构，其中，栅极结构包括半导体层、位于半导体层上的阻挡层14、位于阻挡层14上的金属层15以及位于金属层15上的掩模层16；
位于单元阵列区的位线结构，位线结构包括半导体层122’、位于半导体122’上的阻挡层14、位于阻挡层14上的金属层15以及位于金属层15上的掩模层16。
其中，基底11可以包括Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon OnInsulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，基底11还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
半导体层可以设置为无定形硅或者多晶硅层，在本申请实施例中，将以多晶硅层作为半导体层。
作为示例，位于基底11的外围电路区上方的栅极结构，包括由具有第二厚度的第一掺杂区121的半导体层121’形成的栅极结构和由具有第三厚度的第二掺杂区122的半导体层122’形成的栅极结构。
其中，第一掺杂区121和第二掺杂区122的导电类型不同，第二厚度的半导体层121’和第三厚度的半导体层122’不等厚。第一掺杂区121可以为采用硼掺杂剂进行掺杂而形成，第二掺杂区122可以为采用磷、砷、锑和铋中的一种掺杂剂进行掺杂而形成。
阻挡层14可以包括金属硅化物层，例如，硅化钨，金属层15可以包括金属钨，掩模层16可以包括氮化硅或氮氧化硅等绝缘材料。
在栅极结构两侧的基底11中，还形成有晶体管结构的源极和漏极(图中未示出)，如此，可在外围电路区中形成了晶体管结构。
在其他实施例中，栅极结构上还可以形成侧墙(图中未示出)，形成侧墙的绝缘层材料可以包括氮化硅、氧化硅、氮氧化硅等。另外，在半导体层和基底11之间还可以设置有第一绝缘介质层(图中未示出)，其中，第一绝缘介电层可以包括：硼磷硅玻璃、二氧化硅、氮化硅、氮氧化硅、碳化硅和含碳的低介电常数电介质等。
作为一示例，位于单元阵列区的位线结构包括具有第三厚度的第二掺杂区122的半导体层(122’)，位线结构中的阻挡层14可以包括金属硅化物层，例如，硅化钨，金属层15可以包括金属钨，掩模层16可以包括氮化硅或氮氧化硅等绝缘材料。在本申请实施例中，位线结构中的阻挡层14和栅极结构中的阻挡层14为相同的材料，另外，金属层15或掩模层16也可以设置为和栅极结构中的金属层15或掩模层16材料相同。作为另一示例，在位线结构上还可以形成有随形覆盖位线结构侧壁和上表面的绝缘层(图中未示出)。
作为另一示例，参见图4(8)所示，图4(8)示出了应用实施例二所述的半导体器件制备方法制成的半导体器件的剖面结构示意图，其与图2(7)示出的半导体器件的区别主要在于，该半导体器件还包括位于基底11内且与部分位线结构底部接触的位线接触塞18’。
其中，位线接触塞18’和位线结构中的半导体层是一体结构，位线接触塞可以为通过对位线接触塞半导体层进行第二离子掺杂而形成。该位线结构可以有用于实现部分位线与基底11的导电接触。
以上为应用本申请实施例提供的半导体器件制备方法制成的半导体器件，该半导体器件包括基底11、位于基底11的外围电路区上方的栅极结构以及位于基底11的单元阵列区的位线结构，栅极结构包括半导体层、位于半导体上的阻挡层14、位于阻挡层14上的金属层15以及位于金属层15上的掩模层16；位线结构包括半导体层122’、位于半导体上的阻挡层14、位于阻挡层14上的金属层15以及位于金属层15上的掩模层16。其中，通过先形成第一厚度的半导体层并对该半导体层进行两种不同导电类型的掺杂，再对掺杂后形成的第一掺杂区121和第二掺杂区122进行同步减薄，以分别形成栅极结构和位线结构中预定厚度的半导体层，有利于在满足对半导体器件的小尺寸设置、降低电容势垒、提高导电性的同时，还能够避免掺杂离子渗透，有效改善了半导体器件的性能。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (8)
1.一种半导体器件制备方法，其特征在于，包括：
在基底上形成第一厚度的半导体层，其中，所述基底包括外围电路区和单元阵列区；
对位于所述外围电路区上方的部分所述半导体层进行第一离子掺杂，以在所述半导体层中形成第一掺杂区；
对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，以形成第二掺杂区，所述第二掺杂区与所述第一掺杂区导电类型不同；
对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度；
在所述半导体层上依次形成阻挡层、金属层和掩模层；
对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述外围电路区形成栅极结构，在所述单元阵列区形成位线结构。
2.根据权利要求1所述的制备方法，其特征在于，在基底上形成第一厚度的半导体层包括：
在所述基底上形成第一绝缘介电层；
在所述第一绝缘介电层上形成多晶硅层。
3.根据权利要求2所述的制备方法，其特征在于，对位于所述外围电路区上方的部分所述半导体层进行第一离子掺杂，和/或对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，包括：
采用离子注入工艺或扩散工艺对位于所述外围电路区上方的部分所述半导体层进行第一离子掺杂，和/或对所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂。
4.根据权利要求3所述的制备方法，其特征在于，对位于所述外围电路区上方的部分所述半导体层进行第一离子掺杂，包括：采用硼掺杂剂对位于所述外围电路区上方的部分所述半导体层进行P型掺杂；
对位于所述半导体层中除所述第一掺杂区以外的其余部分进行第二离子掺杂，包括：采用磷、砷、锑和铋中的一种掺杂剂对所述半导体层中除所述第一掺杂区的其余部分进行N型掺杂。
5.根据权利要求1所述的制备方法，其特征在于，对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度，包括：
对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述第一掺杂区的半导体层达到第二厚度，以及所述第二掺杂区的半导体层达到第三厚度，其中，第二厚度的半导体层和所述第三厚度的半导体层不等厚。
6.根据权利要求5所述的制备方法，其特征在于，对所述第一掺杂区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度，包括：利用感应耦合等离子体刻蚀技术对所述第一掺极区和所述第二掺杂区进行同步减薄，以使得所述半导体层达到预定厚度。
7.根据权利要求1所述的制备方法，其特征在于，对所述掩模层、所述金属层、所述阻挡层和所述半导体层图形化，以在所述外围电路区形成栅极结构，在所述单元阵列区形成位线结构，包括：
图形化所述外围电路区的所述掩模层、所述金属层、所述阻挡层和所述半导体层，以在位于所述外围电路区形成栅极结构；
图形化所述单元阵列区的所述掩模层、所述金属层、所述阻挡层和所述第二掺杂区的半导体层，以在所述单元阵列区形成位线结构。
8.根据权利要求1所述的制备方法，其特征在于，所述方法还包括：
在所述基底内形成位线接触塞，所述位线接触塞位于部分所述位线结构的预设位置下方。
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Citations (2)
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