[go: up one dir, main page]

CN111883585B - 超结器件 - Google Patents

超结器件 Download PDF

Info

Publication number
CN111883585B
CN111883585B CN202010847245.3A CN202010847245A CN111883585B CN 111883585 B CN111883585 B CN 111883585B CN 202010847245 A CN202010847245 A CN 202010847245A CN 111883585 B CN111883585 B CN 111883585B
Authority
CN
China
Prior art keywords
gate
superjunction
type
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010847245.3A
Other languages
English (en)
Other versions
CN111883585A (zh
Inventor
李�昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN202010847245.3A priority Critical patent/CN111883585B/zh
Publication of CN111883585A publication Critical patent/CN111883585A/zh
Application granted granted Critical
Publication of CN111883585B publication Critical patent/CN111883585B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种超结器件，在过渡区中形成有P型环，版图结构包括：由正面金属层组成的栅极总线、栅极衬垫和源极金属层；源极金属层将所述栅极总线和所述栅极衬垫包围；栅极总线完全位于电荷流动区的区域内的上方；P型环将所述栅极总线和栅极衬垫都包围；源极金属层覆盖在栅极总线和所述栅极衬垫外的电荷流动区上方并延伸到P型环的上方；各栅导电材料层通过第一接触孔连接到对应的栅极总线或栅极衬垫，在P型环上形成有多个连接到源极金属层的第二接触孔，栅导电材料层和P型环之间的无相交结构使P型环的顶部各区域位置都能形成第二接触孔。本发明能提升器件的EAS能力和UIS能力，能避免栅极结构被高电场损坏，还能有效节约芯片尺寸。

Description

超结器件
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种超结器件。
背景技术
超结MOSFET采用新的耐压层结构，利用一系列的交替排列的半导体P型薄层和N型薄层组成的超结结构来在截止状态下在较低电压下就将P型薄层和N型薄层耗尽,实现电荷相互补偿,从而使P型薄层和N型薄层在高掺杂浓度下能实现高的击穿电压，从而同时获得低导通电阻和高反向击穿电压(BV),即超结MOSFET是利用PN即P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术来提升器件BV的同时又保持较小的导通电阻。
在超结器件应用时，其单次脉冲雪崩击穿能量(EAS)能力作为器件的鲁棒性(robust)的关键性能之一，非常重要，EAS能力差的器件，往往容易在使用中失效，严重时甚至产生炸机现象。所以EAS能力的提升，对于提升超结器件的耐用性甚为关键。
EAS能力的改善，关键在于延缓寄生三极管的导通，寄生三极管为超结器件如超结MOSFET器件的N+区组成的源区、P阱组成的沟道区和N型柱组成的漂移区以及N+区组成的漏区形成三极管，沟道区作为基区，当基区电流较大时寄生三极管就会导通。
超结器件通常包括电荷流动区、过渡区和终端保护区，电荷流动区也称有源区(Active area)，电荷流动区设置由超结器件如超结MOSFET的单元结构，器件导通时会形成沟道将超结MOSFET的源漏导通。电荷流动区位于超结器件的中间区域；终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。
由于寄生三极管的基区电流较大时寄生三极管就会导通，从而降低EAS能力，所以为了改善器件的EAS能力，通常需要引导雪崩电流路径远离寄生三极管的基区，从而能减少寄生三极管的基区电流；另外，现有超结器件非常容易在终端转角处或者终端附近最先发生EAS烧毁，对于提升整体EAS能力是一个较大的瓶颈。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能改善器件的EAS能力。
为解决上述技术问题，本发明提供的超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；在所述过渡区中形成有P型环，所述P型环环绕在所述电荷流动区的周侧；所述超结结构具有多个栅导电材料层。
所述超结器件的版图结构包括：
由正面金属层组成的栅极总线、栅极衬垫和源极金属层。
所述栅极总线和所述栅极衬垫相连接，所述源极金属层将所述栅极总线和所述栅极衬垫包围。
所述栅极总线完全位于所述电荷流动区的区域内的上方。
所述P型环将所述栅极总线和所述栅极衬垫都包围。
所述源极金属层覆盖在所述栅极总线和所述栅极衬垫外的所述电荷流动区上方并延伸到所述P型环的上方。
各所述栅导电材料层通过第一接触孔连接到顶部对应的所述栅极总线或所述栅极衬垫，在所述P型环上形成有多个连接到所述源极金属层的第二接触孔。
各所述栅导电材料层完全位于所述P型环所围区域的内部，使所述栅导电材料层和所述P型环之间形成无相交结构，所述无相交结构使所述P型环的顶部各区域位置都能形成所述第二接触孔，使所述P型环和所述第二接触孔之间的接触面积增加且能增加到最大值，以提高器件反偏时从所述P型环流到所述源极金属层的终端电流的均匀性，以提升器件的EAS能力。
进一步的改进是，超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元。
在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括栅极结构和由P阱组成的沟道区，所述N型柱在所述超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面。
所述栅导电材料层为多晶硅栅，所述栅极结构包括栅介质层和所述多晶硅栅，被所述多晶硅栅覆盖的所述沟道区表面形成连接所述源区和所述漂移区的沟道。
所述P型环和最外侧的所述超结器件单元相邻，所述P型环覆盖一个以上的所述超结单元。
进一步的改进是，所述超结结构形成于N型外延层中，所述N型外延层形成于半导体衬底表面，在所述N型外延层中形成有多个超结沟槽，所述P型柱由填充于所述超结沟槽中的P型半导体层组成。
进一步的改进是，所述P型半导体层为P型外延层。
进一步的改进是，所述半导体衬底为硅衬底，所述N型外延层为N型硅外延层，所述P型半导体层为P型硅层。
进一步的改进是，漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层组成的漏极。
进一步的改进是，所述栅极结构为平面栅结构，所述平面栅结构的栅介质层和多晶硅栅依次叠加于所述超结结构表面，所述多晶硅栅从顶部覆盖所述沟道区。
进一步的改进是，所述栅极结构为沟槽栅结构，所述沟槽栅结构中的栅介质层和多晶硅栅形成于栅极沟槽中，所述栅极沟槽通过对所述N型柱顶部刻蚀形成，所述多晶硅栅从侧面覆盖所述沟道区。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，所述终端电流包括终端位移电流和雪崩电流。
进一步的改进是，所述终端保护区中包括多个所述超结单元。
进一步的改进是，在所述终端保护区的最外侧的所述超结单元的外侧形成有由N+区组成的沟道截止环。
进一步的改进是，在所述过渡区和所述终端保护区的交界区域的存在一台阶结构。
进一步的改进是，所述台阶结构由形成于所述过渡区的超结表面的介质层的厚度小于形成于所述终端保护区的超结表面的介质层的厚度形成的。
进一步的改进是，形成于所述过渡区的超结表面的介质层和形成于所述终端保护区的超结表面的介质层的材料都为氧化层。
本发明根据改善器件的EAS能力的需要，对超结器件的版图结构做了有针对性的设计，主要是将栅极总线和栅极衬垫由现有技术中设置在源极金属层外周的结构更改为被源极金属层包围的结构，栅极总线会完全位于电荷流动区区域内的上方，这样，多晶硅栅能够在电荷流动区域的区域内和栅极总线或栅极衬垫完成接触，多晶硅栅就不需要延伸到过渡区中来形成多晶硅栅的引出结构，从而能使P型环顶部不会和任何多晶硅栅交叠，这种多晶硅栅和P型环之间的无相交结构使P型环的顶部各区域位置都能形成第二接触孔，使P型环和第二接触孔之间的接触面积增加且能增加到最大值，从而提高器件反偏时从P型环流到源极金属层的终端电流的均匀性，能使终端电流最大限度的远离电荷流动区，从而能最大限度降低终端电流对电荷流动区中的寄生三极管的影响，从而提升器件的EAS能力，最后提升器件的UIS能力。
另外，由于本发明的栅极总线全部位于电荷流动区，相对于终端区的复杂结构如终端区的台阶结构，电荷流动区的结构简单及电场分布简单，能保证栅极结构附近只有低电压的存在，从而能避免栅极结构被高电场损坏。
另外，由于栅极总线的复杂性降低，使得栅极结构的栅导电材料层不需要额外的引出结构就能直接和栅极总线连接，故本发明还能有效节约芯片尺寸。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的版图结构示意图；
图2是图1中AA线位置处的器件剖面结构示意图；
图3是图2中栅极结构为平面栅时的器件剖面结构示意图；
图4是图1所示现有超结器件的发生EAS烧毁的照片；
图5是本发明实施例超结器件的版图结构示意图；
图6A是图5中虚线框304a处的版图放大图；
图6B是图5中虚线框304b处的版图放大图；
图6C是图5中虚线框304c处的版图放大图；
图6D是图5中虚线框304d处的版图放大图；
图7是图5中AA线位置处的器件剖面结构示意图。
具体实施方式
本发明实施例技术方案是在对现有技术问题进行分析的基础上得到的，在详细介绍本发明实施例的技术方案之前先对现有超结器件结构做如下说明，如图1所示，是现有超结器件的版图结构示意图；图2是图1中AA线位置处的器件剖面结构示意图；
图3是图2中栅极结构为平面栅时的器件剖面结构示意图；现有超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间，图2中显示虚线BB的左侧也即内侧为电荷流动区，虚线BB和CC之间的区域为过渡区，虚线CC的右侧也即外侧为终端保护区。
超结结构由多个N型柱和P型柱3交替排列组成，一个所述N型柱和相邻的一个所述P型柱3组成一个超结单元。图2中，所述超结结构形成于N型外延层2中，所述N型外延层2形成于半导体衬底1表面，在所述N型外延层2中形成有多个超结沟槽，所述P型柱3由填充于所述超结沟槽中的P型半导体层如P型外延层组成。
在电荷流动区中形成有由P阱组成的沟道区4，在所述过渡区中形成有P型环5。
电荷流动区中的栅极结构的栅导电材料层如多晶硅栅会延伸到过渡区中和位于过渡区中的多晶硅总线8a相连。P型环5通过接触孔10a连接到由正面金属层组成的源极金属层101。多晶硅总线8a通过顶部的接触孔10b连接到由正面金属层组成的栅极总线102。栅极总线102和由正面金属层组成的栅极衬垫102a相连，栅极衬垫102a用于和外部电极连接。
由图1所示可知，所述源极金属层101覆盖在所述电荷流动区的上方，所述栅极总线102和所述栅极衬垫102a连接形成一个环绕在所述源极金属层101周侧的环绕结构。图1所示的版图结构中，使得图2所示的P型环5的接触孔10a的形成位置受限，在所述多晶硅总线8a的形成区域不能形成接触孔10a且接触孔10a需要和多晶硅总线8a相隔一段的间距。通常，所述多晶硅总线8a顶部的接触孔10b需要形成在外周，故接触孔10a仅能位于靠近电荷流动区的内侧。终端电流通常是通过P型环5再经过接触孔10a流到所述源极金属层101中，接触孔10a仅能位于靠近电荷流动区的内侧的结构，会使终端电流较为聚集且会很接近电荷流动区，在电荷流动区中形成有器件单元结构，器件单元结构中具有寄生三极管，这样比较聚集且靠近寄生三极管的终端电流会容易使得寄生三极管开启，最后使得器件发生EAS烧毁。EAS烧毁特别容易发生在靠近所述栅极衬垫102a的所述电荷流动区中，如图4所示，虚线圈202对应的区域为发生EAS烧毁的区域。
通常，栅极结构即能为平面栅结构也能为沟槽栅结构。图3是进一步以平面栅为例进行说明：
在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括栅极结构和由P阱组成的沟道区4，所述N型柱在所述超结器件导通时作为漂移区，由N+区组成的源区6形成于所述沟道区4的表面，所述栅极结构包括栅介质层7如栅氧化层和多晶硅栅8，被所述多晶硅栅8覆盖的所述沟道区4表面形成连接所述源区6和所述漂移区的沟道。由图3所示可知，所述栅极结构为平面栅结构，所述平面栅结构的栅介质层7和多晶硅栅8依次叠加于所述超结结构表面，所述多晶硅栅8从顶部覆盖所述沟道区4；多晶硅总线8a也为平面结构且和所述多晶硅栅8采用相同工艺同时形成。也能为：所述栅极结构为沟槽栅结构，所述沟槽栅结构中的栅介质层7和多晶硅栅8形成于栅极沟槽中，所述栅极沟槽通过对所述N型柱顶部刻蚀形成，所述多晶硅栅8从侧面覆盖所述沟道区4。由于通过对栅极结构进行变换即可得到沟槽栅结构，所以本发明说明书中不再结合具有沟槽栅结构的附图进行详细的描述。
漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层11组成的漏极。图2中，所述漏区直接由所述半导体衬底1减薄后进行N+掺杂形成。
所述过渡区中包括P型环5和多晶硅总线8a；所述P型环5和最外侧的所述超结器件单元相邻，所述P型环5覆盖一个以上的所述超结单元，图2中所述P型环5覆盖了3个P型柱3即覆盖了3个所述超结单元；所述多晶硅总线8a和所述电荷流动区中的所述多晶硅栅8相连接，图3中是在图1的线AA处的剖面，没有显示所述多晶硅总线8a和所述电荷流动区中的所述多晶硅栅8相连接的关系，这时所述多晶硅总线8a和所述多晶硅栅8的线条是平行的关系；在图1所示版图的源极金属层101的上下端，所述多晶硅总线8a和所述多晶硅栅8的线条是垂直的，这时所述多晶硅总线8a和所述多晶硅栅8连接在一起。
所述源区6通过接触孔10连接到由正面金属层组成的源极金属层101，在源区6对应的所述接触孔10底部还形成有沟道区4的引出区4a，引出区4a的结深大于所述源区6的结深，使所述沟道区4能通过引出区4a连接到对应的接触孔10并通过接触孔10连接到所述源极金属层101。所述多晶硅总线8a通过接触孔10b连接到由正面金属层组成的栅极总线102。由图1所示的版图结构可以看出，所述源极金属层101覆盖于所述电荷流动区上即位于中央区域，栅极总线102则位于所述源极金属层101的周侧，所述栅极总线102的金属线围绕在所述源极金属层101的周侧并通过一个焊盘即栅极衬垫102a和外部电极连接。
所述终端保护区中包括多个所述超结单元。在所述终端保护区的最外侧的所述超结单元的外侧形成有由N+区组成的沟道截止环103。
在所述过渡区存在一台阶结构，所述台阶结构如虚线圈201所示；所述台阶结构由形成于所述过渡区的超结表面的介质层7a的厚度小于形成于所述终端保护区的超结表面的介质层7b的厚度形成的。图3中，所述介质层7a为位于所述多晶硅总线8a底部的介质层，所述多晶硅总线8a会覆盖在台阶结构上并延伸到介质层7b的表面,由图3可知，所述多晶硅总线8a对应的接触孔10b位于延伸到介质层7b的表面的所述多晶硅总线8a表面。在所述多晶硅总线8a和所述电荷流动区之间的所述P型环5顶部形成有接触孔10a，接触孔10a和10b都属于接触孔10但单独标出，各接触孔10采用相同工艺形成；图3中，各接触孔10穿过层间膜9实现将对应的底部结构连接到对应的正面金属层。由图3所示可知，超结器件反向时，终端电流如终端位移电流和雪崩电流会经过所述P型环5后通过所述接触孔10a导通到所述源极金属层101，这不仅使得终端电流过于集中，且所述接触孔10a和所述电荷流动区邻近，而在所述电荷流动区中存在由所述源区6、所述沟道区4所述N型柱组成的漂移区以及所述漏区1形成的寄生三极管，过大且靠近所述寄生三极管的穿过所述接触孔10a的终端电流会容易触发寄生三极管的导通，从而降低器件的EAS能力，且特别容易在栅极衬垫处产生EAS烧毁的现象。如图4所示，是图1所示现有超结器件的发生EAS烧毁的照片；虚线圈202所示位置即为发生EAS烧毁的位置，该位置位于靠近所述栅极衬垫附近的所述电荷流动区中。
本发明实施例器件：
如图5所示，是本发明实施例超结器件的版图结构示意图；图6A是图5中虚线框304a处的版图放大图；图6B是图5中虚线框304b处的版图放大图；图6C是图5中虚线框304c处的版图放大图；图6D是图5中虚线框304d处的版图放大图；图7是图5中AA线位置处的器件剖面结构示意图。本发明实施例超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间。图7中，位于虚线BB左侧的区域为所述电荷流动区，位于虚线CC右侧的区域为所述终端保护区，位于虚线BB和CC之间的区域为过渡区。
在所述过渡区中形成有P型环405，所述P型环405环绕在所述电荷流动区的周侧；所述超结结构具有多个栅导电材料层。本发明实施例中，所述栅导电材料层采用多晶硅栅305。
所述超结器件的版图结构包括：
由正面金属层组成的栅极总线302、栅极衬垫303和源极金属层301。
所述栅极总线302和所述栅极衬垫303相连接，所述源极金属层301将所述栅极总线302和所述栅极衬垫303包围。
所述栅极总线302完全位于所述电荷流动区的区域内的上方。
所述P型环405将所述栅极总线302和所述栅极衬垫303都包围。结合图7可知，所述栅极总线302和所述栅极衬垫303都位于虚线BB的左侧，虚线BB的左侧对应于所述超结器件的内侧区域。
所述源极金属层301覆盖在所述栅极总线302和所述栅极衬垫303外的所述电荷流动区上方并延伸到所述P型环405的上方。结合图7可知，所述源极金属层301还会从虚线BB的左侧延伸到虚线BB的右侧并覆盖在所述P型环405的上方。
各所述多晶硅栅305通过第一接触孔306a连接到顶部对应的所述栅极总线302或所述栅极衬垫303。图6A中，显示了所述栅极衬垫303的靠近内侧的部分，靠近内侧的所述栅极衬垫303位于所述电荷流动区中，所述多晶硅栅305会延伸到所述栅极衬垫303的区域中，并在所述栅极衬垫303的区域中，所述多晶硅栅305的顶部形成由第一接触孔306a。图6B中，显示了所述栅极衬垫303的靠近外侧的部分，靠近外侧的所述栅极衬垫303位于所述电荷流动区外即位于所述过渡区中，所述多晶硅栅305会延伸到所述栅极衬垫303的区域中但在所述多晶硅栅305的顶部没有形成所述第一接触孔306a。图6C中，为所述栅极总线302的一个端头附近区域，所述多晶硅栅305会和所述栅极总线302的版图相交，在所述多晶硅栅305的顶部会形成有所述第一接触孔306a，通过所述第一接触孔306a连接到顶部的所述栅极总线302。图6D中，为所述栅极总线302的另一个和所述栅极衬垫302a接触的端头附近区域，所述多晶硅栅305会和所述栅极总线302的版图相交，在所述多晶硅栅305的顶部会形成有所述第一接触孔306a，通过所述第一接触孔306a连接到顶部的所述栅极总线302。
结合图5和图7所示，在所述P型环405上形成有多个连接到所述源极金属层301的第二接触孔306b。
各所述多晶硅栅305完全位于所述P型环405所围区域的内部，使所述多晶硅栅305和所述P型环405之间形成无相交结构，所述无相交结构使所述P型环405的顶部各区域位置都能形成所述第二接触孔306b，使所述P型环405和所述第二接触孔306b之间的接触面积增加且能增加到最大值，也即在图5所示的版图上，所述第二接触孔306b的图形结构设置不会受到所述多晶硅栅305的结构限制，主要是多晶硅栅305没有延伸到所述过渡区中结构如图3中的所示的所述多晶硅总线，故，所述第二接触孔306b的接触区域能得到充分的设置，能提高器件反偏时从所述P型环405流到所述源极金属层301的终端电流的均匀性，以提升器件的EAS能力。
所述终端电流包括终端位移电流和雪崩电流。
本发明实施例中，超结结构由多个N型柱和P型柱403交替排列组成，一个所述N型柱和相邻的一个所述P型柱403组成一个超结单元。
在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括栅极结构和由P阱组成的沟道区404，所述N型柱在所述超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区404的表面。
所述多晶硅栅305为多晶硅栅305，所述栅极结构包括栅介质层和所述多晶硅栅305，被所述多晶硅栅305覆盖的所述沟道区404表面形成连接所述源区和所述漂移区的沟道。
所述P型环405和最外侧的所述超结器件单元相邻，所述P型环405覆盖一个以上的所述超结单元。
所述超结结构形成于N型外延层402中，所述N型外延层402形成于半导体衬底401表面，在所述N型外延层402中形成有多个超结沟槽，所述P型柱403由填充于所述超结沟槽中的P型半导体层组成。图7中，所述N型柱由所述超结沟槽之间的所述N型外延层组成，故所述N型柱和所述N型外延层都采用标记402表示。
本发明实施例中，所述P型半导体层为P型外延层。较佳为，所述半导体衬底401为硅衬底，所述N型外延层402为N型硅外延层，所述P型半导体层为P型硅层。
漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层组成的漏极。
所述栅极结构为平面栅结构，所述平面栅结构的栅介质层和多晶硅栅305依次叠加于所述超结结构表面，所述多晶硅栅305从顶部覆盖所述沟道区404。所述栅介质层为栅氧化层。
在其他实施例中也能为：所述栅极结构为沟槽栅结构，所述沟槽栅结构中的栅介质层和多晶硅栅305形成于栅极沟槽中，所述栅极沟槽通过对所述N型柱顶部刻蚀形成，所述多晶硅栅305从侧面覆盖所述沟道区404。
本发明实施例中，所述终端保护区中包括多个所述超结单元。
进一步的改进是，在所述终端保护区的最外侧的所述超结单元的外侧形成有由N+区组成的沟道截止环300。
在所述过渡区和所述终端保护区的交界区域的存在一台阶结构。
所述台阶结构由形成于所述过渡区的超结表面的介质层的厚度小于形成于所述终端保护区的超结表面的介质层的厚度形成的。
形成于所述过渡区的超结表面的介质层和形成于所述终端保护区的超结表面的介质层的材料都为氧化层。
本发明实施例根据改善器件的EAS能力的需要，对超结器件的版图结构做了有针对性的设计，主要是将栅极总线302和栅极衬垫303由现有技术中设置在源极金属层301外周的结构更改为被源极金属层301包围的结构，栅极总线302会完成位于电荷流动区区域内的上方，这样，多晶硅栅305能够在电荷流动区域的区域内和栅极总线302或栅极衬垫303完成接触，多晶硅栅305就不需要延伸到过渡区中来形成多晶硅栅305的引出结构，从而能使P型环405顶部不会和任何多晶硅栅305交叠，这种多晶硅栅305和P型环405之间的无相交结构使P型环405的顶部各区域位置都能形成第二接触孔306b，使P型环405和第二接触孔306b之间的接触面积增加且能增加到最大值，从而提高器件反偏时从P型环405流到源极金属层301的终端电流的均匀性，能使终端电流最大限度的远离电荷流动区，从而能最大限度降低终端电流对电荷流动区中的寄生三极管的影响，从而提升器件的EAS能力，最后提升器件的UIS能力。
另外，由于本发明实施例的栅极总线302全部位于电荷流动区，相对于终端区的复杂结构如终端区的台阶结构，电荷流动区的结构简单及电场分布简单，能保证栅极结构附近只有低电压的存在，从而能避免栅极结构被高电场损坏。
另外，由于栅极总线302的复杂性降低，使得栅极结构的多晶硅栅305不需要额外的引出结构就能直接和栅极总线302连接，故本发明实施例还能有效节约芯片尺寸。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种超结器件，其特征在于：超结器件的中间区域为电荷流动区，终端保护区形成于所述电荷流动区的周侧，过渡区位于所述终端保护区和所述电荷流动区之间；在所述过渡区中形成有P型环，所述P型环环绕在所述电荷流动区的周侧；所述超结器件具有多个栅导电材料层；
所述超结器件的版图结构包括：
由正面金属层组成的栅极总线、栅极衬垫和源极金属层；
所述栅极总线和所述栅极衬垫相连接，所述源极金属层将所述栅极总线和所述栅极衬垫包围；
所述栅极总线完全位于所述电荷流动区的区域内的上方；
所述P型环将所述栅极总线和所述栅极衬垫都包围；
所述源极金属层覆盖在所述栅极总线和所述栅极衬垫外的所述电荷流动区上方并延伸到所述P型环的上方；
各所述栅导电材料层通过第一接触孔连接到顶部对应的所述栅极总线或所述栅极衬垫，在所述P型环上形成有多个连接到所述源极金属层的第二接触孔；
各所述栅导电材料层完全位于所述P型环所围区域的内部，使所述栅导电材料层和所述P型环之间形成无相交结构，所述无相交结构使所述P型环的顶部各区域位置都能形成所述第二接触孔，使所述P型环和所述第二接触孔之间的接触面积增加且能增加到最大值，以提高器件反偏时从所述P型环流到所述源极金属层的终端电流的均匀性，以提升器件的EAS能力。
2.如权利要求1所述的超结器件，其特征在于：超结结构由多个N型柱和P型柱交替排列组成，一个所述N型柱和相邻的一个所述P型柱组成一个超结单元；
在所述电荷流动区中一个所述超结单元中形成有一个所述超结器件单元，所述超结器件单元包括栅极结构和由P阱组成的沟道区，所述N型柱在所述超结器件导通时作为漂移区，由N+区组成的源区形成于所述沟道区的表面；
所述栅导电材料层为多晶硅栅，所述栅极结构包括栅介质层和所述多晶硅栅，被所述多晶硅栅覆盖的所述沟道区表面形成连接所述源区和所述漂移区的沟道；
所述P型环和最外侧的所述超结器件单元相邻，所述P型环覆盖一个以上的所述超结单元。
3.如权利要求2所述的超结器件，其特征在于：所述超结结构形成于N型外延层中，所述N型外延层形成于半导体衬底表面，在所述N型外延层中形成有多个超结沟槽，所述P型柱由填充于所述超结沟槽中的P型半导体层组成。
4.如权利要求3所述的超结器件，其特征在于：所述P型半导体层为P型外延层。
5.如权利要求4所述的超结器件，其特征在于：所述半导体衬底为硅衬底，所述N型外延层为N型硅外延层，所述P型半导体层为P型硅层。
6.如权利要求3所述的超结器件，其特征在于：漏区由形成于所述超结结构背面的N+区组成，在所述漏区背面形成有由背面金属层组成的漏极。
7.如权利要求3所述的超结器件，其特征在于：所述栅极结构为平面栅结构，所述平面栅结构的栅介质层和多晶硅栅依次叠加于所述超结结构表面，所述多晶硅栅从顶部覆盖所述沟道区。
8.如权利要求3所述的超结器件，其特征在于：所述栅极结构为沟槽栅结构，所述沟槽栅结构中的栅介质层和多晶硅栅形成于栅极沟槽中，所述栅极沟槽通过对所述N型柱顶部刻蚀形成，所述多晶硅栅从侧面覆盖所述沟道区。
9.如权利要求2所述的超结器件，其特征在于：所述栅介质层为栅氧化层。
10.如权利要求1所述的超结器件，其特征在于：所述终端电流包括终端位移电流和雪崩电流。
11.如权利要求2所述的超结器件，其特征在于：所述终端保护区中包括多个所述超结单元。
12.如权利要求11所述的超结器件，其特征在于：在所述终端保护区的最外侧的所述超结单元的外侧形成有由N+区组成的沟道截止环。
13.如权利要求1所述的超结器件，其特征在于：在所述过渡区和所述终端保护区的交界区域的存在一台阶结构。
14.如权利要求13所述的超结器件，其特征在于：所述台阶结构由形成于所述过渡区的超结表面的介质层的厚度小于形成于所述终端保护区的超结表面的介质层的厚度形成的。
15.如权利要求14所述的超结器件，其特征在于：形成于所述过渡区的超结表面的介质层和形成于所述终端保护区的超结表面的介质层的材料都为氧化层。
CN202010847245.3A 2020-08-21 2020-08-21 超结器件 Active CN111883585B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010847245.3A CN111883585B (zh) 2020-08-21 2020-08-21 超结器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010847245.3A CN111883585B (zh) 2020-08-21 2020-08-21 超结器件

Publications (2)

Publication Number Publication Date
CN111883585A CN111883585A (zh) 2020-11-03
CN111883585B true CN111883585B (zh) 2024-02-06

Family

ID=73203996

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010847245.3A Active CN111883585B (zh) 2020-08-21 2020-08-21 超结器件

Country Status (1)

Country Link
CN (1) CN111883585B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN103904120A (zh) * 2014-03-28 2014-07-02 中国科学院微电子研究所 一种具有网状外延结构的超结mosfet
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
CN105185821A (zh) * 2014-05-14 2015-12-23 英飞凌科技奥地利有限公司 在边缘区域具有场电介质的半导体器件
CN105789308A (zh) * 2015-01-08 2016-07-20 瑞萨电子株式会社 半导体器件及其制造方法
CN106684128A (zh) * 2017-01-04 2017-05-17 上海华虹宏力半导体制造有限公司 平面栅沟槽型超级结器件及其制造方法
WO2020135464A1 (zh) * 2018-12-25 2020-07-02 无锡华润上华科技有限公司 沟槽型垂直双扩散金属氧化物半导体场效应晶体管

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000665B (zh) * 2011-09-08 2015-08-19 上海华虹宏力半导体制造有限公司 超级结器件及制造方法
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840933A (zh) * 2010-04-13 2010-09-22 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
CN103904120A (zh) * 2014-03-28 2014-07-02 中国科学院微电子研究所 一种具有网状外延结构的超结mosfet
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
CN105185821A (zh) * 2014-05-14 2015-12-23 英飞凌科技奥地利有限公司 在边缘区域具有场电介质的半导体器件
CN105789308A (zh) * 2015-01-08 2016-07-20 瑞萨电子株式会社 半导体器件及其制造方法
CN106684128A (zh) * 2017-01-04 2017-05-17 上海华虹宏力半导体制造有限公司 平面栅沟槽型超级结器件及其制造方法
WO2020135464A1 (zh) * 2018-12-25 2020-07-02 无锡华润上华科技有限公司 沟槽型垂直双扩散金属氧化物半导体场效应晶体管

Also Published As

Publication number Publication date
CN111883585A (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
JP5511124B2 (ja) 絶縁ゲート型半導体装置
US8957502B2 (en) Semiconductor device
JP5578183B2 (ja) 半導体装置
CN103329268B (zh) 半导体器件及制造其的方法
US9263572B2 (en) Semiconductor device with bottom gate wirings
JP5048273B2 (ja) 絶縁ゲート型半導体装置
CN102246306B (zh) 具有增大的击穿电压特性的基于沟槽的功率半导体器件
CN102522427B (zh) 半导体装置
JP7230969B2 (ja) 半導体装置
JP2008085188A (ja) 絶縁ゲート型半導体装置
CN100454580C (zh) 半导体装置
US9899510B2 (en) Semiconductor device
EP3007231B1 (en) Semiconductor device
JP2009532879A (ja) パワーデバイスのチャージバランス技術
CN104465718B (zh) 半导体装置
CN112071905B (zh) 半导体器件的终端结构和绝缘栅双极型晶体管
CN105900245A (zh) 半导体装置
JP2006351985A (ja) 半導体装置
CN102856380A (zh) 一种沟槽式金属氧化物半导体场效应管
CN107689360A (zh) 半导体器件
CN106876439B (zh) 超结器件及其制造方法
CN111883585B (zh) 超结器件
CN106847808A (zh) 一种改善超结mosfet uis能力的版图结构
CN112909082B (zh) 一种高压低阻功率ldmos
CN116093158A (zh) 沟槽栅超结mosfet及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant