[go: up one dir, main page]

CN111771256B - 半导体元件的制造方法 - Google Patents

半导体元件的制造方法 Download PDF

Info

Publication number
CN111771256B
CN111771256B CN201880089952.1A CN201880089952A CN111771256B CN 111771256 B CN111771256 B CN 111771256B CN 201880089952 A CN201880089952 A CN 201880089952A CN 111771256 B CN111771256 B CN 111771256B
Authority
CN
China
Prior art keywords
thin film
substrate
semiconductor thin
film layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201880089952.1A
Other languages
English (en)
Other versions
CN111771256A (zh
Inventor
荻原光彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Felix Co ltd
Original Assignee
Felix Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Felix Co ltd filed Critical Felix Co ltd
Priority to CN202110993602.1A priority Critical patent/CN113690184B/zh
Publication of CN111771256A publication Critical patent/CN111771256A/zh
Application granted granted Critical
Publication of CN111771256B publication Critical patent/CN111771256B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018—Bonding of wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/819—Bodies characterised by their shape, e.g. curved or truncated substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Led Devices (AREA)

Abstract

本发明的目的在于通过将半导体磊晶层接合于其他基板而使制造半导体元件的方法效率化。本发明的半导体元件的制造方法包括：形成作为薄膜的固定层的步骤，所述固定层将半导体薄膜层的与母材基板一侧为相反侧的主面的至少一部分与母材基板中的半导体薄膜层一侧的面的至少一部分结合；通过将半导体薄膜层或母材基板的一部分区域去除而形成空隙的步骤；在形成空隙后，在半导体薄膜层的主面将形成于拾取基板的有机材料层与固定层结合的步骤；在有机材料层结合于固定层的状态下将拾取基板沿与母材基板相离的方向移动，由此将半导体薄膜层自第一基板分离的步骤；以及将自母材基板分离后的半导体薄膜层接合于第二基板的步骤。

Description

半导体元件的制造方法
技术领域
本发明涉及一种半导体元件的制造方法及半导体元件。
背景技术
以往已知有一种将半导体磊晶层自母材基板拆下并移至其他基板的技术(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本专利第3813123号公报
发明内容
发明所要解决的问题
图22是用以说明现有技术的图。图22示出了包括母材基板3001、牺牲层3002、半导体磊晶层3003、以及支撑体3004的半导体结构。牺牲层3002设置于半导体磊晶层3003与母材基板3001之间，且因蚀刻而变得小于半导体磊晶层3003。符号3010示出了牺牲层3002受到蚀刻的区域。
支撑体3004的水平方向的剖面与半导体磊晶层3003为同一形状，且设置于半导体磊晶层3003之上。支撑体3004是将半导体磊晶层3003自母材基板3001拆下时用以支撑半导体磊晶层3003的构件。在图22所示的现有技术中，通过利用蚀刻将牺牲层3002去除而将半导体磊晶层3003自母材基板3001上剥离。
在图22所示的现有技术中，半导体磊晶层3003及支撑体3004在牺牲层3002的蚀刻结束的时间点自母材基板3001剥离。因此存在如下课题：在牺牲层3002被完全蚀刻而母材基板3001与半导体磊晶层3003相离的时间点，需要将半导体磊晶层3003移动并载置于与母材基板3001不同的暂时位置。
因此，本发明是鉴于所述方面而成，其目的在于通过将半导体磊晶层接合于其他基板而使制造半导体元件的方法效率化。
解决问题的技术手段
本发明的第一实施方式的半导体元件的制造方法是将形成于第一基板的上方的半导体薄膜层自所述第一基板分离并接合于与所述第一基板不同的第二基板上的半导体元件的制造方法，且包括：形成作为薄膜的固定层的步骤，所述固定层将所述半导体薄膜层的与所述第一基板一侧为相反侧的主面的至少一部分与所述第一基板中的所述半导体薄膜层一侧的面的至少一部分结合；通过将所述半导体薄膜层或所述第一基板的一部分区域、或者所述半导体薄膜层与所述第一基板之间的层的一部分区域去除而形成空隙的步骤；在形成所述空隙后，在所述半导体薄膜层的所述主面将形成于第三基板的有机材料层与所述固定层及所述半导体薄膜层的至少一部分结合区域结合的步骤；在所述有机材料层结合于所述结合区域的状态下将所述第三基板沿与所述第一基板相离的方向移动，由此将所述半导体薄膜层自所述第一基板分离的步骤；以及将自所述第一基板分离后的所述半导体薄膜层接合于所述第二基板的步骤。
所述制造方法可在将所述半导体薄膜层接合于所述第二基板的步骤后还包括：通过将所述有机材料层去除而将所述半导体薄膜层自所述第三基板分离的步骤。
在将所述半导体薄膜层自所述第三基板分离的步骤中，可通过溶解而将所述有机材料层去除。
在形成所述固定层的步骤中可形成如下厚度的所述固定层，即，通过移动所述第三基板的力而将形成于所述第一基板上的所述固定层与形成于所述半导体薄膜层的侧面的所述固定层之间切断的厚度。
在形成所述固定层的步骤中，可以在所述半导体薄膜层的所述主面上的第一方向上在所述半导体薄膜层的两端间延伸存在，且在与所述第一方向正交的第二方向上的所述半导体薄膜层的两侧面中的至少一部分区域中所述半导体薄膜层露出的方式形成所述固定层。
在形成所述固定层的步骤中，可以相较于在所述第一方向上延伸存在的所述固定层对所述半导体薄膜层中的所述第一方向上的两侧面的被覆率，在所述第二方向上延伸存在的所述固定层对所述半导体薄膜层中的所述第二方向上的两侧面的被覆率变小的方式形成所述固定层。
在形成所述固定层的步骤中，可以相较于所述半导体薄膜层的短边的侧面的被覆率，所述半导体薄膜层的长边的侧面的被覆率变小的方式形成所述固定层。
所述制造方法可包括：形成多个所述半导体薄膜层的岛的步骤，以及在形成所述固定层的步骤中，形成与多个所述岛对应的多个所述固定层的步骤。
将所述有机材料层与所述固定层结合的步骤可包括：准备在与多个所述岛对应的位置分别形成有所述有机材料层的所述第三基板的步骤；以及将形成于所述第三基板的多个所述有机材料层结合于多个所述结合区域的步骤。
在形成所述固定层的步骤中，可在所述固定层与所述半导体薄膜层之间设置电极，所述制造方法可在将所述半导体薄膜层接合于所述第二基板的步骤之后还包括：在所述固定层中形成开口的步骤；以及经由所述开口而形成连接于所述电极的配线层的步骤。
所述半导体元件的制造方法可在将所述半导体薄膜层接合于所述第二基板的步骤之后还包括：在所述固定层中形成开口的步骤；在所述开口中设置电极的步骤；形成包含所述固定层的至少一部分的层间绝缘层的步骤；以及经由所述开口而形成连接于所述电极的配线层的步骤。
还包括形成与所述第一基板相同的大小或较所述第一基板小的所述半导体薄膜层的岛的步骤，且在形成所述半导体薄膜层的岛的步骤中，可以所述半导体薄膜层的岛的边的方向与作为所述第一基板的Si(111)基板的＜112＞方向的角度成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。在形成所述半导体薄膜层的岛的步骤中，可以所述半导体薄膜层的岛中的最长边的方向与作为所述第一基板的Si(111)基板的＜112＞方向的角度成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。
在形成所述半导体薄膜层的岛的步骤中，可以由六方晶构成的所述半导体薄膜层的岛中的最长边的方向相对于六方晶的＜1-100＞方向而成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。
在形成所述固定层的步骤中，可在所述固定层与所述半导体薄膜层之间设置电极，所述半导体元件的制造方法可在将所述半导体薄膜层接合于所述第二基板的步骤之后还包括：在所述固定层中形成开口的步骤；以及经由所述开口而形成连接于所述电极的配线层的步骤。
所述制造方法在形成所述固定层的步骤之前可还包括：在所述第一基板上形成由与所述半导体薄膜层不同的材料形成的异种材料层的步骤；以及在所述异种材料层上形成所述半导体薄膜层的步骤，且所述第一基板与所述半导体薄膜层的晶格常数的差小于所述半导体薄膜层与所述异种材料层的晶格常数的差。
所述第一基板与所述半导体薄膜层的热膨胀系数的差例如小于所述半导体薄膜层与所述异种材料层的热膨胀系数的差。另外，所述异种材料层相对于既定的蚀刻方法的蚀刻速度可大于所述第一基板及所述半导体薄膜层相对于所述既定的蚀刻方法的蚀刻速度。
所述制造方法在将所述半导体薄膜层接合于所述第二基板的步骤之前可还包括：准备由热传导率高于所述第一基板的材料构成的所述第二基板的步骤。在所述情况下，可包括：形成多个所述半导体薄膜层的岛的步骤，且在接合于所述第二基板的步骤中，将多个所述半导体薄膜层的岛接合于所述第二基板，在接合于所述第二基板的步骤之后可还包括形成用以连接接合于所述第二基板的多个所述半导体薄膜层的岛的至少任一个的配线的步骤。
所述制造方法可在形成所述固定层的步骤之前，还包括形成所述半导体薄膜层的步骤，且可在形成所述半导体薄膜层的步骤中，形成未露出至所述半导体薄膜层的外周的阶差结构。
本发明的第二实施方式的半导体元件包括：第二基板，与形成有半导体薄膜层的第一基板不同；所述半导体薄膜层，接合于所述第二基板；以及与所述半导体薄膜层不同的固定层，形成于所述半导体薄膜层的第一方向上的所述半导体薄膜层的两端间的至少一部分的区域。所述固定层可形成于所述半导体薄膜层的上表面及所述半导体薄膜层的所述第一方向上的两侧的侧面。所述固定层中，相较于所述半导体薄膜层的所述第一方向上的两侧面的被覆率，所述半导体薄膜层的与所述第一方向正交的第二方向上的两侧面的被覆率小。
所述半导体元件可还包括：电极，设置于所述固定层与所述半导体薄膜层之间；以及配线层，经由形成于所述固定层的开口部结合于所述电极。
所述半导体元件中，由六方晶构成为岛状的所述半导体薄膜层的多个边中的最长边的方向成为六方晶的＜1-100＞方向的角度可为±45°以下。
所述半导体薄膜层可具有未露出至外周的阶差结构。另外，所述的半导体元件可包括：接合于所述第二基板的多个所述半导体薄膜层的岛；配线，用以连接多个所述半导体薄膜层的岛的至少任一个。
发明的效果
根据本发明，起到可使将所移动的半导体磊晶层接合于其他基板的步骤效率化的效果。
附图说明
图1A是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。
图1B是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。
图1C是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。
图1D是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。
图1E是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。
图2A是表示作为第三基板的拾取(pick up)基板的图。
图2B是图2A的A-A剖面。
图2C是表示拾取基板的变形例的图。
图3A是示意性地表示自母材基板将半导体薄膜层的岛分离的步骤的图。
图3B是示意性地表示自母材基板将半导体薄膜层的岛分离的步骤的图。
图3C是示意性地表示自母材基板将半导体薄膜层的岛分离的步骤的图。
图3D是示意性地表示将分离后的半导体薄膜层的岛接合于移动目的地基板为止的步骤的图。
图3E是示意性地表示将分离后的半导体薄膜层的岛接合于移动目的地基板为止的步骤的图。
图3F是示意性地表示将分离后的半导体薄膜层的岛接合于移动目的地基板为止的步骤的图。
图4A是示意性地表示使多个半导体薄膜层的岛移动的步骤的图。
图4B是示意性地表示使多个半导体薄膜层的岛移动的步骤的图。
图4C是示意性地表示使多个半导体薄膜层的岛移动的步骤的图。
图4D是示意性地表示使多个半导体薄膜层的岛移动的步骤的图。
图4E是示意性地表示使多个半导体薄膜层的岛移动的步骤的图。
图5A是用以说明使多个半导体薄膜层的岛移动的方法的图。
图5B是用以说明使多个半导体薄膜层的岛移动的方法的图。
图5C是用以说明使多个半导体薄膜层的岛移动的方法的图。
图5D是用以说明使多个半导体薄膜层的岛移动的方法的图。
图5E是用以说明使多个半导体薄膜层的岛移动的方法的图。
图6是表示本实施方式的半导体元件的制造方法的步骤流程的图。
图7A是半导体元件的制造方法的变形例的一例。
图7B是半导体元件的制造方法的变形例的一例。
图7C是半导体元件的制造方法的变形例的一例。
图7D是半导体元件的A-A线剖面图。
图8A是表示半导体元件的结构的图。
图8B是表示半导体元件的结构的图。
图8C是表示半导体元件的结构的图。
图9A是表示固定层的形状的变形例的图。
图9B是表示固定层的形状的变形例的图。
图9C是表示固定层的形状的变形例的图。
图9D是表示固定层的形状的变形例的图。
图10是示意性地例示用作母材基板的半导体磊晶晶片的图。
图11A是表示角度θ与垂直于半导体薄膜层的岛的长边的方向上的Si(111)基板表面区域的蚀刻速度的关系的图。
图11B是用以说明角度θ的图。
图12是表示六角形状的半导体薄膜层的岛的图。
图13A是作为母材基板的Si(111)基板上所形成的GaN半导体薄膜层的岛的显微镜照片。
图13B是相对于母材基板的结晶方向的半导体薄膜层的岛的长边的方向与图13A不同的、GaN半导体薄膜层的岛的显微镜照片。
图14是将长边与＜1-100＞方向大致平行的半导体薄膜层的岛接合于移动目的地基板的状态的显微镜照片。
图15A是用以说明使固定层容易断裂的方法的图。
图15B是用以说明使固定层容易断裂的方法的图。
图16是表示实际的实验中对固定层的分离状态进行观察而得的结果的显微镜照片。
图17是将自母材基板分离后的半导体薄膜层的岛接合于移动目的地基板的状态的显微镜照片。
图18A是表示具有在短边方向上延伸的区域的固定层的例子的图。
图18B是表示具有在短边方向上延伸的区域的固定层的例子的图。
图19A是示意性地表示将母材基板上所形成的半导体薄膜层分割成各别的半导体薄膜层的岛的状态的图，且是母材基板及半导体薄膜层的岛的顶视图。
图19B是母材基板及半导体薄膜层的岛的剖面图。
图20A是半导体元件的顶视图，所述半导体元件包括形成有未露出至半导体薄膜层的岛的外周的阶差结构的半导体薄膜层。
图20B是图20A所示的半导体元件的A-A线剖面图。
图20C是图20A所示的半导体元件的B-B线剖面图。
图21A是用以说明制造半导体元件的方法的图。
图21B是用以说明制造半导体元件的方法的图。
图21C是用以说明制造半导体元件的方法的图。
图21D是用以说明制造半导体元件的方法的图。
图21E是用以说明制造半导体元件的方法的图。
图21F是用以说明制造半导体元件的方法的图。
图21G是用以说明制造半导体元件的方法的图。
图21H是用以说明制造半导体元件的方法的图。
图21I是用以说明制造半导体元件的方法的图。
图22是用以说明现有技术的图。
符号的说明
101、401、501、701、801、901、1001、3001：母材基板
102：预定去除层
103、117、403a、403b、403c、503a～503c、703a、703b、703c、703d、803：空隙
104：半导体薄膜层
106：预定去除区域
108、109、408a、408b、408c、508a、508b、508c、708a、708b、708c、708d、718a、718b、808、920：半导体薄膜层的岛/岛
110、112、114、410a、410b、410c、414a、414b、414c、416a、416b、416c、510a、510b、510c、514a、514c、516a、516c、705a、705b、705c、705d、714a、714b、814、928：固定层
130、131、921、922、1002a、1002b：区域
200、200'、420、520、710、930：拾取基板
201、421、521、711：基底基板
202、422a、422b、422c、522a、522c：拾取凸块
204、712：拾取层
210、430、530：结构
301、451、531、731、831、931：移动目的地基板
302、551：表面
308、558a、558c：面
742、744：元件等搭载区域
800：半导体元件
816a、816b：开口部
822、824、924、925：电极
842、926：层间绝缘膜
854、856、927：配线层
923：外周壁
1003：槽
3002：牺牲层
3003：半导体磊晶层
3004：支持体
3010：牺牲层受到蚀刻的区域
a、b：侧面
L1、L2、L3、L4：长度
L2a、L2b：宽度
θ：角度
具体实施方式
[半导体元件的制造方法的概要]
在本实施方式的半导体元件的制造方法中，使作为第一基板的母材基板上的半导体薄膜层的岛移动至作为第二基板的移动目的地基板，从而制造具有移动目的地基板及半导体薄膜层的半导体元件。“半导体薄膜层的岛”是与母材基板相同大小的半导体薄膜层的区域、或较母材基板小的半导体薄膜层的区域。在一块母材基板上可形成有一个半导体薄膜层的岛，也可形成有多个半导体薄膜层的岛。
本实施方式的半导体元件的制造方法的特征在于：形成在半导体薄膜层的岛自母材基板分离的状态下对半导体薄膜层的岛进行支撑的固定层，以使得在为了将半导体薄膜层的岛自母材基板移动至移动目的地基板而将半导体薄膜层的岛自母材基板分离的状态下，半导体薄膜层的岛能够在母材基板上维持稳定的状态。通过所述方式，可在使半导体薄膜层的岛连结于作为第三基板的拾取基板上所形成的有机物层之后，将半导体薄膜层的岛自母材基板分离，并使分离后的半导体薄膜层的岛移动至第二基板。
[将半导体薄膜层的岛自母材基板拆下的步骤]
图1A～图1E是用以说明将半导体薄膜层的岛自母材基板拆下的方法的图。以下，参照图1A～图1E来说明将半导体薄膜层的岛自母材基板拆下的方法的概要。
首先，如图1A所示，在作为第一基板的母材基板101上形成预定去除层102，并在预定去除层102上形成作为半导体磊晶层的半导体薄膜层104。预定去除层102是在之后的步骤中通过蚀刻而去除的区域。
预定去除层102例如是由当使用既定的蚀刻方法(使用既定的蚀刻液的湿式蚀刻或使用既定的气体的干式蚀刻)进行蚀刻时的蚀刻速度与母材基板101及半导体薄膜层104不同的材料而形成。预定去除层102也可由与母材基板101相同的材料形成。例如，预定去除层102可为母材基板101的表面附近的一部分区域。
半导体薄膜层104例如为通过磊晶成长而形成的半导体薄膜层或通过晶片接合(wafer bonding)而形成的半导体薄膜层。半导体薄膜层104也可为通过其他方法而形成的半导体薄膜层。
半导体薄膜层104例如为III-V族化合物半导体材料(例如GaAs、AlGaAs、InGaAs、InP、InAlGaP等)、III族氮化物半导体材料(例如GaN、InN、AlGaN、InGaN、AlN等)、氧化物半导体材料(例如ZnO、Ga2O3等)、IV族化合物半导体材料(SiC等)、金刚石、Si或SiGe等。母材基板101例如为III-V族化合物半导体材料基板(例如GaAs基板、InP基板等)、III族氮化物半导体材料基板(例如GaN基板)、氧化物半导体材料基板(例如ZnO基板、Ga2O3基板等)、IV族化合物半导体基板(例如SiC等)、金刚石基板、或Si、SiGe等。
继而，如图1B所示，将半导体薄膜层104分割成多个岛区域而形成半导体薄膜层的岛108(以下有时将“半导体薄膜层的岛108”称为“岛108”)。岛108的形状并无限定，在以下的说明中例示岛108为长方形的情况。岛108例如可为正方形或六角形。再者，也可代替将半导体薄膜层104分割成多个岛区域而通过在母材基板101的上方使半导体薄膜层104选择成长来形成单独的或多个岛108。
另外，形成岛108的方法为任意的，可例示以下的方法。
1)通过光刻/蚀刻步骤对半导体薄膜层104进行加工而形成岛108的方法
2)在母材基板101的上方使半导体薄膜层104选择成长的方法
3)沿母材基板101上的横向(水平方向)使半导体薄膜层104横向成长的方法
以下，对多个半导体薄膜层的岛108中的一个半导体薄膜层的岛108进行说明。在所述步骤中，如图1B所示，包括预定去除层102在内也可形成为岛108。预定去除层102中包含于岛108的区域为图1B所示的预定去除区域106。
继而，如图1C及图1D所示，形成作为薄膜的固定层110，所述固定层110将岛108中的与母材基板101一侧为相反侧的主面的至少一部分与母材基板101中的岛108侧的面的至少一部分结合。固定层110例如是在岛108的上表面至母材基板101之间延伸存在的形状，但固定层110只要可将岛108与母材基板101结合，则也可为其他形状。例如，固定层110也可由将岛108的包含长度方向上的两侧面的区域与母材基板101结合的两个薄膜构成。另外，固定层110也可为在岛108的短边方向上以将母材基板101作为起点及终点而跨越岛108的方式延伸存在的薄膜。另外，固定层110可与岛108的边平行，也可形成为在与岛108的边的方向不同的方向上延伸。
在形成在岛108的长度方向上延伸存在的固定层110的情况下，在形成固定层110的步骤中，以在半导体薄膜层104的主面上的第一方向(所述方向例如是将半导体薄膜层104的被覆率高的两侧面连结的方向)上在半导体薄膜层104的两端间延伸存在，且在与第一方向正交的第二方向上的半导体薄膜层104的两侧面中的至少一部分区域中半导体薄膜层104露出的方式形成固定层110。在岛108为长方形的情况下，固定层110对岛108的长边的侧面的被覆率小于对短边的侧面的被覆率。通过所述方式，当实施后述的蚀刻时，可缩短为了将岛108与母材基板101分离而将岛108或母材基板101的一部分区域、或者将岛108与母材基板101之间的层的一部分区域去除为止的时间。
图1D为与图1C对应的顶视图。固定层110发挥如下功能：以岛108的在至少正下方的母材基板101上的位置不变的方式，将岛108留存于母材基板101的上方。固定层110为包含如下材料的薄膜层：所述材料相对于用以对预定去除区域106进行蚀刻的蚀刻手段而具备耐蚀刻性能。
作为固定层110的材料，例如可使用氧化膜(例如SixOy、SixOyNz、AlxOy、AlxOyNz等)、或氮化膜(例如SixNy、AlxNy等)等无机绝缘膜。无机绝缘膜可为单层或不同材料的层叠。例如使用化学气相沉积(Chemical Vapor Deposition，CVD)法形成无机绝缘膜，并通过标准的光刻及蚀刻的工艺将无机绝缘膜的一部分去除，由此可形成所期望的固定层110。当形成固定层110时，若具有相对于用以对预定去除区域106进行蚀刻的既定的蚀刻手段的耐性，则作为固定层110的材料，也可使用有机膜(例如感光性涂布膜、感光性有机片材等)。
固定层110的厚度可根据半导体薄膜层的岛108的尺寸及厚度而选择最适合的厚度。固定层110的薄膜厚度例如为较半导体薄膜层的岛108的厚度(即形成于母材基板101上的半导体薄膜层104的厚度)薄的厚度。固定层110的厚度优选为如下厚度：通过在将后述的作为第三基板的拾取基板200结合于固定层110及半导体薄膜层104的至少一部分结合区域的状态下沿与母材基板101相离的方向移动拾取基板200的力，将形成于母材基板101上的固定层110与形成于半导体薄膜层的侧面的固定层110之间切断的厚度。
图1D所示的半导体薄膜层的岛108具有长度为L1与L2的边，且L1＞L2。固定层110具有被覆岛108的上表面的第一区域、被覆岛108的右侧面的第二区域、以及被覆岛108的左侧面的第三区域。固定层110在具有第二区域及第三区域之前还具有被覆母材基板101的区域。在图1D所示的例子中，固定层110未被覆岛108的四个侧面中的长边的侧面(即长度为L1的边的侧面)，且被覆短边的侧面(即长度为L2的边的侧面)的一部分。
继而，如图1E所示，通过将岛108或母材基板101的一部分区域、或者岛108与母材基板101之间的预定去除区域层的一部分区域去除而形成空隙103。例如，将岛108的与至少正下方的母材基板101连接的区域蚀刻去除，从而在岛108与母材基板101之间的至少岛108的正下方区域中形成空隙103。当形成空隙103时，理想的是使用岛108相对于所使用的蚀刻液或蚀刻气体的蚀刻速度至少小于预定去除区域106的蚀刻速度的蚀刻液或蚀刻气体。
在所述蚀刻步骤中，例如在预定去除区域层的蚀刻各向同性地进行且蚀刻速度不受方向影响的情况下，因垂直于岛108的长边的方向上的蚀刻距离短，故相较于垂直于短边的方向上的蚀刻而蚀刻结束得早。因此，通过开放长边的侧面，或者通过以相较于短边上的固定层110的被覆率而长边上的固定层110的被覆率变小的方式形成固定层110，可更快地结束蚀刻而形成空隙103。通过所述方式，在用以去除预定去除区域106的蚀刻步骤中，可降低在岛108中产生蚀刻损伤的风险。
再者，在以上的说明中，例示了通过利用蚀刻而去除预定去除层102来形成空隙103的情况，但也可通过在不形成预定去除层102的情况下利用各向异性蚀刻而将母材基板101的表面区域去除来形成空隙。
在通过利用各向异性蚀刻而将母材基板101的表面的区域去除来形成空隙的情况下，在形成固定层的步骤中，优选为将蚀刻速度大的方向上的两侧面设为第二方向。第二方向上的两侧面可整体完全露出，也可由固定层110被覆一部分区域。而且，优选为以相较于在第一方向上延伸存在的固定层110对半导体薄膜层104中的第一方向上的两侧面的被覆率，在第二方向上延伸存在的固定层110对半导体薄膜层104中的第二方向上的两侧面的被覆率变小的方式形成固定层110。通过所述方式，可通过实施蚀刻而容易地形成空隙103。
另外，在以上的说明中，例示了半导体薄膜层的岛108为长方形的情况，但在如下情况下岛108也可为正方形。
1)通过利用蚀刻将预定去除层102去除而将半导体薄膜层自母材基板分离的情况
2)使用用以将母材基板101的表面区域去除的各向异性蚀刻的情况
3)岛108的尺寸非常小的情况(例如为20μm以下的情况)
[将半导体薄膜层的岛108分离的步骤]
图2A是表示用以将半导体薄膜层的岛108自母材基板101分离的作为第三基板的拾取基板200的图。图2B是图2A的A-A剖面。如图2B所示，拾取基板200具有基底基板201、以及形成于基底基板201上的包含有机材料的拾取凸块202。作为基底基板201，例如可选择石英、蓝宝石、玻璃等的透明基板；Si等的半导体基板；陶瓷基板；或金属基板等。基底基板201可为单一材料，也可为层叠材料。另外，基底基板201也可为利用其他材料对表面进行了涂敷的基板。
拾取凸块202例如为有机材料层，且可在基底基板201上涂布感光性有机材料并利用标准的光刻工艺而形成。有机材料层例如可通过利用旋涂法、浸渍法等而在拾取基底基板上进行涂敷来形成，也可通过将有机材料膜贴附于拾取基底基板上来形成。
拾取基板的结构可根据所拾取的岛108的形状或尺寸而进行各种变形。例如，拾取基板可具有插入至基底基板201与拾取凸块202之间的其他结构。另外，拾取基板也可如图2C所示的拾取基板200'那样，不具有与作为自母材基板101分离的对象的岛108的形状相对应的拾取凸块202，而具有面积较岛108大且平坦的拾取层204。
图3A～图3C是示意性地表示使用拾取基板200而将岛108自母材基板101分离的步骤的图。
首先，如图3A所示，使拾取基板200的拾取凸块202的位置对准岛108。具体而言，将拾取基板200配置于固定层110及岛108的至少一部分区域与拾取凸块202的至少一部分区域重合的位置。
接着，如图3B所示，使拾取凸块202接触或压接于固定层110及岛108的至少一部分区域。由此，将拾取凸块202连结于固定层110及岛108的至少一部分区域。若在岛108与母材基板101之间形成有空隙103的状态下，使拾取基板200接触固定层110及岛108并向下施力，则在岛108与空隙103的边界线的附近(图3B的虚线部分)，固定层110中产生龟裂或固定层110断裂。
在固定层110中产生了龟裂的状态或固定层110断裂的状态下，如图3C所示，通过将与固定层110的一部分区域连结的状态下的拾取基板200提起，固定层110分离成与岛108相接的固定层114、以及与母材基板101相接的固定层112，从而可将半导体薄膜层的岛108及作为固定层110的一部分区域的固定层114自母材基板101分离。
再者，也可在自母材基板101分离后的岛108的母材基板101侧的面上伴有与半导体薄膜层104不同材料的半导体层的状态下，将岛108自母材基板101分离。例如，自母材基板101分离后的岛108也可伴有设置于母材基板101上的、用以使半导体薄膜层104选择成长或横向成长的掩模膜或介电体层。
[将半导体薄膜层的岛108接合于其他基板的步骤]
图3D～图3F是示意性地表示将分离后的岛108接合于移动目的地基板301为止的步骤的图。如图3D所示，将在拾取基板200上连结有岛108及固定层114的状态的结构210定位于作为第二基板的移动目的地基板301的上方的既定位置。
其后，如图3E所示，将结构210中的固定层114下方的岛108的面308压接于移动目的地基板301，从而将岛108接合于移动目的地基板301。也可在将岛108压接于移动目的地基板301的步骤之前，对所接合的面(半导体薄膜层的岛108的面308与移动目的地基板301的表面302)适当进行表面处理。
接着，如图3F所示，自固定层114将拾取凸块202及基底基板201去除。例如，可通过浸渍于溶解构成拾取凸块202的有机材料的有机溶剂等药液中以使拾取凸块202溶解，而将固定层114与基底基板201分离。
再者，在将岛108压接于移动目的地基板301上的步骤中，在移动目的地基板301与岛108的接合牢固的情况下，可在利用有机溶剂等药液使拾取凸块202溶解之前将拾取基板200提起。所述情况下，在将拾取基板200提起后，可追加利用有机溶剂等药液对接合有岛108的移动目的地基板301上进行清洁的步骤。
再者，在接合于所述移动目的地基板301的岛108中，也可在形成固定层110的步骤之前形成既定的元件结构或元件结构的一部分。另外，在将岛108接合于所述移动目的地基板301上之后，可对固定层110进行加工，或者在半导体薄膜层上形成层间绝缘膜或形成与外部结构的电性连接的配线结构等。
另外，在以上的说明中，将岛108接合于移动目的地基板301的表面，但也可在移动目的地基板301与岛108之间设置其他层(无机材料薄膜层或有机材料薄膜层等)。另外，也可在接合步骤之后设置热处理步骤。
另外，在将自母材基板101分离后的岛108接合于移动目的地基板301的情况下，也可在岛108中的接合于移动目的地基板301一侧的面上伴有与半导体薄膜层104不同材料的半导体层的状态下接合于移动目的地基板301。例如，也可将伴有设置于母材基板101上的、用于半导体薄膜层104的选择成长或横向成长的掩模膜或介电体层的状态下的岛108接合于移动目的地基板301。
[移动多个岛108的方法]
在以上的说明中，对移动一个半导体薄膜层的岛108的方法进行了说明，但在本实施方式的半导体元件的制造方法中，也可如图4A～图4E所示移动多个半导体薄膜层的岛408a、408b、408c。在将多个岛408a、408b、408c成批地自母材基板401分离的情况下，准备包括与多个岛408a、408b、408c对应的多个拾取凸块422a、422b、422c的拾取基板420。然后，通过与所述步骤相同的步骤而使拾取基板420接触或压接于固定层410a、410b、410c及岛408a、408b、408c，将多个岛408a、408b、408c自母材基板401分离，并将多个岛408a、408b、408c接合于移动目的地基板451上。
图4A～图4E是示意性地表示使多个岛408a、408b、408c移动的步骤的图。在图4A～图4E中，母材基板401、多个空隙403a、403b、403c、多个岛408a、408b、408c、多个固定层410a、410b、410c、多个固定层414a、414b、414c、多个固定层416a、416b、416c、拾取基板420、基底基板421、多个拾取凸块422a、422b、422c、结构430以及移动目的地基板451分别与图3A～图3F中的母材基板101、空隙103、岛108、固定层110、固定层114、固定层112、拾取基板200、基底基板201、拾取凸块202、结构210以及移动目的地基板301对应。在将多个岛408a、408b、408c自母材基板401分离的情况下，也可使用如图2C所示的、不具有拾取凸块且包括包含有机材料的拾取层的拾取基板。
[多个半导体薄膜层的移动]
图5A～图5E是用以说明使多个半导体薄膜层的岛移动的方法的图。在图5A～图5E中，母材基板501、多个空隙503a、503b、503c、多个岛508a、508b、508c、多个固定层510a、510b、510c、多个固定层514a、514c、多个固定层516a、516c、拾取基板520、基底基板521、多个拾取凸块522a、522c、结构530、移动目的地基板531以及表面551分别与图3A～图3F中的母材基板101、空隙103、岛108、固定层110、固定层114、固定层112、拾取基板200、基底基板201、拾取凸块202、结构210、移动目的地基板301以及表面302对应。以下，对选择母材基板上所形成的多个半导体薄膜层的岛中的一部分岛并移动至移动目的地基板的方法进行说明。
如图5A所示，在半导体薄膜层的岛的至少正下方形成空隙503a～空隙503c后，仅在与所选择的半导体薄膜层的岛508a及岛508c对应的位置，在拾取基板520的基底基板521上设置有机材料的拾取凸块522a、拾取凸块522c。继而，使拾取凸块522a与拾取凸块522c接触或压接于岛508a与岛508c，从而将拾取基板520连结于所选择的岛508a及岛508c。图5B为图5A的俯视图，图5B的A-A剖面相当于图5A。
接着，如图5C所示，将连结有所选择的岛508a及岛508c的拾取基板520提起，从而仅将所选择的岛508a及岛508c自母材基板501分离。图5C是表示通过拾取基板520而将所选择的岛508a及岛508c提起的状态的图。如图5C所示，未选择的岛508b残留于母材基板501上。
接着，如图5D所示，将在拾取基板520上连结有岛508a、岛508c、固定层514a及固定层514c的结构(图5C所示的结构530)配置于移动目的地基板531上的既定位置。继而，将岛508a及岛508c中的与固定层514a及固定层514c为相反侧的面558a及面558c压接于移动目的地基板531的表面551，从而将所选择的岛508a及岛508c接合于移动目的地基板531。
接着，自移动目的地基板531将拾取凸块522a、拾取凸块522c及基底基板521去除，由此可制造如图5E所示那样在移动目的地基板531上接合有半导体薄膜层的岛508a及岛508c的半导体元件。
[半导体元件的制造方法的步骤流程]
图6是表示本实施方式的半导体元件的制造方法的步骤流程的图。如图6所示，在本实施方式的半导体元件的制造方法中，可使用包括与母材基板501上的既定的所选择的半导体薄膜层的岛508a、508c对应的、有机材料的拾取凸块522a、522c的拾取基板520，将所选择的岛508a、508c自母材基板501分离并接合于移动目的地基板531。通过所述方式，起到可自母材基板501上的多个岛508a、508b、508c中选择所期望的岛508a、508c而接合于移动目的地基板531的效果。
关于用以将母材基板501上的多个岛508a、508b、508c中的所期望的岛508a、508c自母材基板501分离的分离图案，显然可进行各种变形。
[本实施方式的半导体元件的制造方法所带来的效果]
根据以上所说明的半导体元件的制造方法，使用包括在基底基板201上通过光刻并利用有机材料而形成的拾取凸块202的拾取基板200，将通过固定层110而固定于母材基板101上的半导体薄膜层的岛108自母材基板101分离，并将连结于拾取基板200的半导体薄膜层的岛108压接并接合于移动目的地基板301。通过所述方式，可将自母材基板101分离的半导体薄膜层104容易地移动至其他基板。
另外，对本领域技术人员而言显而易见的是，可对应于自母材基板101分离的半导体薄膜层的岛108而容易地制作包括最适合的形状与尺寸的拾取凸块202的拾取基板200。根据本实施方式的半导体元件的制造方法，能够使用可容易地制作的拾取基板200来将半导体薄膜层的岛108自母材基板101分离并接合于移动目的地基板301，因此可以低成本来实现半导体薄膜层的岛108的移动。
进而，在将半导体薄膜层的岛108接合于移动目的地基板301后，自移动目的地基板301上将包含有机材料的拾取凸块202及拾取基板200的基底基板201去除，因此也起到可对基底基板201进行重复再利用的效果。
另外，如上所述，在形成在岛108的长度方向上延伸存在的固定层110的情况下，产生如下所述的效果。
(1)于在半导体薄膜层的岛108与母材基板101之间形成空隙的步骤中使用蚀刻液或蚀刻气体的情况下，可保护半导体薄膜层表面、形成于半导体薄膜层的岛108的电极、配线等元件结构。
(2)在形成半导体薄膜层的岛108与母材基板101之间的空隙之后接合于移动目的地基板301上为止的步骤中，可减少因施加于半导体薄膜层的岛108的应力而造成的半导体薄膜层的岛108的翘曲量。若如此那样通过以减少应力的方式进行调整而半导体薄膜层的岛108的翘曲得到减少，则例如在形成有空隙的状态下，也容易通过固定层110而在母材基板101上保持半导体薄膜层的岛108。其结果，容易进行通过拾取基板200的对半导体薄膜层的岛108的分离，并且于在移动目的地基板301上的接合步骤中，容易使半导体薄膜层的岛108保持于移动目的地基板301上。
(3)在接合于移动目的地基板301上之后的元件形成步骤中，可将固定层110用作配线层与半导体薄膜层之间的层间绝缘膜等。
(4)在接合于移动目的地基板301上之后的元件形成步骤中在固定层110上形成配线层的情况下，可防止当固定层110不连续时所存在的阶差处的配线层的断线。
(5)容易确保使用接合于移动目的地基板301上的半导体薄膜层的岛108而形成的半导体元件的特性的均一性。通过半导体薄膜层的岛108的表面经连续的固定层110被覆，例如自发光元件上表面出射的光的强度分布变得均一。在由不连续的固定层110被覆的情况下，在固定层110的不连续区域中光强度发生变化。
再者，在以上的说明中，以矩形形状对半导体薄膜层的形状进行了说明，但除矩形形状以外，也可为圆形或具有复杂的形状的形状。另外，在以上的说明中，例示(图示)了不具有元件结构的单纯的半导体薄膜层，但半导体薄膜层也可具有元件结构。另外，半导体薄膜层表面也可不平坦而包括与元件结构对应的介电体材料或金属材料的薄膜结构。
[半导体元件的制造方法的变形例]
图7A～图7D为半导体元件的制造方法的变形例的一例。在图7A～图7D中，母材基板701、多个空隙703a、703b、703c、703d、多个岛708a、708b、708c、708d、718a、718b、多个固定层705a、705b、705c、705d、多个固定层714a、714b、拾取基板710、基底基板711、拾取层712以及移动目的地基板731分别与图2C、图3A～图3F中的母材基板101、空隙103、岛108、固定层110、固定层114、拾取基板200、基底基板201、拾取层204以及移动目的地基板301对应。如图7A及图7B(图7B为图7A的A-A剖面图)所示，也可将母材基板701上的多个半导体薄膜层的岛(例如岛708a、岛708b、岛708c、岛708d、岛718a、岛718b)中的、既定的一部分多个岛自母材基板分离。另外，如图7C及图7D(图7D为图7C的A-A剖面图)所示，可将自母材基板701分离后的岛(图7C的708a、708b、718a、718b)良好地接合于在一部分区域(图7C中的元件等搭载区域742、元件等搭载区域744)中搭载有其他元件的移动目的地基板731上的既定位置。
[复合材料元件的制作顺序]
图8A～图8C是表示使用所述半导体元件的制造方法而制造的半导体元件800的结构的图。半导体元件800是通过所述制造方法而制造的复合材料元件。半导体元件800可通过如下方式制造：将在母材基板上形成了元件结构的半导体薄膜层的岛808自母材基板801分离而接合于移动目的地基板831，并形成连接至半导体薄膜层外的配线。此处所示的例子为一例，可适用于各种种类、材料、结构的半导体元件。
图8A示出了半导体元件800的剖面结构。在图8A中示出了半导体薄膜层的岛808；形成于岛808的电极822、电极824；在电极位置处包括开口部816a、816b的固定层814；层间绝缘膜842、配线层854及配线层856。
当制造半导体元件800时，在母材基板上形成用以形成既定的元件的半导体薄膜层后，形成电极822及电极824、或者进行向半导体薄膜层的岛808的分割(元件分离)，由此形成元件结构。其后如图8B所示那样形成固定层814。进而，至少在母材基板801与岛808之间形成空隙803。在空隙803的形成中，通过将预定去除区域蚀刻去除来形成。
其后，将包括包含有机材料的拾取凸块或拾取层的拾取基板连结于岛808及固定层814的一部分区域后，将岛808自母材基板801分离。其后，接合于移动目的地基板831上的既定的位置。移动目的地基板831例如也可设为与母材基板801或岛808不同的材料。在接合之前，视需要也可进行所接合的面(岛的接合面及移动目的地基板表面)的用于接合的表面处理。虽未图示，但也可在移动目的地基板831与岛808之间设置其他薄膜层。
在将岛808接合于移动目的地基板831之后，如图8C所示，在用作绝缘膜的固定层814中的、岛808上的电极822及电极824的位置处形成开口部。其后，形成用于配线形成的层间绝缘膜842，并如图8A所示那样形成配线层854及配线层856，将配线层854及配线层856分别结合于电极822及电极824。如此那样，固定层814在岛808的上表面、以及在岛808的第一方向上的两侧面延伸存在的半导体元件800的制作结束。
如上所述，根据本实施方式的半导体元件的制造方法，可将形成于母材基板上的包括元件的半导体薄膜层的岛良好地自母材基板分离，并可良好地接合于移动目的地基板，从而可获得具有高性能、高可靠性的复合材料元件。所述制造方法中可适用半导体元件所包括的半导体薄膜层的尺寸、结构等的各种形态。拾取基板所包括的包含有机材料的拾取凸块例如通过标准的光刻而制作，因此可与元件结构及半导体薄膜层的形态的各种变更、以及移动目的地基板的形态的各种变更对应地且容易地准备最适合的拾取基板。如此，根据本实施方式的半导体元件的制造方法，可容易地实现最适合的半导体薄膜层的自母材基板的分离及在移动目的地基板上的接合。
[固定层110的形状的变形例]
图9A～图9D是表示固定层110的形状的变形例的图。
如图9A所示，可使设置于母材基板101的固定层110的宽度L2b及被覆半导体薄膜层的岛108的侧面的固定层110的宽度L2b较被覆岛108的上表面的固定层的宽度L2a窄。通过所述方式，当通过拾取基板200将岛108自母材基板101拆下时，设置于母材基板101的固定层110与设置于岛108的固定层110容易分离。
所述情况下，如图9B所示，在接合于移动目的地基板301的复合材料元件的形态中，被覆半导体薄膜层的岛108的短边的侧面的固定层114的宽度L2b也较被覆上表面的固定层114的宽度L2a窄。
另外，如图9C所示，也可在被覆半导体薄膜层的岛108的固定层110的长边区域中，设置被覆半导体薄膜层的岛108的长边的侧面的一部分且向母材基板101延伸存在的区域130。此时，优选设为固定层110对长边的侧面的被覆率小于对短边的被覆率。所述情况下，如图9D所示，在将半导体薄膜层的岛108接合于移动目的地基板301的形态下，成为形成有对半导体薄膜层的岛108的长边的侧面的一部分进行被覆的固定层110的区域131的状态。所述状态下，固定层110对长边的侧面的被覆率小于对短边的被覆率。
[半导体薄膜层104的晶格缺陷的减少]
在Si晶片上形成GaN磊晶层的过程中，有时会因母材基板101的材料与半导体薄膜层的材料的晶格不匹配、及母材基板101的材料与半导体薄膜层的材料的热膨胀系数的不匹配(热膨胀系数的差异)而在半导体薄膜层104中导入结晶缺陷。
为解决此种课题，作为母材基板101，可使用与半导体薄膜层相同系统的材料。所述情况下，难以利用蚀刻来将半导体薄膜层自母材基板101分离，因此，可将在母材基板101与半导体薄膜层104之间设置有与母材基板101及半导体薄膜层104的材料的蚀刻速度的差大的异种材料层的半导体晶片用作第一基板。另外，也可将在母材基板101与半导体薄膜层104之间设置有由晶格常数及热膨胀系数不同的材料构成的异种材料层的半导体晶片用作第一基板。作为异种材料层的材料，例如可使用Si。所述情况下，优选为将设置于母材基板101与半导体薄膜层104之间的异种材料层的厚度的上限设为与半导体薄膜层104的厚度相同。
母材基板101与半导体薄膜层104的晶格常数的差例如小于半导体薄膜层104与异种材料层的晶格常数的差。另外，母材基板101与半导体薄膜层104的热膨胀系数的差例如小于半导体薄膜层104与异种材料层的热膨胀系数的差。
在母材基板101例如为GaN基板，异种材料层例如由Si(111)形成，半导体薄膜层104例如由GaN形成的情况下，GaN的热膨胀系数2.59ppm小于Si(111)的热膨胀系数5.59ppm，因此有时在母材基板101中产生在下侧翘曲的应力(凸出至上侧的方向的应力)，在半导体薄膜层104中，与母材基板101相反地，产生在上侧翘曲的应力(凸出至下侧的方向的应力)。如此，通过在母材基板101及半导体薄膜层104中分别产生相反方向的应力，可使得母材基板101及半导体薄膜层104不易翘曲。
进而，通过将设置于母材基板101与半导体薄膜层104之间的异种材料层的厚度的上限设为与半导体薄膜层104相同，即便设置于母材基板101与半导体薄膜层104之间的异种材料层的热膨胀系数与半导体薄膜层104的热膨胀系数不同，但基板(母材基板101与薄的异种材料层的层叠结构)的热应力对半导体薄膜层104的影响中，与半导体薄膜层104的热膨胀系数差小的母材基板101的影响为支配性的。因此，可将异种材料层对半导体薄膜层104带来的热应力的影响抑制得小。其结果，可减少半导体薄膜层104的晶格缺陷。
另外，异种材料层相对于既定的蚀刻方法的蚀刻速度大于母材基板101及半导体薄膜层104相对于既定的蚀刻方法的蚀刻速度。通过所述方式，可形成晶格缺陷少的半导体薄膜层104，并且通过利用异种材料层来形成图1C所示的预定去除区域106，可有效率地形成空隙103。
[移动目的地基板301的材料的变形例]
在半导体元件的芯片尺寸大的情况下会产生如下课题：因作为半导体元件芯片的基底的基板材料的热传导特性而在芯片内产生热分布，当半导体元件芯片运行时，在芯片的中央区域，芯片的温度上升大。尤其在作为半导体元件芯片的基底的基板的热传导率小的情况下，会产生所述温度分布大的课题。
因此，作为移动目的地基板301的材料，可选择具有较母材基板101的热传导率高的热传导率的材料。作为移动目的地基板301，例如可使用：SiC、AlN、SiN等的陶瓷基板；Cu或Al等的金属基板；包含由W、Cr、Cu、Mo等多种金属构成的复合金属材料、金属材料层与陶瓷材料的复合材料基板或层叠材料基板；包含碳的材料的基板等。通过使移动目的地基板301的热传导率大于母材基板101的热传导率，可制造容易散热的半导体元件。
通过将半导体薄膜层分割成多个岛，并将分别形成于分割后的多个岛上的多个要素元件相互连接，可使要素元件的散热性提高，因此可抑制由多个要素元件构成的半导体元件的温度上升。尤其通过作为移动目的地基板301而使用热传导率高的材料，即便在流动大电流的运行中也可抑制各要素元件的温度上升。
当制造由多个要素元件构成的集合半导体元件时，可使形成于母材基板101的半导体薄膜层的多个岛108同时移动至移动目的地基板301。通过在移动至移动目的地基板301的多个岛108上形成电极，或者形成将多个岛108的至少任一个之间加以连接的配线图案，可制造多个要素元件联合运行的集合半导体元件。
[结晶方向的最佳化]
图10是示意性地例示用作母材基板101的半导体磊晶晶片的图。在图10中，示出了形成于作为母材基板101的Si基板上的多个III族氮化物半导体薄膜层的岛108。为以良好的状态将III族氮化物半导体薄膜层的岛108自母材基板101拆下，岛108的边的方向优选为相对于作为母材基板101的Si(111)基板的＜112＞方向而为±45°以下的角度范围。岛108的长边的方向优选为作为母材基板101的Si(111)基板的＜112＞方向。
Si(111)相对于特定的蚀刻液而显示出各向异性蚀刻特性。通过利用Si(111)的各向异性蚀刻特性，无需对晶片整体进行蚀刻去除，通过利用蚀刻而将Si(111)的表面区域去除，便可将在Si(111)上进行磊晶成长而得的半导体薄膜层自Si(111)分离。以前，在使用Si(111)作为母材基板101的情况下，并不知晓在母材基板101上进行磊晶成长而形成的半导体薄膜层的岛108的方向的优选方向。相对于此，发明人发现，优选为将岛108的一条边(例如较长的边)的方向设为相对于Si基板的＜112＞方向而为±45°以下的角度范围。尤其发明人发现，进而优选为将岛108的长边的方向设为与Si基板的＜112＞方向大致平行。
另外，发明人发现，在由六方晶形成半导体薄膜层的岛108的情况下，优选为将半导体薄膜层的岛108的长边的方向设为相对于如GaN等III族氮化物半导体单结晶那样的六方晶材料的＜1-100＞方向而成为±45°以下的角度范围。尤其发明人发现，进而优选为将半导体薄膜层的岛108的长边的方向设为与六方晶材料的＜1-100＞方向大致平行。
如图10所示，岛108具有长度为L3的边与长度为L4的边。在以下的说明中，例示为边的长度L3较边的长度L4长的长方形的情况，但在L3＝L4的情况下(即岛108为正方形的情况下)，将任一边设为长边而也可适用本发明。
在岛108为长方形的情况下，优选为以使具有L3的长度的边(较长的边)与Si(111)基板的＜112＞方向大致平行的方式形成岛108。此处，所谓大致平行，是指在某一定的误差或偏差的范围内平行，且不会极端大幅地偏离平行(例如相对于平行而不会超过±10°)。
若在Si(111)基板上使C面((0001)面)的III族氮化物半导体薄膜层进行结晶成长，则Si的＜112＞方向与III族氮化物半导体薄膜层的结晶方向＜1-100＞方向平行。所述情况下，优选为以使岛108的长度为L3的边与III族氮化物半导体磊晶层的结晶的＜1-100＞方向大致平行的方式形成岛108。
如已述那样，作为形成岛108的方法而可采用多种方法，例如，通过对结晶成长而得的半导体薄膜层实施蚀刻，可形成一条边的方向与III族氮化物半导体磊晶层的结晶的＜1-100＞方向大致平行的半导体薄膜层的岛108。
另外，也可通过在母材基板101上由SiO2、SixNy等的无机绝缘膜形成具有开口的掩模层，并在开口区域中使半导体薄膜层选择成长，从而形成岛108的最长的边的方向与Si(111)的＜112＞方向或六方晶的＜1-100＞方向大致平行的半导体薄膜层的岛108。另外，也可通过自选择成长而得的半导体薄膜层沿横向在掩模层上进行结晶成长，而形成岛108的最长的边的方向与Si(111)的＜112＞方向或六方晶的＜1-100＞方向大致平行的半导体薄膜层的岛108。在掩模层上进行结晶成长而得的半导体薄膜层的岛108与在掩模层之外的区域进行结晶成长而得的半导体薄膜层相比，缺陷少，可获得高品质的结晶成长区域。
根据发明人进行的验证实验，在使半导体薄膜层的岛108的长边(L3的长度的边)大致平行于Si(111)基板的＜110＞方向的情况下(将图10所示的矩形的岛108旋转90°后的情况)，元件区域的正下方的Si(111)基板表面的蚀刻未进行，无法进行遍及岛108的正下方整个面的、Si基板表面的蚀刻去除。其结果，无法自用作母材基板101的Si(111)基板以良好的状态将岛108拆下。
图11A～图11B是发明人通过实验调查而得的、表示半导体薄膜层的岛108的长边的方向与Si(111)的＜112＞方向或六方晶的＜1-100＞方向所成的角度θ、与垂直于半导体薄膜层的岛108的长边的方向上的Si(111)基板表面区域的蚀刻速度之间的关系的图。图11A的纵轴示出了设为θ＝0°、45°、90°的情况下的蚀刻速度除以0°的情况下的蚀刻速度而得的值。图11B是用以说明角度θ的图。
如图11A所示，若θ超过45°而趋向90°，则相对于与长边垂直的方向而言的蚀刻速度大幅降低。如图11A～图11B所示，为使岛108与Si(111)基板之间的蚀刻良好地进行而在岛108与Si(111)基板之间的、岛108的正下方区域整体中形成空隙，理想的是岛108的长边的方向与Si(111)的＜112＞方向或六方晶的＜1-100＞方向所成的角度θ至少不超过45°。
根据所述结果可确认，当遍及岛108的正下方的整个面而将Si(111)基板的表面区域蚀刻去除时，为进行遍及岛108的正下方整个面的、Si基板表面的蚀刻去除而以良好的状态将岛108自Si(111)基板拆下，理想的是将矩形形状的岛108的长边(长度为L1的边)的方向与Si(111)基板的＜112＞方向的角度设定成±45°以下的角度范围。
在半导体薄膜层为III族氮化物或SiC那样的六方晶系的结晶的情况下，理想的是使矩形的半导体薄膜层的岛108的长边(图10的L3)的方向与六方晶的＜1-100＞的方向所成的角度θ为±45°以下的角度范围。再者，半导体薄膜层的岛108也可为具有III族氮化物半导体或SiC以外的六方晶系的材料，例如为ZnO。
在以上的说明中，以半导体薄膜层的岛108为矩形形状的情况为例进行了说明，在半导体薄膜层的岛108为其他形状的情况下，可将半导体薄膜层的岛108中最长的边设为与Si(111)基板的＜112＞方向大致平行的方向(使最长的边的方向与半导体磊晶层的结晶的＜1-100＞方向大致平行)。
图12是表示Si(111)基板的母材基板101上所设置的六角形状的半导体薄膜层的岛109的图。岛109具有长度为L1、L2、L3的边，且满足L1＞L2、L3的关系。即，长度为L1的边为最长的边。如图12所示，使半导体薄膜层的岛109的L1长度的边与Si(111)的＜112＞方向大致平行。所述情况下，在将由六方晶构成的半导体薄膜层的岛109接合于移动目的地基板301上的形态下，半导体薄膜层的岛109的L1长度的边(即最长的边)与六方晶的＜1-100＞方向大致平行。
再者，母材基板101也可为绝缘体上硅(Silicon on Insulator，SOI)基板。另外，也可为将母材基板101与半导体薄膜层设为同种材料的基板。例如，在半导体薄膜层为III族氮化物半导体的情况下，母材基板101可为例如在GaN基板上设置有Si(111)层的基板。在将在GaN基板上设置有Si(111)的基板设为母材基板101的情况下，GaN可为绝缘基板(半绝缘性基板或高电阻基板)，也可为导电性基板(掺杂有杂质的基板)。
作为其他例子，母材基板101可为例如将Si(111)层晶片接合于石英基板或蓝宝石基板等包含氧化物材料、SiN或AlN等氮化物材料、或者半导体材料的基板上而成的基板。
(实验例)
图13A是作为母材基板101的Si(111)基板上所形成的GaN半导体薄膜层的岛的显微镜照片。图13A是将半导体薄膜层的岛的至少正下方的Si(111)基板的表面区域蚀刻去除后的状态的显微镜照片，所述半导体薄膜层的岛在与Si(111)的＜112＞方向大致平行或者与GaN半导体薄膜层的＜1-100＞方向大致平行的方向上具有长边。在半导体薄膜层的岛的至少正下方区域中，在半导体薄膜层的岛与Si(111)基板之间形成有空隙。
图13B是相对于母材基板101的结晶方向的半导体薄膜层的岛的长边的方向与图13A不同的、GaN半导体薄膜层的岛的显微镜照片。图13B示出了经过对半导体薄膜层的岛的至少正下方的Si(111)基板的表面区域进行蚀刻的步骤之后的状态，所述半导体薄膜层的岛在与Si(111)的＜112＞方向大致垂直或者与GaN半导体薄膜层的＜1-100＞方向大致垂直的方向上具有长边。如图13B所示，在半导体薄膜层的岛的至少正下方区域中，残存有在半导体薄膜层的岛与Si(111)基板之间未形成空隙的区域。
再者，图13B所示的样本的蚀刻时间为图13A所示的样本的蚀刻时间的约3倍。图13B的由(1)表示的区域的颜色看起来深，所述颜色看起来深的区域为未形成空隙的区域。如图13B所示，即便对图13B所示的样本进行相当长时间的蚀刻，在半导体薄膜层的岛的正下方区域中，也残存有在半导体薄膜层的岛与Si(111)基板之间未形成空隙的区域。
图13B的由(2)表示的区域为固定层。图13B的由(3)表示的区域为半导体薄膜层。在图13B的由(4)表示的区域中，可确认到在半导体薄膜层的岛中产生了蚀刻损伤。
如以上所说明那样，通过发明人的实验可确认到，为了将六方晶的半导体薄膜层(例如GaN、InN、AlN、GaN/AlxGa1-xN/InxGa1-xN等的层叠；SiC、ZnO等的半导体薄膜层)的岛自第一基板(Si(111)基板)分离而在六方晶的半导体薄膜层的岛的正下方的整个区域中，在半导体薄膜层的岛与第一基板之间形成空隙，为此，理想的是使半导体薄膜层的岛的长边的方向至少与Si(111)的＜112＞的方向大致平行，或者与六方晶(GaN磊晶层)的＜1-100＞的方向大致平行。
图14是在发明人所进行的实验中，将长边与＜1-100＞方向大致平行的半导体薄膜层的岛接合于移动目的地基板301的状态的显微镜照片。如图14所示，在半导体薄膜层的岛上残留有固定层114的一部分(被覆半导体薄膜层的岛的上表面及短边的侧面的一部分区域的固定层)。
在图14所示的显微镜照片中，接合于移动目的地基板301的半导体薄膜层的岛中未观察到干涉条纹或色不均，能够确认半导体薄膜层的岛可良好地接合于移动目的地基板301。认为如此那样半导体薄膜层的岛可以良好的状态接合于移动目的地基板301的理由在于：可形成＜1-100＞方向与半导体薄膜层的岛的长边的方向大致平行的半导体薄膜层的岛，且可在半导体薄膜层的岛与母材基板101之间，至少在半导体薄膜层的岛的正下方区域中形成空隙，并且在面向空隙的半导体薄膜层的表面未产生由蚀刻步骤造成的损伤。且认为原因在于：通过在半导体薄膜层的岛的正下方区域中形成有空隙的状态下将半导体薄膜层的岛自母材基板101分离，可以良好的状态将半导体薄膜层的岛自母材基板101分离。
[使固定层110容易断裂的方法]
图15A～图15B是用以说明使固定层110容易断裂的方法的图。如图15A所示，在半导体薄膜层的岛108与母材基板101之间形成空隙的蚀刻步骤中，也可形成遍及较图1E所示的空隙103更广的区域而形成的空隙117。在图15A所示的例子中，在母材基板101上形成有固定层110的区域的一部分中，在固定层110与母材基板101之间形成有空隙117。
若在所述状态下对固定层110施加向下的力，则会对固定层110中的、与母材基板101之间存在空隙117的区域的角部(图15A的虚线的椭圆部分)附加大的应力，从而在图15B所示的虚线的部分容易产生龟裂或断裂。
图16是表示实际的实验中对固定层110的分离状态进行观察而得的结果的显微镜照片。图16是对自母材基板101分离后的半导体薄膜层的岛108自背面(预定接合面)进行观察而得的显微镜照片。在图16的由A表示的部位具有被覆半导体薄膜层的岛108的侧面的一部分区域的固定层110。图16是自半导体薄膜层的岛的背面进行观察，因此难以观察到固定层110的上表面部分，但图16的由A附近的括号表示的宽度的固定层110是自半导体薄膜层的岛108的侧面a经由半导体薄膜层的岛108的上表面(与图16中所观察到的面为相反侧的面)而到达侧面b。
如图16所示，未观察到自半导体薄膜层的岛108的侧面向半导体薄膜层的岛108的外侧延伸存在的固定层110。另外，未观察到超出图16所示的半导体薄膜层的岛108的背面(利用显微镜观察到的面)的高度而延展的固定层110。
图17是将图16所示的自母材基板分离后的半导体薄膜层的岛108接合于移动目的地基板301的状态的显微镜照片。在图17所示的半导体薄膜层的岛108的上表面及侧面中残留有固定层110的一部分。如图17所示，自母材基板101分离后的半导体薄膜层的岛108可良好地接合于移动目的地基板301。
在图16及图17所示的显微镜观察照片中，设置于半导体薄膜层的岛108的固定层的位置形成于自半导体薄膜层的岛108的中心位置稍向上方偏移的位置，但相对于半导体薄膜层的岛108而形成固定层110的位置也可为半导体薄膜层的岛108的中心线上，也可形成于自中心线偏移的位置。另外，形成固定层110的位置也可为相对于岛108的中心线而倾斜的方向。
另外，固定层110也可具有自在相当于第一方向的长度方向上延伸存在的区域的至少一部分区域起，在相当于第二方向的短边方向上延伸的区域。图18A～图18B是表示具有在短边方向上延伸的区域的固定层110的例子的图。图18A所示的固定层110具有自固定层110的长度方向中的同一位置起向两侧延伸的区域。图18B所示的固定层110具有自固定层110的长度方向中的不同位置起向两侧延伸的区域。
[半导体薄膜层中的阶差结构的形成]
于在半导体薄膜层中形成元件结构的情况下，根据元件结构的功能而在半导体薄膜层中形成阶差。图19A～图19B是示意性地表示将母材基板1001上所形成的半导体薄膜层分割成各别的半导体薄膜层的岛的状态的图。图19A是母材基板1001及半导体薄膜层的岛的顶视图，图19B是剖面图。半导体薄膜层的岛具有高度各不相同的多个区域(1002a、1002b)。
在将形成有此种半导体薄膜层的岛的母材基板1001的表面蚀刻去除而将半导体薄膜层的岛自母材基板分离的步骤中，因区域1002b的厚度小于区域1002a的厚度，故母材基板1001中的区域1002b的周边也因蚀刻而被去除。因在蚀刻前形成抗蚀剂掩模开口部时的掩模开口部的对准精度不为±0，故在掩模开口部与岛的外周线之间产生偏移。因此，为确保余裕(margin)，需要使抗蚀剂掩模开口部的外周线位于岛的外周线的外侧。其结果，如19B所示那样，在区域1002b的周边的区域中形成槽1003。
若形成槽1003，则在槽1003的区域中露出的、区域1002b的正下方的母材基板1001的表面区域的侧面的面积大于区域1002a正下方的母材基板1001的表面区域的侧面的面积。其结果，接触蚀刻液的侧面的面积大的母材基板1001的一部分区域(区域1002b的正下方区域)的通过蚀刻的去除更快速地进行，由此在区域1002b的正下方的母材基板1001中产生阶差。若在半导体薄膜层的岛的正下方具有阶差，则当将半导体薄膜层的岛压向下方(母材基板方向)时，可产生因所述阶差而半导体薄膜层的岛呈锐角弯折而发生龟裂的课题。因此，为解决此种课题，在通过将半导体薄膜层自母材基板分离而制造半导体元件的方法中，优选为在形成半导体薄膜层的步骤中形成未露出至半导体薄膜层的外周的阶差结构。
图20A～图20C是表示包括形成有未露出至半导体薄膜层的岛的外周的阶差结构的半导体薄膜层的岛920的半导体元件的图。图20A是半导体元件的顶视图，图20B是A-A线剖面图，图20C是B-B线剖面图。在图20A～图20C中，在移动目的地基板931上接合有半导体薄膜层的岛920，所述半导体薄膜层的岛920中形成有在表面露出有p型半导体层的区域921、在表面露出有n型半导体层的凹状的区域922、及在表面露出有p型半导体层的外周壁923。
图21A～图21I是用以说明制造图20A～图20C所示的半导体元件的方法的图。此处，以发光二极管(Light Emitting Diode，LED)结构为例进行说明，但本制造方法并不限定于制造具有LED结构的半导体元件的方法，可适用于制造包括各种元件结构的半导体元件的方法。
图21A中的母材基板901是用以使LED半导体层(例如GaN等的III族氮化物半导体层的层叠结构)进行磊晶成长的母材基板，且例如为Si基板。图21A中的虚线的区域是预定形成半导体薄膜层的多个岛920的区域。
图21B是图21A的A-A线剖面图。如图21B所示，半导体薄膜层的岛920具有在表面露出有p型半导体层的区域921、将p型半导体层蚀刻去除而在表面露出有n型半导体层的区域922、及在表面露出有p型半导体层的外周壁923。
如图21C所示，在母材基板901上分割成各别的半导体薄膜层的岛920。继而，以将露出有p型半导体层的区域921、露出有n型半导体层的区域922及外周壁923的表面的至少一部分区域与母材基板901结合的方式形成固定层928。图21D是经分割形成的岛920的周边的剖面图，且示出了形成有将岛920与母材基板901结合的固定层928的状态。在图21C中图示了6个半导体薄膜层的岛920，但半导体薄膜层的岛920的个数、间距、形状、尺寸等可适当设计。在露出有n型半导体层的区域922中，以阶差未露出至半导体薄膜层的岛920的外周的方式设置有外周壁923，因此在半导体薄膜层的岛920的周围的母材基板901的区域中，未形成反映出半导体薄膜层的岛920所包括的元件结构的阶差。
在对形成半导体薄膜层的岛920的预定区域以外的半导体薄膜层进行蚀刻而形成半导体薄膜层的岛920的步骤中，可应用标准的光刻及蚀刻步骤。虽未图示，但在所述步骤后，也可在露出有p型半导体层的区域921的表面的一部分区域及露出有n型半导体层的区域922的表面的一部分区域中形成电极触点。在电极触点的形成中，例如形成可形成欧姆接触(Ohmic contact)的金属薄膜层，且为了形成低电阻的电极触点，可适当地执行电极触点烧结(sinter)步骤。
继而，如图21E所示，在母材基板901的表面中，通过蚀刻而至少将半导体薄膜层的岛920的正下方的母材基板901的表面区域去除。在将半导体薄膜层的岛920的正下方的母材基板901的表面区域蚀刻去除的步骤中，理想的是使用母材基板901的表面区域的蚀刻速度较半导体薄膜层的蚀刻速度快的蚀刻液或蚀刻气体。在所述蚀刻步骤中，在半导体薄膜层的岛920与母材基板901之间形成空隙(图21E中的斜线区域)。
继而，如图21F所示，将半导体薄膜层的岛920自第一基板分离。虽省略图示，但在所述步骤中可使用对半导体薄膜层的岛进行暂时接着或吸附的结构体(例如所述拾取基板)。在图21F所示的例子中，将岛920分离后，固定层928的一部分残留于母材基板901。
继而，如图21G所示，将自母材基板901分离后的半导体薄膜层的岛920接合于移动目的地基板931上。在将半导体薄膜层的岛920接合于移动目的地基板931上的步骤中，不使用接着剂而将半导体薄膜层的岛920压接于移动目的地基板931上。在将半导体薄膜层的岛920接合于移动目的地基板931上的步骤之前，也可执行对半导体薄膜层的岛920的接合面及移动目的地基板931的表面的表面处理步骤。虽未图示，但也可在半导体薄膜层的岛920与移动目的地基板931之间(至少半导体薄膜层的正下方区域)设置其他材料层。再者，在将半导体薄膜层的岛920接合于移动目的地基板931上的步骤中，理想的是不使用接着剂的接合，但也可使用包含接着剂的膏或片材来进行接合。
继而，如图21H所示，在将半导体薄膜层的岛920接合于移动目的地基板931之后，形成层间绝缘膜及配线等半导体元件所必需的结构。例如在不需要用以降低电极与半导体薄膜层的岛920的表面的接触电阻的烧结的情况下、或烧结温度低的情况下，在将半导体薄膜层的岛920接合于移动目的地基板931之后在固定层928中形成开口，在开口内的露出有p型半导体层的区域921中形成电极924，在露出有n型半导体层的区域922中形成电极925，并形成与电极924及电极925连接的配线层927。进而，也可形成包含所述固定层928的一部分的层间绝缘膜926。例如，也可在固定层928的一部分上设置层间绝缘膜926。
在将多个岛920接合于移动目的地基板931的情况下，也可通过配线层927而将多个岛920上分别所形成的电极924及电极925加以连接。多个岛920可为将既定尺寸的一个半导体元件分割成多个小尺寸的要素半导体元件(多个小尺寸的岛)而成。多个小尺寸要素半导体元件可全部包括相同的结构，也可全部为相同尺寸。通过所述方式，如下所述那样抑制温度上升故而优选。
在大尺寸的一个半导体元件中，运行时的发热大，尤其在中心区域中产生的热的逸散差，因此中心区域中的元件的温度上升大。相对于此，在将一个半导体元件分割成多个小尺寸要素半导体元件的情况下，分割出的要素半导体元件为小尺寸，且各要素半导体元件通过热传导性高的金属材料的配线层927而连接，由此，各要素半导体元件中所产生的热经由移动目的地基板931及配线层927而效率良好地逸散。其结果，各小尺寸要素半导体元件的温度上升得到抑制。
另外，因将作为半导体薄膜层的多个要素半导体元件接合于移动目的地基板931上，可通过金属薄膜配线层而将各小尺寸要素半导体元件加以连接，因此可实现高密度集成。其结果，即便将一个半导体元件分割成多个要素半导体元件，也可获得紧凑的半导体元件。此种形态尤其对于流动大电流的半导体元件、例如使用Si、SiC、GaN、Ga2O3、金刚石等半导体材料的功率半导体元件而言为优选的形态。
再者，在参照图21A～图21H进行了说明的制造半导体元件的方法中，在图21D中例示了形成固定层928的情况，但也可不形成固定层928而执行图21E及以后的步骤。所述情况下，例如也可如图21I所示，在将拾取基板930固定于岛920的表面(例如露出有p型半导体层的区域921及外周壁923的表面)的状态下，形成由斜线表示的空隙，并在形成空隙后将拾取基板930提起，由此将岛920自母材基板901分离。在图21I的状态中，也可通过拾取基板930以外的外部装置来固定岛920。
如此，在未形成固定层928的情况下，将半导体薄膜层的岛920接合于移动目的地基板931之后，在露出有p型半导体层的区域921中形成电极924，在露出有n型半导体层的区域922中形成电极925。另外，形成对露出有p型半导体层的区域921及露出有n型半导体层的区域922的至少一部分区域进行覆盖，并且具有使电极924及电极925的一部分露出的开口部的层间绝缘膜926，并形成与电极924及电极925连接的配线层927。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限定于所述实施方式所记载的范围，在其主旨的范围内可进行各种变形及变更。另外，通过多个实施方式的任意组合而产生的新的实施方式也包含于本发明的实施方式中。通过组合而产生的新的实施方式的效果兼具原本的实施方式的效果。

Claims (19)

1.一种半导体元件的制造方法，将形成于第一基板的上方的半导体薄膜层自所述第一基板分离并接合于与所述第一基板不同的第二基板上，所述半导体元件的制造方法的特征在于包括：
形成多个所述半导体薄膜层的岛的步骤；
形成作为薄膜的固定层的步骤，所述固定层将所述半导体薄膜层的与所述第一基板一侧为相反侧的主面的至少一部分与所述第一基板中的所述半导体薄膜层一侧的面的至少一部分结合；
通过将所述半导体薄膜层或所述第一基板的一部分区域、或者所述半导体薄膜层与所述第一基板之间的层的一部分区域去除而形成空隙的步骤；
在形成所述空隙后，在所述半导体薄膜层的所述主面将形成于第三基板的有机材料层与所述固定层及所述半导体薄膜层的至少一部分的结合区域结合的步骤；
在所述有机材料层结合于所述结合区域的状态下将所述第三基板沿与所述第一基板相离的方向移动，由此将所述半导体薄膜层自所述第一基板分离的步骤；以及
将自所述第一基板分离后的所述半导体薄膜层接合于所述第二基板的步骤，
所述半导体元件的制造方法还包括：
在形成所述固定层的步骤中，形成与多个所述岛对应的多个所述固定层的步骤。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，
在将所述半导体薄膜层接合于所述第二基板的步骤后还包括：通过将所述有机材料层去除而将所述半导体薄膜层自所述第三基板分离的步骤。
3.根据权利要求2所述的半导体元件的制造方法，其特征在于，
在将所述半导体薄膜层自所述第三基板分离的步骤中，通过溶解而将所述有机材料层去除。
4.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤中形成如下厚度的所述固定层，即，通过移动所述第三基板的力而将形成于所述第一基板上的所述固定层与形成于所述半导体薄膜层的侧面的所述固定层之间切断的厚度。
5.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤中，以在所述半导体薄膜层的所述主面上的第一方向上在所述半导体薄膜层的两端间延伸存在，且在与所述第一方向正交的第二方向上的所述半导体薄膜层的两侧面中的至少一部分区域中所述半导体薄膜层露出的方式形成所述固定层。
6.根据权利要求5所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤中，以相较于在所述第一方向上延伸存在的所述固定层对所述半导体薄膜层中的所述第一方向上的两侧面的被覆率，在所述第二方向上延伸存在的所述固定层对所述半导体薄膜层中的所述第二方向上的两侧面的被覆率变小的方式形成所述固定层。
7.根据权利要求5所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤中，以相较于所述半导体薄膜层的短边的侧面的被覆率，所述半导体薄膜层的长边的侧面的被覆率变小的方式形成所述固定层。
8.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
将所述有机材料层与所述固定层结合的步骤包括：
准备在与多个所述岛对应的位置分别形成有所述有机材料层的所述第三基板的步骤；以及
将形成于所述第三基板的多个所述有机材料层结合于多个所述结合区域的步骤。
9.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤中，在所述固定层与所述半导体薄膜层之间设置电极，
所述半导体元件的制造方法在将所述半导体薄膜层接合于所述第二基板的步骤之后还包括：
在所述固定层中形成开口的步骤；以及
经由所述开口而形成连接于所述电极的配线层的步骤。
10.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
所述半导体元件的制造方法在将所述半导体薄膜层接合于所述第二基板的步骤之后还包括：
在所述固定层中形成开口的步骤；
在所述开口中设置电极的步骤；
形成包含所述固定层的至少一部分的层间绝缘层的步骤；以及
经由所述开口而形成连接于所述电极的配线层的步骤。
11.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
还包括形成与所述第一基板相同的大小或较所述第一基板小的所述半导体薄膜层的岛的步骤，且在形成所述半导体薄膜层的岛的步骤中，以所述半导体薄膜层的岛的边的方向与作为所述第一基板的Si(111)基板的＜112＞方向的角度成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。
12.根据权利要求11所述的半导体元件的制造方法，其特征在于，
在形成所述半导体薄膜层的岛的步骤中，以所述半导体薄膜层的岛中的最长边的方向与作为所述第一基板的Si(111)基板的＜112＞方向的角度成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。
13.根据权利要求11所述的半导体元件的制造方法，其特征在于，
在形成所述半导体薄膜层的岛的步骤中，以由六方晶构成的所述半导体薄膜层的岛中的最长边的方向相对于六方晶的＜1-100＞方向而成为±45°以下的角度范围的方式形成所述半导体薄膜层的岛。
14.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在形成所述固定层的步骤之前还包括：
在所述第一基板上形成由与所述半导体薄膜层不同的材料形成的异种材料层的步骤；以及
在所述异种材料层上形成所述半导体薄膜层的步骤，且
所述第一基板与所述半导体薄膜层的晶格常数的差小于所述半导体薄膜层与所述异种材料层的晶格常数的差。
15.根据权利要求14所述的半导体元件的制造方法，其特征在于，
所述第一基板与所述半导体薄膜层的热膨胀系数的差小于所述半导体薄膜层与所述异种材料层的热膨胀系数的差。
16.根据权利要求15所述的半导体元件的制造方法，其特征在于，
所述异种材料层相对于既定的蚀刻方法的蚀刻速度大于所述第一基板及所述半导体薄膜层相对于所述既定的蚀刻方法的蚀刻速度。
17.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在将所述半导体薄膜层接合于所述第二基板的步骤之前还包括：准备由热传导率高于所述第一基板的材料构成的所述第二基板的步骤。
18.根据权利要求17所述的半导体元件的制造方法，其特征在于，包括：
在接合于所述第二基板的步骤中，将多个所述半导体薄膜层的岛接合于所述第二基板，
在接合于所述第二基板的步骤之后还包括形成用以连接接合于所述第二基板的多个所述半导体薄膜层的岛的至少任一个的配线的步骤。
19.根据权利要求1至3中任一项所述的半导体元件的制造方法，其特征在于，
在形成所述半导体薄膜层的步骤中，形成未露出至所述半导体薄膜层的外周的阶差结构。
CN201880089952.1A 2018-02-28 2018-03-27 半导体元件的制造方法 Active CN111771256B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110993602.1A CN113690184B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法及半导体基板

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-035221 2018-02-28
JP2018035221A JP6431631B1 (ja) 2018-02-28 2018-02-28 半導体素子の製造方法
PCT/JP2018/012370 WO2019167290A1 (ja) 2018-02-28 2018-03-27 半導体素子の製造方法、及び半導体素子

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110993602.1A Division CN113690184B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法及半导体基板

Publications (2)

Publication Number Publication Date
CN111771256A CN111771256A (zh) 2020-10-13
CN111771256B true CN111771256B (zh) 2021-09-17

Family

ID=64480596

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110993602.1A Active CN113690184B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法及半导体基板
CN201880089952.1A Active CN111771256B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110993602.1A Active CN113690184B (zh) 2018-02-28 2018-03-27 半导体元件的制造方法及半导体基板

Country Status (4)

Country Link
US (3) US11152216B2 (zh)
JP (1) JP6431631B1 (zh)
CN (2) CN113690184B (zh)
WO (1) WO2019167290A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
WO2020121649A1 (ja) 2018-12-10 2020-06-18 株式会社フィルネックス 半導体基板、半導体基板の製造方法及び半導体素子の製造方法
JP6991399B2 (ja) * 2019-07-29 2022-01-12 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム
JP2024063293A (ja) * 2022-10-26 2024-05-13 沖電気工業株式会社 電子デバイスの製造方法
JP2024139226A (ja) * 2023-03-27 2024-10-09 沖電気工業株式会社 電子構造体、電子構造体の製造方法および電子デバイスの製造方法
WO2024209538A1 (ja) * 2023-04-04 2024-10-10 日本電信電話株式会社 半導体装置の製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183374A (ja) * 1993-12-24 1995-07-21 Oki Electric Ind Co Ltd 誘電体分離基板の製造方法
JP2003249631A (ja) * 2002-02-25 2003-09-05 Sony Corp 半導体基板の製造方法および半導体基板ならびに半導体装置
CN1853275A (zh) * 2003-09-25 2006-10-25 浜松光子学株式会社 半导体装置
JP2009152387A (ja) * 2007-12-20 2009-07-09 Sony Corp 電子デバイスの製造方法、転写用電子デバイス基板および表示装置
CN101501947A (zh) * 2006-08-11 2009-08-05 三洋电机株式会社 半导体元件和其制造方法
CN101517700A (zh) * 2006-09-20 2009-08-26 伊利诺伊大学评议会 用于制造可转移半导体结构、器件和器件构件的松脱策略
CN101764185A (zh) * 2008-12-24 2010-06-30 斯坦雷电气株式会社 半导体器件以及半导体器件制造方法
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
CN102754185A (zh) * 2009-12-11 2012-10-24 夏普株式会社 半导体装置的制造方法和半导体装置
CN103814447A (zh) * 2011-05-12 2014-05-21 伟方亮有限公司 垂直型第iii 族氮化物半导体led 芯片及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148206A (ja) 1995-11-27 1997-06-06 Mitsubishi Materials Corp 基板貼合せ時における位置合わせ方法
JP2003068995A (ja) * 2001-08-22 2003-03-07 Sony Corp 薄膜デバイス基板の製造方法
JP3813123B2 (ja) 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
US8085825B2 (en) * 2007-03-06 2011-12-27 Sanyo Electric Co., Ltd. Method of fabricating semiconductor laser diode apparatus and semiconductor laser diode apparatus
JP2009231595A (ja) * 2008-03-24 2009-10-08 Oki Data Corp 半導体素子製造方法
WO2010021623A1 (en) * 2008-08-21 2010-02-25 Midwest Research Institute Epitaxial growth of silicon for layer transfer
JP4821871B2 (ja) * 2009-03-19 2011-11-24 ソニー株式会社 電子デバイスの製造方法および表示装置の製造方法
JP2010238845A (ja) * 2009-03-31 2010-10-21 Oki Data Corp 半導体装置の製造方法、半導体装置、及び、半導体複合装置
US9847243B2 (en) * 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
KR101584023B1 (ko) 2011-08-26 2016-01-08 고쿠리츠다이가쿠호징 나라 센탄카가쿠기쥬츠 다이가쿠인 다이가쿠 ＳｉＣ반도체소자 및 그 제조방법
CN108447855B (zh) * 2012-11-12 2020-11-24 晶元光电股份有限公司 半导体光电元件的制作方法
EP2765611A3 (en) * 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
KR101461075B1 (ko) * 2013-05-21 2014-11-19 광주과학기술원 전사 인쇄용 기판, 전사 인쇄용 기판 제조 방법 및 전사 인쇄 방법
US9859112B2 (en) * 2013-07-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd Bonded semiconductor structures
WO2015013864A1 (zh) 2013-07-29 2015-02-05 晶元光电股份有限公司 选择性转移半导体元件的方法
JP2015126188A (ja) 2013-12-27 2015-07-06 株式会社沖データ 半導体装置の製造方法、半導体装置、及び半導体複合装置
KR20160008382A (ko) * 2014-07-14 2016-01-22 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
CN106816512B (zh) * 2017-03-03 2019-06-21 京东方科技集团股份有限公司 一种发光二极管显示基板及其制作方法、显示器
CN110892506B (zh) * 2017-07-14 2024-04-09 信越化学工业株式会社 具有高热导率的器件基板及其制造方法
JP6431631B1 (ja) * 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
JP6991399B2 (ja) * 2019-07-29 2022-01-12 株式会社フィルネックス 半導体素子の製造方法及び半導体素子の製造システム

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183374A (ja) * 1993-12-24 1995-07-21 Oki Electric Ind Co Ltd 誘電体分離基板の製造方法
JP2003249631A (ja) * 2002-02-25 2003-09-05 Sony Corp 半導体基板の製造方法および半導体基板ならびに半導体装置
CN1853275A (zh) * 2003-09-25 2006-10-25 浜松光子学株式会社 半导体装置
CN101501947A (zh) * 2006-08-11 2009-08-05 三洋电机株式会社 半导体元件和其制造方法
CN101517700A (zh) * 2006-09-20 2009-08-26 伊利诺伊大学评议会 用于制造可转移半导体结构、器件和器件构件的松脱策略
JP2009152387A (ja) * 2007-12-20 2009-07-09 Sony Corp 電子デバイスの製造方法、転写用電子デバイス基板および表示装置
CN101764185A (zh) * 2008-12-24 2010-06-30 斯坦雷电气株式会社 半导体器件以及半导体器件制造方法
JP2010258352A (ja) * 2009-04-28 2010-11-11 Oki Data Corp 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
CN102754185A (zh) * 2009-12-11 2012-10-24 夏普株式会社 半导体装置的制造方法和半导体装置
CN103814447A (zh) * 2011-05-12 2014-05-21 伟方亮有限公司 垂直型第iii 族氮化物半导体led 芯片及其制造方法

Also Published As

Publication number Publication date
WO2019167290A1 (ja) 2019-09-06
CN113690184B (zh) 2024-11-12
US20240079244A1 (en) 2024-03-07
CN111771256A (zh) 2020-10-13
CN113690184A (zh) 2021-11-23
JP2019149528A (ja) 2019-09-05
US20200388500A1 (en) 2020-12-10
JP6431631B1 (ja) 2018-11-28
US11152216B2 (en) 2021-10-19
US20220005699A1 (en) 2022-01-06
US11670514B2 (en) 2023-06-06
US12068166B2 (en) 2024-08-20

Similar Documents

Publication Publication Date Title
CN111771256B (zh) 半导体元件的制造方法
JP4565391B2 (ja) 発光素子及びその製造方法
CN102687288B (zh) 第iii族氮化物半导体纵向结构led芯片及其制造方法
JP2010056458A (ja) 発光素子の製造方法
CN103814447B (zh) 垂直型第iii族氮化物半导体led芯片及其制造方法
KR100606551B1 (ko) 발광소자 제조방법
CN103999245A (zh) 半导体装置及制造半导体装置的方法
JP7611271B2 (ja) 直視型ディスプレイのためのサブピクセル発光ダイオードおよびその製造方法
WO2013046267A1 (ja) 半導体素子およびその製造方法
CN103904170B (zh) 分离基板的方法和利用其制造半导体装置的方法
KR100978568B1 (ko) 질화물 반도체 발광소자의 제조 방법
JP2009212357A (ja) 窒化物系半導体発光素子とその製造方法
TWI670755B (zh) 半導體元件的製造方法
US20160133792A1 (en) Semiconductor substrate and method of fabricating the same
JP7193840B2 (ja) 半導体素子の製造方法及び半導体基板
US20230068911A1 (en) Laser Lift-Off Processing System Including Metal Grid
JP2010056457A (ja) 発光素子アレイの製造方法
CN110581207A (zh) 发光组件及其制造方法
TWI702733B (zh) 發光元件的安裝方法
CN119032430A (zh) 发光元件及其制造方法
JP2005116661A (ja) 半導体装置の製造方法、半導体基板、及び半導体装置
CN104603960A (zh) 第iii族氮化物半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant