[go: up one dir, main page]

CN111697050B - 半导体装置及其形成方法 - Google Patents

半导体装置及其形成方法 Download PDF

Info

Publication number
CN111697050B
CN111697050B CN201910189050.1A CN201910189050A CN111697050B CN 111697050 B CN111697050 B CN 111697050B CN 201910189050 A CN201910189050 A CN 201910189050A CN 111697050 B CN111697050 B CN 111697050B
Authority
CN
China
Prior art keywords
gate electrode
well region
conductivity type
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910189050.1A
Other languages
English (en)
Other versions
CN111697050A (zh
Inventor
李文山
李宗晔
陈富信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vanguard International Semiconductor Corp
Original Assignee
Vanguard International Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard International Semiconductor Corp filed Critical Vanguard International Semiconductor Corp
Priority to CN201910189050.1A priority Critical patent/CN111697050B/zh
Publication of CN111697050A publication Critical patent/CN111697050A/zh
Application granted granted Critical
Publication of CN111697050B publication Critical patent/CN111697050B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种半导体装置及其形成方法，半导体装置包含基底具有第一导电型，外延层具有第一导电型，设置于基底上，且外延层内具有沟槽，第一井区设置于外延层中且在沟槽下方，且具有不同于第一导电型的第二导电型，第一栅极电极设置于沟槽中，且具有第二导电型，以及第二栅极电极设置于沟槽中且位于第一栅极电极上方，其中第二栅极电极通过第一绝缘层与第一栅极电极隔开。本发明亦提供半导体装置的制造方法。本发明工艺步骤少，成本低，可减小元件尺寸。

Description

半导体装置及其形成方法
技术领域
本发明实施例涉及半导体技术，尤其涉及具有沟槽式栅极(trench gate)和超结(super junction)结构的金属氧化物半导体场效应晶体管(metal oxide semiconductorfield effect transistor，MOSFET)及其形成方法。
背景技术
高压元件技术应用于高电压与高功率的集成电路，传统的功率晶体管为了达到高耐压及高电流，驱动电流的流动由平面方向发展为垂直方向。目前发展出具有沟槽式栅极和超结结构的金属氧化物半导体场效应晶体管(MOSFET)，可以提高n型外延漂移掺杂区的掺杂浓度，进而改善元件的导通电阻。
传统利用多层外延技术(multi-epi technology)来形成超结结构，上述多层外延技术需要进行多次包括外延、植入p型掺杂物、高温扩散的工艺循环。因此，上述多层外延技术会有工艺步骤多、成本高等缺点。并且，传统的垂直式扩散金属氧化物半导体场效应晶体管的元件尺寸较难微缩化。
因此，有必要寻求具有沟槽式栅极和超结结构的金属氧化物半导体场效应晶体管及其形成方法，其能够解决或改善上述的问题。
发明内容
在一些实施例中，提供半导体装置，工艺步骤少，成本低，可减小元件尺寸，半导体装置包含基底，具有第一导电型；外延层，具有第一导电型，设置于基底上，且外延层内具有沟槽；第一井区，设置于外延层中且在沟槽下方，且具有不同于第一导电型的第二导电型；第一栅极电极，设置于沟槽中，且具有第二导电型；以及第二栅极电极，设置于沟槽中且位于第一栅极电极上方，其中第二栅极电极通过第一绝缘层与第一栅极电极隔开。
在一些其他实施例中，提供半导体装置的形成方法，此方法包含提供具有第一导电型的基底；在基底上形成具有第一导电型的外延层；在外延层中形成沟槽；在外延层中且在沟槽下方形成具有第二导电型的第一井区，其中第二导电型不同于第一导电型；在沟槽中形成具有第二导电型的第一栅极电极；以及在沟槽中且位于第一栅极电极上方形成第二栅极电极，其中第二栅极电极通过第一绝缘层与第一栅极电极隔开。
在本发明实施例中，通过以离子注入工艺和热驱入工艺将第一井区设置于沟槽的底部下方，不需要进行多次包括外延、植入p型掺杂物、高温扩散的工艺循环。因此，形成第一井区的工艺简单，且不需要负担昂贵的外延成本。再者，由于第一井区位于沟槽的底部下方，因此第一井区不占用额外空间，故可降低单元间距，进而降低通道区电阻。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1-图15为依据一些实施例的形成半导体装置的工艺的各种阶段的剖面示意图。
符号说明：
100 半导体装置；
101 基底；
102 外延层；
103 图案化遮罩；
103a、114a 开口；
104 沟槽；
105 第一井区；
106、110 绝缘层；
107 第一重掺杂区；
108 第一栅极电极；
109 遮罩层；
111 第二栅极电极；
112 第二井区；
113 第二重掺杂区；
114 介电层；
115 接点；
116 接点掺杂区；
117 金属层。
具体实施方式
以下揭露提供了很多不同的实施例或范例，用于实施所提供的高压半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。
请参照图1-图15，其显示出依据一些实施例的形成图15所示的半导体装置100的工艺的各种阶段的剖面示意图。可在图1-图15所述的阶段之前、期间、及/或之后提供额外的操作。在不同的实施例中，可移动、删除或置换前述的一些操作。可加入额外的部件到半导体装置。在不同的实施例中，可移动、删除或置换以下所述的一些部件。
依据一些实施例，如图1所示，提供具有第一导电型的基底101，且做为半导体装置100的漏极(Drain，D)。在一些实施例中，基底101可由硅或其他半导体材料制成，或者，基底101可包含其他元素半导体材料，例如锗(Ge)。在一些实施例中，基底101可由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。在一些实施例中，基底101由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。一些实施例中，基底101包含绝缘层上覆硅(silicon-on-insulator，SOI)基底或其他合适的基底。在本实施例中，第一导电型为n型，但并不限定于此。在一些其他实施例中，第一导电型也可为p型。
随后，依据一些实施例，进行外延成长(epitaxial growth)工艺，在基底101上形成外延层102，基底101和外延层102具有相同的导电型，例如第一导电型。在本实施例中，外延层102为n型。在一些实施例中，外延层102的掺杂浓度小于基底101的掺杂浓度。在一些实施例中，外延成长工艺可为金属有机物化学气相沉积(metal organic chemical vapordeposition，MOCVD)、电浆辅助化学气相沉积(plasma-enhanced CVD，PECVD)、分子束外延(molecular beam epitaxy，MBE)、氢化物气相外延(hydride vapour phase epitaxy，HVPE)、液相外延(liquid phase epitaxy，LPE)、氯化物气相外延(Cl-VPE)、其他合适的工艺方法或前述的组合。
接着，依据一些实施例，如图2所示，通过微影图案化工艺在外延层102上形成图案化遮罩103，图案化遮罩103具有开口103a。在本实施例中，图案化遮罩103的材料可为光阻材料。在一些其他实施例中，图案化遮罩103的材料可为由氧化物层和氮化物层所组成的硬遮罩(hard mask)。在一些实施例中，微影图案化工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适工艺或前述的组合。
依据一些实施例，如图3所示，在形成图案化遮罩103之后，经由图案化遮罩103的开口103a对外延层102进行蚀刻工艺，以在外延层102中形成沟槽104。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。应理解的是，图3所示的沟槽104尺寸、形状、及位置仅为例示，而非用以限制本发明实施例。
接着，依据一些实施例，如图4所示，以图案化遮罩103作为保护遮罩对沟槽104进行离子注入工艺和热驱入(drive in)工艺，以形成第一井区105。在本实施例中，第一井区105设置于沟槽104下方，且第一井区105与沟槽104垂直重迭。在本实施例中，第一井区105具有不同于基底101和外延层102的导电型，例如第二导电型。也就是说，在本实施例中，第一井区105为p型。在一些实施例中，第一井区105的掺杂物可为硼(B)。在一些实施例中，第一井区105的掺杂浓度在约1E15atoms/cm3至约1E18atoms/cm3的范围内。
在本实施例中，通过以离子注入工艺和热驱入工艺将第一井区105设置于沟槽104的底部下方，不需要进行多次包括外延、植入p型掺杂物、高温扩散的工艺循环。因此，形成第一井区105的工艺简单，且不需要负担昂贵的外延成本。再者，由于第一井区105位于沟槽104的底部下方，因此第一井区105不占用额外空间(例如横向的外延层102的空间)，故可降低单元间距(cell pitch)，进而降低通道区电阻。在本实施例中，第二导电型的第一井区105作为降低表面电场(reduced surface field，RESURF)区，因此提高后续完成的半导体装置100的崩溃电压。也就是说，第一井区105可改善半导体装置100的耐压能力。
依据一些实施例，如图5所示，通过氧化工艺在沟槽104中且在第一井区105上形成绝缘层106，并对绝缘层106进行热驱入工艺，以增加绝缘层106的致密度。在一些实施例中，绝缘层106覆盖外延层102通过沟槽104暴露的部分。在一些实施例中，绝缘层106可为氧化硅、氧化锗、其它合适的半导体氧化物材料或前述的组合。在一些实施例中，氧化工艺可为热氧化法、自由基氧化法或其他合适的工艺。在一些实施例中，热驱入工艺可为快速热退火(rapid thermal annealing，RTA)工艺。
依据一些实施例，如图6所示，进行蚀刻工艺以移除绝缘层106的底部，进而暴露出第一井区105。在一些实施例中，在蚀刻工艺之后，保留了绝缘层106的侧壁部分。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
接着，依据一些实施例，以图案化遮罩103和剩下的绝缘层106的侧壁部分作为保护遮罩对沟槽104进行离子注入工艺，以形成第一重掺杂区107。在本实施例中，第一重掺杂区107在第一井区105的上部中。在本实施例中，第一重掺杂区107和第一井区105具有相同的导电型，例如第二导电型。也就是说，在本实施例中，第一重掺杂区107为p型。在一些实施例中，第一重掺杂区107的掺杂物可为二氟化硼(BF2)。在一些实施例中，第一重掺杂区107的掺杂浓度大于第一井区105的掺杂浓度。在一些实施例中，第一重掺杂区107的掺杂浓度在约1E19atoms/cm3至约1E21atoms/cm3的范围内。在本实施例中，第二导电型的第一重掺杂区107也作为降低表面电场(RESURF)区，以进一步加强降低表面电场的效果。
依据一些实施例，如图7所示，通过沉积工艺、微影图案化工艺及蚀刻工艺在沟槽104中形成第一栅极电极材料。接着，以图案化遮罩103和剩下的绝缘层106的侧壁部分作为保护遮罩对第一栅极电极材料进行离子注入工艺和热驱入工艺，以形成第一栅极电极108。在本实施例中，第一栅极电极108填入沟槽104的下部而未填满沟槽104，且绝缘层106围绕第一栅极电极108。在本实施例中，绝缘层106设置于第一栅极电极108与外延层102之间。在本实施例中，第一栅极电极108与第一井区105垂直重迭。
在一些实施例中，第一栅极电极108可为一或多层结构，且由非晶硅、多晶硅或前述的组合所形成在一些实施例中，沉积工艺可为物理气相沉积(physical vapordeposition，PVD)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺、其他合适的工艺或前述的组合。在一些实施例中，微影图案化工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适的工艺或前述的组合。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
在本实施例中，第一栅极电极108和第一井区105具有相同的导电型，例如第二导电型。也就是说，在本实施例中，第一栅极电极108为p型。在一些实施例中，第一栅极电极108的掺杂物可为二氟化硼(BF2)。在一些实施例中，第一栅极电极108的掺杂浓度大于第一井区105的掺杂浓度。在一些实施例中，第一栅极电极108的掺杂浓度在约1E19atoms/cm3至约1E21atoms/cm3的范围内。在本实施例中，第二导电型的第一栅极电极108也作为降低表面电场(RESURF)区，以进一步加强降低表面电场的效果。
在本实施例中，第二导电型的第一栅极电极108、第一重掺杂区107和第一井区105可共同作为降低表面电场(RESURF)区，以延伸P-N结空乏区的长度，降低电极下方的最大电场，因此提高后续完成的半导体装置100的崩溃电压。也就是说，第一栅极电极108、第一重掺杂区107和第一井区105可改善半导体装置100的耐压能力。再者，相较于仅以离子注入工艺形成降低表面电场区，在本实施例中，第一栅极电极108、第一重掺杂区107和第一井区105可大幅增加降低表面电场区的深度，进一步大幅增加半导体装置100的耐压能力。
接着，依据一些实施例，如图8所示，通过蚀刻工艺移除绝缘层106的上部。在一些实施例中，在蚀刻工艺之后，绝缘层106的顶表面高于第一栅极电极108的顶表面。在一些其他实施例中，在蚀刻工艺之后，绝缘层106的顶表面低于第一栅极电极108的顶表面。在一些其他实施例中，在蚀刻工艺之后，绝缘层106的顶表面与第一栅极电极108的顶表面共平面。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
依据一些实施例，如图9所示，在沟槽104中的第一栅极电极108上形成遮罩层109。在本实施例中，遮罩层109覆盖绝缘层106和第一栅极电极108。在一些实施例中，遮罩层109的材料相同于图案化遮罩103的材料。在一些其他实施例中，遮罩层109的材料不同于图案化遮罩103的材料。在一些实施例中，通过沉积工艺或涂布工艺形成一遮罩材料，接着进行回蚀刻来形成遮罩层109。
接着，依据一些实施例，如图10所示，在形成遮罩层109之后，移除图案化遮罩103。在移除图案化遮罩103期间，遮罩层109覆盖第一栅极电极108，因此遮罩层109可避免图案化遮罩103的移除工艺损坏第一栅极电极108。
接着，依据一些实施例，如图11所示，在移除图案化遮罩103之后，移除遮罩层109，以暴露出第一栅极电极108和绝缘层106。依据一些实施例，在移除遮罩层109之后，可选择性地进行清洗工艺。
依据一些实施例，如图12所示，通过沉积工艺在外延层102、绝缘层106和第一栅极电极108上形成绝缘层110。在一些实施例中，绝缘层110从外延层102的顶表面延伸至沟槽104中，并覆盖外延层102的侧壁以及绝缘层106和第一栅极电极108的顶表面。在本实施例中，绝缘层110并未填满沟槽104。也就是说，在形成绝缘层110之后，在沟槽104中的绝缘层110上具有一空间。在一些实施例中，绝缘层110可为氧化硅、氧化铪、氧化锆、氧化铝、二氧化铝铪合金、二氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数(high-k)介电材料或前述的组合。在一些实施例中，绝缘层110的材料不同于第一绝缘层106的材料。在一些其他实施例中，绝缘层110的材料相同于绝缘层106的材料。在本实施例中，沉积工艺为顺应性沉积工艺，且可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺或前述的组合。
接着，依据一些实施例，通过沉积工艺、微影图案化工艺及蚀刻工艺在沟槽104中的绝缘层110上形成第二栅极电极111。在一些实施例中，第二栅极电极111填满先前在沟槽104中的绝缘层110上的空间。在本实施例中，第二栅极电极111位于第一栅极电极108上，且第二栅极电极111通过绝缘层110与第一栅极电极108隔开。在本实施例中，第二栅极电极111与第一井区105垂直重迭。在一些实施例中，如图12所示，第二栅极电极111的横向宽度大于第一栅极电极108的横向宽度。
在一些实施例中，第二栅极电极111可为一或多层结构，且由非晶硅、多晶硅、一或多种金属、金属氮化物、金属硅化物、导电金属氧化物或前述的组合所形成。明确而言，前述金属可包括但不限于钼(Mo)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)或铪(Hf)。上述金属氮化物可包括但不限于氮化钼(MoN)、氮化钨(WN)、氮化钛(TiN)以及氮化钽(TaN)。前述金属硅化物可包括但不限于硅化钨(WSix)。前述导电金属氧化物可包括但不限于钌金属氧化物(RuO2)以及铟锡金属氧化物(indium tin oxide，ITO)。在一些实施例中，沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺或前述的组合。在一些实施例中，微影图案化工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适的工艺或前述的组合。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
在本实施例中，通过第一栅极电极108设置于第二栅极电极111下方，可消除传统超结沟槽金属氧化物半导体场效应晶体管的沟槽底部的栅极-漏极电容(Cgd)，有效降低栅极-漏极电荷(Qgd)。
此外，在本实施例中，通过第一井区105设置于沟槽104的底部以及第一栅极电极108和第二栅极电极111下方，可避免传统超结功率金属氧化物半导体场效应晶体管的结场效应晶体管(junction field effect transistor，JFET)效应，进而有效降低导通电阻(Rds)。
依据一些实施例，如图13所示，进行离子注入工艺，以在外延层102中形成第二井区112。接着，进行另一离子注入工艺，以在第二井区112上方形成第二重掺杂区113。在一些实施例中，第二井区112做为半导体装置100的通道区，第二重掺杂区113做为半导体装置100的源极(Source，S)。在本实施例中，第二井区112和第二重掺杂区113围绕第二栅极电极111。在本实施例中，第二井区112与第一井区105隔开。在一些实施例中，第二井区112的底表面高于第一栅极电极108的顶表面。也就是说，第二井区112与外延层102之间的界面高于第一栅极电极108的顶表面。
在本实施例中，第二井区112和第一井区105具有相同的导电型，例如第二导电型。也就是说，在本实施例中，第二井区112为p型。在本实施例中，第二重掺杂区113和外延层102具有相同的导电型，例如第一导电型。也就是说，在本实施例中，第二重掺杂区113为n型。在一些实施例中，第二重掺杂区113的掺杂浓度大于外延层102。在一些实施例中，第二井区112的掺杂浓度在约1E16atoms/cm3至约1E18atoms/cm3的范围内。在一些实施例中，第二重掺杂区113的掺杂浓度在约1E18atoms/cm3至约1E21atoms/cm3的范围内。
在本实施例中，由于第二井区112与第一井区105隔开，因此可避免第一井区105因高电场撞击离子化(impact ionization)而产生漏电，并可将崩溃电流(avalanchecurrent)直接导入作为源极的第二重掺杂区113来排掉，避免崩溃电流经由第一井区105进入第二井区112导致周围的绝缘层110发生栅极氧化物充电/栅极氧化物充电注入(gateoxide charging/gate oxide injection)的问题，进而改善栅极氧化物可靠性。再者，由于第二井区112与第一井区105隔开可避免发生漏电，因此可避免寄生双极性结场效应晶体管(bipolar junction transistor，BJT)因漏电而启动，进而避免非钳位感应负载(unclamped inductive load，UIL)耐用性(ruggedness)的问题。
接着，依据一些实施例，如图14所示，通过沉积工艺、微影图案化工艺及蚀刻工艺在第二栅极电极111上形成介电层114。在本实施例中，介电层114覆盖第二栅极电极111和绝缘层110，且具有开口114a暴露出第二井区112和第二重掺杂区113。
在一些实施例中，介电层114可为氧化硅、氧化铪、氧化锆、氧化铝、二氧化铝铪合金、二氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数(high-k)介电材料或前述的组合。在一些实施例中，介电层114的材料不同于绝缘层110的材料。在一些其他实施例中，介电层114的材料相同于绝缘层110的材料。在一些实施例中，沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺或前述的组合。在一些实施例中，微影图案化工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适的工艺或前述的组合。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
依据一些实施例，如图15所示，通过沉积工艺、微影图案化工艺及蚀刻工艺在介电层114的开口114a中形成接点115。在一些实施例中，接点115延伸穿透介电层114和第二重掺杂区113，并延伸至第二井区112中，以电性连接至第二井区112和第二重掺杂区113。在一些实施例中，接点115可包含铜、银、金、铝、钨或前述的组合或其他合适的导电材料。在一些实施例中，沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺或前述的组合。在一些实施例中，微影图案化工艺包含光阻涂布(例如，自旋涂布)、软烤、遮罩对准、曝光、曝光后烤、光阻显影、清洗及干燥(例如，硬烤)、其他合适的工艺或前述的组合。在一些实施例中，蚀刻工艺可为干蚀刻工艺、湿蚀刻工艺、电浆蚀刻工艺、反应性离子蚀刻工艺、其他合适的工艺或前述的组合。
依据一些实施例，如图15所示，在形成接点115之前，可进行离子注入工艺，以在第二井区112中形成接点掺杂区116。在一些实施例中，接点掺杂区116位于接点115下方，且接点掺杂区116和第二井区112具有相同的导电型，例如第二导电型。也就是说，在本实施例中，接点掺杂区116为p型。在一些实施例中，接点掺杂区116的掺杂浓度在约1E19atoms/cm3至约1E21atoms/cm3的范围内。
在一些实施例中，可通过沉积工艺、微影图案化工艺及蚀刻工艺在接点115与介电层114之间形成阻障层(未显示)。在一些实施例中，阻障层可包含氮化钛(TiN)、三氧化二铝(Al2O3)、氧化镁(MgO)、氮化铝(AlN)、五氧化二钽(Ta2O5)、二氧化硅(SiO2)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氟化镁(MgF2)、氟化钙(CaF2)或前述的组合。
依据一些实施例，如图15所示，在形成接点115之后，可通过沉积工艺在接点115上形成金属层117。在一些实施例中，金属层117覆盖介电层114和接点115，且电性连接至接点115。在一些实施例中，金属层117可包含铜、银、金、铝、钨或前述的组合或其他合适的导电材料。在一些实施例中，金属层117的材料相同于接点115的材料。在一些其他实施例中，金属层117的材料不同于接点115的材料。在一些实施例中，沉积工艺可为物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、其他合适的工艺或前述的组合。在一些实施例中，在形成金属层117之后，完成半导体装置100的工艺。
根据本发明的一些实施例，通过以离子注入工艺和热驱入工艺将第一井区设置于沟槽的底部下方，不需要进行多次包括外延、植入p型掺杂物、高温扩散的工艺循环。因此，形成第一井区的工艺简单，且不需要负担昂贵的外延成本。再者，由于第一井区位于沟槽的底部下方，因此第一井区不占用额外空间(例如横向的外延层102的空间)，故可降低单元间距，进而降低通道区电阻。
此外，第一栅极电极、第一重掺杂区和第一井区可共同作为降低表面电场(RESURF)区，因此提高半导体装置的崩溃电压，即改善半导体装置的耐压能力。再者，相较于仅以离子注入工艺形成降低表面电场区，在本实施例中，第一栅极电极、第一重掺杂区和第一井区可大幅增加降低表面电场区的深度，进一步大幅增加半导体装置的耐压能力。
另外，由于第二井区与第一井区隔开，因此可避免第一井区因高电场撞击离子化而产生漏电，并可将崩溃电流直接导入作为源极的第二重掺杂区来排掉，避免发生栅极氧化物充电/栅极氧化物充电注入的问题，进而改善栅极氧化物可靠性。再者，由于第二井区与第一井区隔开可避免发生漏电，因此可避免寄生双极性结场效应晶体管(BJT)因漏电而启动，进而避免非钳位感应负载(UIL)耐用性(ruggedness)的问题。
上述内容概述许多实施例的特征，因此本领域普通人员，可更加理解本发明实施例的各方面。本领域普通人员可能无困难地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。本领域普通人员也应了解，在不脱离本发明实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明实施例的精神及范围。

Claims (17)

1.一种半导体装置，其特征在于，包括：
一基底，具有一第一导电型；
一外延层，具有该第一导电型，设置于该基底上，且该外延层内具有一沟槽；
一第一井区，设置于该外延层中且在该沟槽下方，且具有不同于该第一导电型的一第二导电型；
一第一栅极电极，设置于该沟槽中，且具有该第二导电型；以及
一第二栅极电极，设置于该沟槽中且位于该第一栅极电极上方，其中该第二栅极电极通过一第一绝缘层与该第一栅极电极隔开；
该第一栅极电极的掺杂浓度大于该第一井区的掺杂浓度。
2.如权利要求1所述的半导体装置，其特征在于，该第一栅极电极和该第二栅极电极与该第一井区垂直重叠。
3.如权利要求1所述的半导体装置，其特征在于，更包括：
一第一重掺杂区，设置于该第一井区的上部中，且具有该第二导电型。
4.如权利要求3所述的半导体装置，其特征在于，该第一重掺杂区的掺杂浓度大于该第一井区的掺杂浓度。
5.如权利要求1所述的半导体装置，其特征在于，更包括：
一第二绝缘层，设置于该第一栅极电极与该外延层之间。
6.如权利要求1所述的半导体装置，其特征在于，更包括：
一第二井区，围绕该第二栅极电极，且具有该第二导电型。
7.如权利要求6所述的半导体装置，其特征在于，该第二井区与该第一井区隔开。
8.如权利要求6所述的半导体装置，其特征在于，更包括：
一第二重掺杂区，围绕该第二栅极电极且位于该第二井区上方，且具有该第一导电型。
9. 如权利要求8所述的半导体装置，其特征在于，更包括：
一介电层，设置于该第二栅极电极上；以及
一接点，延伸穿透该介电层，并电性连接至该第二井区和该第二重掺杂区。
10.如权利要求9所述的半导体装置，其特征在于，更包括：
一接点掺杂区，设置于该第二井区中且在该接点下方，且具有该第二导电型。
11. 如权利要求9所述的半导体装置，其特征在于，更包括：
一金属层，设置于该接点和该介电层上；以及
一阻障层，设置于该接点与该介电层之间。
12.一种半导体装置的形成方法，其特征在于，包括：
提供具有一第一导电型的一基底；
在该基底上形成具有该第一导电型的一外延层；
在该外延层中形成一沟槽；
在该外延层中且在该沟槽下方形成具有一第二导电型的一第一井区，其中该第二导电型不同于该第一导电型；
在该沟槽中形成具有该第二导电型的一第一栅极电极；以及
在该沟槽中且位于该第一栅极电极上方形成一第二栅极电极，其中该第二栅极电极通过一第一绝缘层与该第一栅极电极隔开；
该第一栅极电极的掺杂浓度大于该第一井区的掺杂浓度。
13. 如权利要求12所述的半导体装置的形成方法，其特征在于，形成该沟槽的步骤包括：
在该外延层上形成具有一第一开口的一图案化遮罩；以及
通过该第一开口对该外延层进行一蚀刻工艺。
14.如权利要求13所述的半导体装置的形成方法，其特征在于，形成该第一井区的步骤包括：
以该图案化遮罩作为保护遮罩对该沟槽进行一离子注入工艺和一热驱入工艺。
15.如权利要求12所述的半导体装置的形成方法，其特征在于，更包括：
在形成该第一井区之后以及在形成该第一栅极电极之前，进行一离子注入工艺，以在该第一井区的上部中形成具有该第二导电型的一第一重掺杂区。
16.如权利要求13所述的半导体装置的形成方法，其特征在于，更包括：
在形成该第一栅极电极之后以及在形成该第二栅极电极之前，在该沟槽中的该第一栅极电极上形成一遮罩层；
移除该图案化遮罩；以及
移除该遮罩层。
17. 如权利要求12所述的半导体装置的形成方法，其特征在于，更包括：
形成具有该第二导电型的一第二井区围绕该第二栅极电极，以及
在该第二井区上方形成具有该第一导电型的一第二重掺杂区，该第二重掺杂区围绕该第二栅极电极。
CN201910189050.1A 2019-03-13 2019-03-13 半导体装置及其形成方法 Active CN111697050B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910189050.1A CN111697050B (zh) 2019-03-13 2019-03-13 半导体装置及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910189050.1A CN111697050B (zh) 2019-03-13 2019-03-13 半导体装置及其形成方法

Publications (2)

Publication Number Publication Date
CN111697050A CN111697050A (zh) 2020-09-22
CN111697050B true CN111697050B (zh) 2023-02-28

Family

ID=72474981

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910189050.1A Active CN111697050B (zh) 2019-03-13 2019-03-13 半导体装置及其形成方法

Country Status (1)

Country Link
CN (1) CN111697050B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
TW201423995A (zh) * 2012-12-12 2014-06-16 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
CN105632931B (zh) * 2014-11-04 2020-04-28 台湾积体电路制造股份有限公司 半导体器件的制造方法及半导体器件
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
TW201423995A (zh) * 2012-12-12 2014-06-16 Beyond Innovation Tech Co Ltd 溝渠式閘極金氧半場效電晶體及其製造方法

Also Published As

Publication number Publication date
CN111697050A (zh) 2020-09-22

Similar Documents

Publication Publication Date Title
US9947770B2 (en) Self-aligned trench MOSFET and method of manufacture
US10892320B2 (en) Semiconductor devices having stacked trench gate electrodes overlapping a well region
TWI629793B (zh) 包含具溝槽之源極接觸電晶體胞元半導體裝置、製造半導體裝置方法及積體電路
EP3089216A1 (en) Split-gate power semiconductor field-effect transistor
CN103107194A (zh) 沟槽型功率晶体管组件及其制作方法
CN102789987A (zh) 低米勒电容的超级接面功率晶体管制造方法
CN110767748A (zh) 半导体结构及其形成方法
US11081560B2 (en) Semiconductor devices and methods for forming the same
CN102569363B (zh) 一种耐高压隧穿晶体管及其制备方法
TW201939616A (zh) 橫向擴散金屬氧化物半導體（ｌｄｍｏｓ）電晶體及其製造方法
TW202215548A (zh) Ｌｄｍｏｓ電晶體及其製造方法
TWI732182B (zh) 半導體裝置及其形成方法
JP2002026323A (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法
CN109585558B (zh) 具有多个栅极结构的ldmos finfet结构
CN107910268B (zh) 功率半导体器件及其制造方法
CN101807546B (zh) 沟道式金属氧化物半导体元件及其制作方法
TWI653672B (zh) 半導體裝置及其製造方法
CN111697050B (zh) 半导体装置及其形成方法
CN113964176B (zh) 半导体结构及其形成方法
CN110400841B (zh) 半导体装置及其制造方法
CN110957349B (zh) 半导体装置及其制造方法
CN107910271A (zh) 功率半导体器件及其制造方法
TWI676289B (zh) 半導體裝置及其製造方法
TWI817719B (zh) 半導體結構及其形成方法
CN112151605A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant