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CN111695313A - 近似乘法器设计方法、近似乘法器和fir滤波器 - Google Patents

近似乘法器设计方法、近似乘法器和fir滤波器 Download PDF

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CN111695313A
CN111695313A CN202010483641.2A CN202010483641A CN111695313A CN 111695313 A CN111695313 A CN 111695313A CN 202010483641 A CN202010483641 A CN 202010483641A CN 111695313 A CN111695313 A CN 111695313A
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Abstract

本申请涉及一种近似乘法器设计方法、近似乘法器和FIR滤波器。所述方法包括：剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器。根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器。上述方法剔除了部分乘积压缩过程中的传输延迟，根据预设的平均绝对误差值约束条件设计出有误差约束的近似压缩器，基于该近似压缩器，选择误差性能和资源占用性能最均衡的乘法器结构设计近似乘法器，能够确保基于压缩计算逻辑修改的近似乘法器的计算精确度和资源利用效率。

Description

近似乘法器设计方法、近似乘法器和FIR滤波器
技术领域
本申请涉及低功耗数字信号处理电路设计技术领域，特别是涉及一种近似乘法器设计方法、近似乘法器和FIR滤波器。
背景技术
在一些容错应用中，计算数值的精度可以适度的降低，在“近似”的基础上进行运算，相关技术被统称为近似计算。近似计算的电路设计的主要思路是改变电路实现逻辑，通过简化电路结构来降低电路占用的资源。近似计算电路已经广泛运用于数字信号处理(DSP)系统、多媒体、模糊逻辑和神经网络中，在为相关应用提供具有实用价值的计算结果的同时，通过降低计算精度来简化电路、缩小芯片面积，并降低电路功耗。
乘法器是逻辑算数单元中主要的资源消耗单元，在图像处理电路中大量应用，因此有必要通过近似化设计降低乘法器的资源消耗。乘法器一般设计为并行压缩结构，如无符号乘法的Wallace或者Dadda树型结构和有符号乘法的Baugh-Wooley树型结构。部分乘积压缩器是树型乘法器核心，树型结构的乘法器一般都利用压缩器对部分乘积组成的树型结构进行累加压缩，占用了乘法器中绝大部分资源。目前，对近似压缩器的设计缺乏系统的设计标准，一般的做法是人为地随机改动压缩器计算逻辑，对计算逻辑的修改没有理论依据和误差约束，因此无法确保设计出的近似压缩器的计算精度和资源占用数量。
发明内容
基于此，有必要针对上述技术问题，提供一种能够确保部分乘积压缩结果精度和资源利用效率的近似乘法器设计方法、近似乘法器和FIR滤波器。
一种近似乘法器设计方法，所述方法包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器。
根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器。该近似乘法器包括舍弃电路、近似累加电路和精确累加电路，舍弃电路用于将部分乘积划分为舍弃列和保留列，近似累加电路用于将保留列划分为近似累加列和精确累加列，并使用近似压缩器对近似累加列进行近似累加计算，精确累加电路用于对精确累加列进行精确累加计算。
其中一个实施例中，剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器的步骤包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑。以平均绝对误差值为约束条件，修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据近似压缩逻辑设计近似压缩器。
其中一个实施例中，剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器的步骤包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑。以预设平均绝对误差值取值范围为约束条件，修改精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的求和输出真值表获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器。
其中一个实施例中，根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器的步骤包括：
根据预设的乘数位宽和预设的被乘数位宽，获得近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合。
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取所述近似乘法器对应所述乘数位宽和所述被乘数位宽的舍弃列数参数和近似累加列数参数；
根据所述乘数位宽、所述被乘数位宽、所述舍弃列数参数和所述近似累加列数参数设计近似乘法器；所述舍弃列数参数用于设置舍弃列的数量，所述近似累加列数参数用于设置近似累加列的数量。
一种近似乘法器，该近似乘法器根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件设计，包括舍弃电路、近似累加电路和精确累加电路，其特征在于：
舍弃电路用于将部分乘积划分为舍弃列和保留列。
近似累加电路用于述保留列划分为近似累加列和精确累加列，并使用近似压缩器对近似累加列进行近似累加计算，该近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改该精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器。
精确累加电路对精确累加列进行精确累加计算。
其中一个实施例中，近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑。以平均绝对误差值为约束条件，修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑。根据所述近似压缩逻辑设计近似压缩器。
其中一个实施例中，近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑。以预设的平均绝对误差值取值范围为约束条件，修改该精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的求和输出真值表获得近似压缩逻辑。根据所述近似压缩逻辑设计近似压缩器。
其中一个实施例中，近似乘法器的舍弃列数和累加列数的设置为：根据预设的乘数位宽和预设的被乘数位宽，获得近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合。
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取该近似乘法器对应该乘数位宽和该被乘数位宽的舍弃列数参数和近似累加列数参数。
根据该乘数位宽、该被乘数位宽、该舍弃列数参数和该近似累加列数参数设计近似乘法器。其中，舍弃列数参数用于设置舍弃列的数量，近似累加列数参数用于设置近似累加列的数量。
一种FIR滤波器，其特征在于，包括上述任意一个实施例中的近似乘法器。
上述近似乘法器设计方法、近似乘法器和FIR滤波器，通过去除精确4:2压缩器中进位输入和进位输出逻辑，剔除了部分乘积压缩过程中的传输延迟；根据预设的平均绝对误差值约束条件修改求和输出真值表，设计出有误差约束的近似压缩器；基于该近似压缩器，选择误差性能和资源占用性能能最均衡的乘法器结构，设计近似乘法器。上述乘法器设计方法、近似乘法器和FIR滤波器，根据预设的设计标准修改压缩器的计算逻辑，并根据预设的误差性能和资源占用要求选择近似乘法器的电路参数，能够确保基于压缩计算逻辑修改的近似乘法器的计算精确度和资源利用效率。
附图说明
图1为现有技术的精确4:2压缩器的真值表示意图；
图2为一个实施例中近似乘法器设计方法的步骤流程示意图；
图3为一个实施例中剔除精确4:2压缩器的进位输入和进位输出逻辑后真值表示意图；
图4为一个实施例中近似压缩器C1的真值表示意图；
图5为一个实施例中近似压缩器C2的真值表示意图；
图6为一个实施例中近似压缩器C3的真值表示意图；
图7为一个实施例中基于近似压缩器的Dadda树型无符号乘法器的结构示意图；
图8为一个实施例中基于近似压缩器的Bough-Wooley树型有符号乘法器的结构示意图；
图9为一个实施例中FIR滤波器的结构示意图；
图10为一个实施例中原始语音信号的时域和频域特征图；
图11为一个实施例中输入FIR滤波器的语音信号的时域和频域特征图；
图12为一个实施例中FIR滤波器输出的信号的时域和频域特征图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
现有技术中的常用的精确4:2压缩器的实现方法为级联两个精确的全加器，其输入包括四个标记为X1～X4的部分乘积输入和一个进位输入(Cin)，其输出包括一个进位输出(Cout)、一个伪输出(Carry)信号和一个求和信号(Sum)，其真值表如图1所示。其中，进位输入与其他电路的进位输出连接，进位输出连接到其他电路的进位输入，即精确4:2压缩器需等待进位输入信号才能得到计算结果，其他设备才能获得精确4:2压缩器的进位输出信号。因此，在电路中使用精确4:2压缩器会形成延时传输链。
本申请基于现有技术的精确4:2压缩器，提供了一种近似乘法器设计方法，如图2所示，所述方法包括：
步骤202：剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器。
具体地，为了并行地压缩部分乘积项，避免形成传输延迟链路，将涉及Cin和Cout的逻辑进行剔除，仅保Sum和Carry的逻辑，其相对逻辑标记为CAS(即Carry and Sum)，如图3所示。
假设乘法器的输入是均匀分布的，那么部分乘积项X1～X4等于‘1’的概率是1/4，显然，部分乘积项为‘0’的概率比‘1’的概率高得多。因此对出现概率更低的数值进行修改，可以降低近似压缩器的错误概率。
此外，为了度量根据简化后的逻辑设计的近似压缩器的精度，需要度量修改逻辑引起的误差。本实施例使用错误概率ER进行度量，其定义为：
Figure BDA0002518331190000051
其中，T是输入值的数量，
Figure BDA0002518331190000052
at和bt分别是给定输入t条件下的正确输出和错误输出的值。
综上所述，近似压缩器设计规则可以定义为：(1)对出现概率小的数值进行修改，以降低近似压缩器的错误概率；(2)选择ER尽量小的修改，且尽量减少对Carry的修改，以降低近似压缩器的误差绝对值。
步骤204：根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器。该近似乘法器包括舍弃电路、近似累加电路和精确累加电路，舍弃电路用于将部分乘积划分为舍弃列和保留列，近似累加电路用于将保留列划分为近似累加列和精确累加列，并使用近似压缩器对近似累加列进行近似累加计算，精确累加电路用于对精确累加列进行精确累加计算。
具体地，在设计近似乘法器时，将其部分乘积项的累加电路分为三个部分，即精确累加电路、近似累加电路和舍弃电路。设舍弃电路的舍弃列的数量为m，其作用是将部分乘积中低权重的m列截断并舍弃，近似累加电路是基于步骤202中设计的近似压缩器实现的，设近似累加电路的近似累加列的数量为k，其作用对部分乘积中除m列舍弃列以外的k个低权重列进行近似累加计算。精确累加电路的作用则是对部分乘积项中除舍弃列、近似累加列之外的列进行精确累加计算。近似乘法器基于舍弃电路、近似累加电路和精确累加电路的计算结果，通过最终累加过程获得最终乘积结果。
对于给定的乘数位宽和被乘数位宽，由本实施例提供的近似乘法器设计方法得到的近似乘法器可以通过选择不同的m和k的值，改变其计算精度参数和资源占用参数。因此，为获得符合应用要求的计算结果，在进行近似乘法设计时，需根据该应用要求确定乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，确定m和k的取值，获得所需的近似乘法器。
上述近似乘法器设计方法，通过去除精确4:2压缩器中进位输入和进位输出逻辑，剔除了部分乘积压缩过程中的传输延迟；根据预设的平均绝对误差值约束条件修改求和输出真值表，设计出有误差约束的近似压缩器；基于该近似压缩器，选择误差性能和资源占用性能最均衡的乘法器结构，设计近似乘法器。上述乘法器设计方法、近似乘法器和FIR滤波器，根据预设的设计标准修改压缩器的计算逻辑，并根据预设的误差性能和资源占用要求选择近似乘法器的电路参数，能够确保基于近似压缩计算逻辑修改的近似乘法器的计算精确度和资源利用效率。
其中一个实施例中，剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的误差绝对值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器的步骤包括：
根据图1所示的精确4:2压缩器，剔除其进位输入和进位输出逻辑，得到如图3所示近似压缩器。以平均绝对误差值为约束条件，修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据近似压缩逻辑设计近似压缩器。
具体地，根据上述实施例中描述的真值表修改规则，以平均绝对误差值为约束条件，修改如图3所示的压缩器的求和输出真值表，修改后的真值表如图4所示，图4对应的近似压缩器设为C1。具体修改为：图3中当输入X1～X4全为1时，对应输出数值为三位；图4中在修改时将其中加粗的位忽略，即使用两位作为进位和求和。
本实施例提供的近似压缩器C1将CAS信号限制在两位，占用资源较少，并且具有最小的计算最小平均绝对误差值，可提供精度较高的近似计算结果。
其中一个实施例中，剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器的步骤包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑。以预设的计算错误概率取值范围和平均绝对误差值取值范围为约束条件，修改精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的求和输出真值表获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器。
具体地，本实施例根据给定计算错误概率取值范围和平均绝对误差值取值范围，基于上述实施例中描述的修改规则修改真值表，如图5和图6所示，得到C2和C3两种资源占用量更低、计算精度较高的近似压缩器。其具体修改方式为(1)修改X3X4行为11时的SUM输出信号；(2)为减少资源占用数量，需同时修改X1X2为00和11(或为01和10)时SUM的信号。
近似压缩器C2的输入与输出之间的逻辑关系为：
Figure BDA0002518331190000071
Figure BDA0002518331190000081
近似压缩器C3的输入与输出之间的逻辑关系为：
Figure BDA0002518331190000082
Figure BDA0002518331190000083
近似压缩器C1、C2和C3的资源占用量参数和平均绝对误差参数如表1所示。
表1近似压缩器C1、C2和C3的资源占用量参数和平均绝对误差参数
近似压缩器 逻辑门数量 资源占用量(单位) 平均绝对误差
C1 3XOR+3AND+3OR 36 2/256
C2 2XOR+3AND+4OR 33 10/256
C3 2XOR+3AND+3OR 30 16/256
其中，非门(INV)由2个晶体管构成，以之为一个单位衡量电路的资源占用量，则或门(OR)的资源占用量为3个单位，异或门(XOR)的资源占量为6个单位，与门(AND)资源占用量为3个单位。
本实施例提供了根据计算错误概率取值范围和平均绝对误差值取值范围、资源占用量范围约束条件设计近似压缩器的方法。在实际应用中，可以根据不同计算场景的需求，设计并选择满足性能要求的近似压缩器。
其中一个实施例中，根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器的步骤包括：
根据预设的乘数位宽和预设的被乘数位宽，获得近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合。
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取所述近似乘法器对应所述乘数位宽和所述被乘数位宽的舍弃列数参数和近似累加列数参数；
根据所述乘数位宽、所述被乘数位宽、所述舍弃列数参数和所述近似累加列数参数设计近似乘法器；所述舍弃列数参数用于设置舍弃列的数量，所述近似累加列数参数用于设置近似累加列的数量。
图7所示为基于近似压缩器的Dadda树型无符号乘法器结构，其中对部分乘积项的累加压缩由三个电路进行，即精确累加电路、近似累加电路和舍弃电路。其中，近似累加电路用于计算部分乘积中的k个(k＝5)近似累加列的近似累加结果，舍弃电路用于舍弃部分乘积中的m个(m＝4)舍弃列，精确累加电路用于计算部分乘积中除舍弃列和近似累加列之外的列的精确累加结果。
图8所示为基于近似压缩器的Bough-Wooley树型有符号乘法器结构，其结构和原理与图7中的近似压缩器类似，但k值和m值不同(k＝4，m＝3)。
很明显，对于给定位的乘数位宽和被乘数位宽，可以采用不同的k和m配置，实现多个近似乘法器。这些近似乘法器具有不同的精度参数和资源占用参数。因此在近似乘法器设计过程中，有必在给定乘数位宽和被乘数位宽条件下，确定k和m的各种设置组合对近似乘法器性能参数的影响，以根据计算应用的精度和资源占用要求选择最适合的近似乘法器设计。
本实施例采用均方误差参数(MSE)和通过功耗-关键路径延时-面积乘积参数(PDAP，Power-Delay-Area-Product，)分别作为衡量近似乘法器精度和资源利用率的指标。在通过仿真试验，首先限定k和m的取值范围，以缩减仿真数据量。假设乘数为w1，被乘数位宽为w2，并且在不损失通用性w1和w2的情况下，k和m的长度限制为：
Figure BDA0002518331190000091
为了评估k和m不同配置的近似乘法器，需要提取与计算精度和资源利用率相关的度量指标。本实施例采用Verilog编写基于上述实施例中近似压缩器的近似乘法器架构，在NCSIM仿真中利用穷举输入和100万随机输入，分别计算了8位无符号近似乘法器和16位有符号近似乘法器在各k和m设置下的MSE数值。利用RTL-COMPILE(RC)工具在STM65nm标准单元库进行综合，得到上述近似乘法器的电路面积和关键路径延时。为了准确计算上述近似乘法器的功耗，本实施例在NCSIM工具中使用带有反向注释延迟随机输入向量，通过提取Value-Change-Dump(VCD)文件所产生的Switching Activity进行功率计算，其中供电电压为设置为1V。
根据上述仿真过程得到的MSE和PDAP参数值，本发明采用一种基于排序和剪枝的选择算法在不同k和m设置的近似乘法器设计方案中进行选择，具体过程包括：
根据仿真结果，建立由N个4位向量组成的初始矩阵Matrix_Initial，每个向量对应于近似乘法器参数配置组合(m,k)及其对应的MSE参数和PDAP参数，即[m,k,MSEn,PDAPn]。N个向量在Matrix_Initial矩阵中从m的最小值到最大值排序。
根据Matrix_initial矩阵生成Matrix_temp矩阵，将N个向量按照MSE从小到大排序，即向量Matrix_temp1的MSE小于Matrix_temp2的MSE。
通过贪婪算法，找到具有较大MSE和较大PDAP的向量：对于i＝1，2，3……N-1，当MSEi+1≧MSEi时，如果PDAPi+1≧PDAPi，则表明向量i+1对应的设计具有更高的MSE以及PDAP，即占用资源更多的同时计算精度更低，因此将其设为非优化的设计将从Matrix_temp中删除，并将被删除的向量索引记录在Matrix_index中。
根据设定的阈值条件，选择最优的近似乘法器设计。本实施例采用的阈值条件为当MSEi+1>MSEi时，如果PDAPi+1和PDAPi之间的差值在预设的较小范围内，将表明向量i+1对应的设计具有更高的MSE，且其PDAP与向量i对于的设计相当，因此将其设为非优化的设计将从Matrix_temp中删除，并将被删除的向量索引记录在Matrix_index中。
本实施例通过上述优选规则选择近似乘法器的设计参数，可以根据对应的乘数位宽、被乘数位宽、计算精度和资源占用量等设计要求，得到最优的近似乘法器设计集合，供实际设计时从中灵活选择。本实施例通过理论分析和仿真实验相结合的方式构建了系统性的基于近似压缩器的近似乘法器架构设计方法，完成了对基于近似压缩器的近似乘法器构架的优选，其优选的准则也适用于其它基于近似压缩器的即近似乘法器构架，有效提高试验效率。
应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
一种近似乘法器，该近似乘法器根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件设计，包括舍弃电路、近似累加电路和精确累加电路，其特征在于：
舍弃电路用于将部分乘积划分为舍弃列和保留列。
近似累加电路用于前述保留列划分为近似累加列和精确累加列，并使用近似压缩器对近似累加列进行近似累加计算，该近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改该精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据该近似压缩逻辑设计近似压缩器。
精确累加电路对精确累加列进行精确累加计算。
其中一个实施例中，近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑。以平均绝对误差值为约束条件，修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑。根据所述近似压缩逻辑设计近似压缩器。
其中一个实施例中，近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑。以预设的平均绝对误差值取值范围为约束条件，修改该精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的求和输出真值表获得近似压缩逻辑。根据所述近似压缩逻辑设计近似压缩器。
其中一个实施例中，近似乘法器的舍弃列数和累加列数的设置为：根据预设的乘数位宽和预设的被乘数位宽，获得近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合。
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取该近似乘法器对应该乘数位宽和该被乘数位宽的舍弃列数参数和近似累加列数参数。
根据该乘数位宽、该被乘数位宽、该舍弃列数参数和该近似累加列数参数设计近似乘法器。其中，舍弃列数参数用于设置舍弃列的数量，近似累加列数参数用于设置近似累加列的数量。
关于近似乘法器的具体限定可以参见上文中对于近似乘法器设计方法的限定，在此不再赘述。
一种FIR滤波器，其特征在于，包括上述任意一个实施例中的近似乘法器。
FIR(Finite Impulse Respond Filter)滤波器的全称是有限脉冲响应滤波器，也叫做非递归型滤波器。如图9所示，FIR滤波器配合其信号处理的阶数，需要采用多个乘法器，以实现其数字滤波功能。
本实施例将传统FIR滤波器中的乘法器替换为上述任意一个实施例中的近似乘法器。为验证改进后的FIR滤波器的性能，本实施例采用Verilog编写FIR滤波器架构，利用RTL-COMPILE(RC)工具在STM65nm标准单元库进行综合，得到上述FIR滤波器的面积和关键路径延时。为了准确计算上述FIR滤波器的功耗，本实施例在NCSIM工具中使用带有反向注释延迟随机输入向量，通过提取Value-Change-Dump(VCD)文件所产生的SwitchingActivity进行功率计算，其中供电电压为设置为1V。表2给出了基于不同近似压缩器设计的近似乘法器M1和M2的性能参数。其中，M1基于上述实施例中给出的近似压缩器C2设计，其舍弃列的数量m＝3，近似累加列的数量k＝10；M2基于上述实施例中给出的近似压缩器C3设计，其舍弃列的数量m＝3，近似累加列的数量k＝9。
表2基于不同乘法器的FIR滤波器性能参数对比
FIR 功耗(nW) 面积(um<sup>2</sup>) 降低功耗(％) 节约面积(％) SNR(dB)
M1(10,3) 3.85 70513 12.21 30.05 24.04
M2(9,3) 4.29 73822 2.29 26.77 24.19
精确乘法器 4.39 100803 - - 24.32
可以看到，本实施例的FIR滤波器相比于传统FIR设计能够同时降低功耗并节约电路面积，具有更好的性能参数。
为验证本实施例中FIR滤波器的性能，将如图10所示的原始语音信号上叠加高频噪声和高斯白噪声后作为输入信号，如图11所示。本实施例输出的滤波信号如图12所示。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种近似乘法器设计方法，所述方法包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器；
根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器；所述近似乘法器包括舍弃电路、近似累加电路和精确累加电路，所述舍弃电路用于将部分乘积划分为舍弃列和保留列，所述近似累加电路用于将所述保留列划分为近似累加列和精确累加列，并使用所述近似压缩器对所述近似累加列进行近似累加计算，所述精确累加电路用于对所述精确累加列进行精确累加计算。
2.根据权利要求1所述的方法，其特征在于，所述剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器的步骤包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑；
以平均绝对误差值为约束条件，修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑；
根据所述近似压缩逻辑设计近似压缩器。
3.根据权利要求1所述的方法，其特征在于，所述剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均误差绝对值约束条件修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器的步骤包括：
剔除精确4:2压缩器的进位输入和进位输出逻辑；
以预设的平均绝对误差值取值范围为约束条件，修改所述精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的所述求和输出真值表获得近似压缩逻辑；
根据所述近似压缩逻辑设计近似压缩器。
4.根据权利要求1至3中任意一项所述的方法，其特征在于，所述根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件，设计近似乘法器的步骤包括：
根据预设的乘数位宽和预设的被乘数位宽，获得所述近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，所述近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合；
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取所述近似乘法器对应所述乘数位宽和所述被乘数位宽的舍弃列数参数和近似累加列数参数；
根据所述乘数位宽、所述被乘数位宽、所述舍弃列数参数和所述近似累加列数参数设计近似乘法器；所述舍弃列数参数用于设置舍弃列的数量，所述近似累加列数参数用于设置近似累加列的数量。
5.一种近似乘法器，所述近似乘法器根据预设的乘数位宽、被乘数位宽、计算精度约束条件和资源占用约束条件设计，包括舍弃电路、近似累加电路和精确累加电路，其特征在于：
所述舍弃电路用于将部分乘积划分为舍弃列和保留列；
所述近似累加电路用于将所述保留列划分为近似累加列和精确累加列，并使用所述近似压缩器对所述近似累加列进行近似累加计算，所述近似压缩器的逻辑为：剔除精确4:2压缩器的进位输入和进位输出逻辑，根据预设的平均绝对误差值约束条件修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑，根据所述近似压缩逻辑设计近似压缩器；
所述精确累加电路用于对所述精确累加列进行精确累加计算。
6.根据权利要求5所述的近似乘法器，其特征在于，所述近似压缩器的逻辑为：
剔除精确4:2压缩器的进位输入和进位输出逻辑；
以平均绝对误差值为约束条件，修改所述精确4:2压缩器的求和输出真值表，获得近似压缩逻辑；
根据所述近似压缩逻辑设计近似压缩器。
7.根据权利要求5所述的近似乘法器，其特征在于，所述近似压缩器的逻辑为：
剔除精确4:2压缩器的进位输入和进位输出逻辑；
以预设的平均绝对误差值取值范围为约束条件，修改所述精确4:2压缩器的求和输出真值表，根据实现电路占用资源数量最少的所述求和输出真值表获得近似压缩逻辑；
根据所述近似压缩逻辑设计近似压缩器。
8.根据权利要求5至7中任意一项所述的近似乘法器，其特征在于，所述近似乘法器的舍弃列数和累加列数的设置为：
根据预设的乘数位宽和预设的被乘数位宽，获得所述近似乘法器的舍弃列数参数和近似累加列数参数集合对应的，所述近似乘法器的最终乘积均方差参数和电路功耗-关键路径延时-面积乘积参数集合；
根据预设的最终乘积均方差参数约束条件和电路功耗-关键路径延时-面积乘积参数约束条件，获取所述近似乘法器对应所述乘数位宽和所述被乘数位宽的舍弃列数参数和近似累加列数参数；
根据所述乘数位宽、所述被乘数位宽、所述舍弃列数参数和所述近似累加列数参数设计近似乘法器；所述舍弃列数参数用于设置舍弃列的数量，所述近似累加列数参数用于设置近似累加列的数量。
9.一种FIR滤波器，其特征在于，包括权利要求5至8中任意一项所述的近似乘法器。
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