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CN111627878A - 布线结构，封装结构及其制造方法 - Google Patents

布线结构，封装结构及其制造方法 Download PDF

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CN111627878A
CN111627878A CN202010105837.8A CN202010105837A CN111627878A CN 111627878 A CN111627878 A CN 111627878A CN 202010105837 A CN202010105837 A CN 202010105837A CN 111627878 A CN111627878 A CN 111627878A
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CN
China
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layer
conductive structure
dielectric layer
density
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010105837.8A
Other languages
English (en)
Inventor
黄文宏
施孟铠
赖威宏
孙玮筑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

本公开涉及一种布线结构，一种封装结构和一种制造所述布线结构的方法。所述布线结构包含上部导电结构、下部导电结构、中间层和至少一个穿导孔。所述上部导电结构包含至少一个上部介电层和与所述上部介电层接触的至少一个上部电路层。所述下部导电结构包含至少一个下部介电层和与所述下部介电层接触的至少一个下部电路层。所述中间层设置在所述上部导电结构与所述下部导电结构之间，且将所述上部导电结构和所述下部导电结构接合在一起。所述穿导孔延伸穿过所述上部导电结构、所述中间层和所述下部导电结构。

Description

布线结构，封装结构及其制造方法
技术领域
本公开涉及一种布线结构，一种封装结构和一种制造方法，且涉及一种包含通过中间层附接或接合在一起的至少两个导电结构的布线结构，以及一种制造所述布线结构的方法。
背景技术
随着电子行业的快速发展以及半导体处理技术的进展，半导体芯片与增大数量的电子组件集成以实现改进的电性能和额外功能。因此，半导体芯片具备更多的输入/输出(input/output,I/O)连接。为了制造包含具有增大数量的I/O连接的半导体芯片的半导体封装，可用于承载半导体芯片的半导体衬底的电路层的尺寸可能对应地增加。因此，半导体衬底的厚度和翘曲可能相应地增加，并且半导体衬底的良率可能降低。
发明内容
在一些实施例中，一种布线结构(wiring struture)包含：(a)上部导电结构，其包含至少一个上部介电层和与所述上部介电层接触的至少一个上部电路层；(b)下部导电结构，其包含至少一个下部介电层和与所述下部介电层接触的至少一个下部电路层；(c)中间层，其设置在所述上部导电结构与所述下部导电结构之间，且将所述上部导电结构和所述下部导电结构接合在一起；以及(d)至少一个穿导孔，其延伸穿过所述上部导电结构、所述中间层和所述下部导电结构。
在一些实施例中，一种布线结构包含：(a)低密度堆叠结构，其包含至少一个介电层和与所述介电层接触的至少一个低密度电路层；(b)高密度堆叠结构，其设置在所述低密度堆叠结构上，其中所述高密度堆叠结构包含至少一个介电层和与所述高密度堆叠结构的所述介电层接触的至少一个高密度电路层；以及(c)至少一个穿导孔，其延伸穿过所述低密度堆叠结构和所述高密度堆叠结构。
在一些实施例中，一种用于制造布线结构的方法包含：(a)提供下部导电结构，其包含至少一个介电层和与所述介电层接触的至少一个电路层；(b)提供上部导电结构，其包含至少一个介电层和与所述上部导电结构的所述介电层接触的至少一个电路层；(c)将所述上部导电结构附接到所述下部导电结构；以及(d)形成至少一个穿导孔，其延伸穿过所述上部导电结构和所述下部导电结构。
附图说明
当结合附图阅读时，可从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1显示根据本公开的一些实施例的布线结构的剖视图。
图2显示根据本公开的一些实施例的布线结构的剖视图。
图2A显示根据本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2B显示根据本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2C显示图2A的上部导电结构的基准标记和图2B的下部导电结构的基准标记的组合图像的俯视图。
图2D显示根据本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2E显示根据本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2F显示图2D的上部导电结构的基准标记和图2E的下部导电结构的基准标记的组合图像的俯视图。
图2G显示根据本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2H显示根据本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2I显示图2G的上部导电结构的基准标记和图2H的下部导电结构的基准标记的组合图像的俯视图。
图3显示根据本公开的一些实施例的布线结构的剖视图。
图4显示封装结构与衬底的接合的剖视图。
图5显示根据本公开的一些实施例的布线结构的剖视图。
图6显示封装结构与衬底的接合的剖视图。
图7显示根据本公开的一些实施例的封装结构的剖视图。
图8显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图9显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图10显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图11显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图12显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图13显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图14显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图15显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图16显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图17显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图18显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图19显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图20显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图21显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图22显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图23显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图24显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图25显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图26显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图27显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图28显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图29显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图30显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图31显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图32显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图33显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图34显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图35显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图36显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图37显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图38显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图39显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图40显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图41显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图42显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图43显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图44显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图45显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图46显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图47显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图48显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图49显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图50显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图51显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图52显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图53显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图54显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图55显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图56显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图57显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图58显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图59显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
图60显示根据本公开的一些实施例的用于制造布线结构的方法的实例的一或多个阶段。
具体实施方式
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本公开的实施例从结合附图进行的以下详细描述将更容易理解。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
为了满足增大I/O数的规范，应增加衬底的介电层的数量。在一些比较性实施例，核心衬底(core substrate)的制造工艺可包含以下阶段。首先，提供核心(core)，所述核心具有设置在两侧上的两个铜箔。随后，多个介电层和多个电路层形成或堆叠在两个铜箔上。一个电路层可以嵌入在一个对应的介电层中。因此，核心衬底可以包含多个堆叠介电层和在核心的两侧上嵌入在介电层中的多个电路层。由于此类核心衬底的电路层的线宽/线距(line width/line space,L/S)可大于或等于10微米(μm)/10μm，所以此类核心衬底的介电层的数量相对较大。虽然此类核心衬底的制造成本较低，但是此类核心衬底的电路层和介电层的制造良率也较低，因此，此类核心衬底的良率较低。另外，每一介电层相对较厚，且因此，此核心衬底相对较厚。在一些比较性实施例中，如果封装(package)具有10000个I/O数，那么此核心衬底可包含十二层的电路层和介电层。此类核心衬底的一个层(包含一个电路层和一个介电层)的制造良率可为90％。因此，此核心衬底的良率可为(0.9)12＝28.24％。另外，十二层的电路层和介电层的翘曲可累积，且因此顶部若干层可具有严重翘曲。因此，此核心衬底的良率可进一步减小。
为了解决上述问题，在一些比较性实施例中，提供无核心衬底(corelesssubstrate)。无核心衬底可包含多个介电层和多个扇出电路层(fan-out circuit layer)。在一些实施例中，无核心衬底的制造工艺可包含以下阶段。首先，提供载体。随后，多个介电层和多个扇出电路层形成或堆叠在载体的表面上。一个扇出电路层可嵌入于一个对应介电层中。随后，移除载体。因此，无核心衬底可包含多个堆叠介电层以及嵌入于所述介电层中的多个扇出电路层。由于此无核心衬底的扇出电路层的线宽/线距(L/S)可小于或等于2μm/2μm，所以此无核心衬底的介电层的数量可减小。另外，此类无核心衬底的扇出电路层和介电层的制造良率较高。举例来说，此无核心衬底的一个层(包含一个扇出电路层和一个介电层)的制造良率可为99％。然而，此类无核心衬底的制造成本相对较高。
本公开的至少一些实施例提供具有良率和制造成本的有利折衷的布线结构。在一些实施例中，所述布线结构包含上部导电结构和通过中间层接合到上部导电结构的下部导电结构。本公开的至少一些实施例进一步提供用于制造布线结构的技术。
图1显示根据本公开的一些实施例的布线结构1的剖视图。布线结构1包含上部导电结构2、下部导电结构3、中间层12、至少一个穿导孔(through via)16和外部电路层28。布线结构1界定至少一个通孔(thorugh hole)17，其延伸穿过上部导电结构2、中间层12和下部导电结构3。
上部导电结构2包含至少一个介电层(包含例如两个第一介电层20和一个第二介电层26)和与所述介电层(例如第一介电层20和第二介电层26)接触的至少一个电路层(包含例如由金属、金属合金或其它导电材料形成的三个电路层24)。在一些实施例中，上部导电结构2可以类似于无核心衬底，并且可为晶圆类型、面板类型或条带类型。上部导电结构2也可称为“堆叠结构”或“高密度导电结构”或“高密度堆叠结构”。上部导电结构2的电路层(包含例如三个电路层24)也可称为“高密度电路层”。在一些实施例中，高密度电路层的电路线(包含例如迹线或垫)的密度大于低密度电路层的电路线的密度。也就是说，高密度电路层的单位面积中的电路线(包含例如迹线或垫)的计数大于低密度电路层的相等单位面积中的电路线的计数，例如约1.2倍或以上，约1.5倍或以上，或约2倍或以上。替代地或组合地，高密度电路层的线宽/线距(L/S)小于低密度电路层的L/S，例如约90％或以下，约50％或以下，或约20％或以下。另外，包含高密度电路层的导电结构可指定为“高密度导电结构”，且包含低密度电路层的导电结构可指定为“低密度导电结构”。
上部导电结构2具有顶面21和与顶面21相对的底面22。如图1所示，上部导电结构2包含多个介电层(例如，两个第一介电层20和第二介电层26)、多个电路层(例如，三个电路层24)和至少一个内部导孔(inner via)25。介电层(例如，第一介电层20和第二介电层26)彼此堆叠。举例来说，第二介电层26设置在第一介电层20上，且因此，第二介电层26是最顶部介电层。在一些实施例中，介电层(例如，第一介电层20和第二介电层26)的材料是透明的，并且可以由人眼或机器看穿或检测。也就是说，设置为邻近于上部导电结构2的底面22的标记可以由人眼或机器从上部导电结构2的顶面21识别或检测。在一些实施例中，介电层的透明材料对可见范围内的波长(或用于检测标记的其它相关波长)具有至少约60％、至少约70％，或至少约80％的透光率。
另外，每一个第一介电层20具有顶面201和与顶面201相对的底面202，并且界定具有内表面2031的通孔203。第二介电层26具有顶面261和与顶面261相对的底面262，并且界定具有内表面2631的通孔263。第二介电层26的底面262设置在第一介电层20的顶面201上，并且与其接触。因此，上部导电结构2的顶面21是第二介电层26的顶面261，并且上部导电结构2的底面22是最底部第一介电层20的底面202。
电路层24可为扇出电路层或重布层(redistribution layer,RDL)，且电路层24的L/S可小于或等于约2μm/约2μm，或小于或等于约1.8μm/约1.8μm。每一个电路层24具有顶面241和与顶面241相对的底面242。在一些实施例中，电路层24嵌入于对应的第一介电层20中，且电路层24的顶面241可与第一介电层20的顶面201实质上共平面。在一些实施例中，电路层24可包含晶种层243以及设置在晶种层243上的导电金属材料244。电路层24可包含第一电路层24(例如，第一高密度电路层)和第二电路层24(例如，第二高密度电路层)。第一电路层24为最底部电路层，其也称为“第一高密度电路层”第二电路层24设置在第一电路层24上方。第一电路层24的厚度可与第二电路层24的厚度实质上相同或比其大。举例来说，第一电路层24的厚度可为约4μm，且第二电路层24的厚度可为约3μm。如图1所示，最底部电路层24(例如，第一电路层24)设置在上部导电结构2的底面22(例如，最底部第一介电层20的底面202)上并且从其凸出。
上部导电结构2包含多个内部导孔25。一些内部导孔25设置在两个邻近的电路层24之间，以电连接两个电路层24。一些内部导孔25从第二介电层26显露以电连接半导体芯片42(图4)。在一些实施例中，每一内部导孔25可包含晶种层251和设置在晶种层251上的导电金属材料252。在一些实施例中，每一内部导孔25和对应电路层24可一体地形成为整体或单件式结构(monolithic or one-piece structure)。每一内部导孔25沿着从上部导电结构2的底面22朝向顶面21的方向向上逐渐变窄(tapers upwardly)。也就是说，内部导孔25的顶部部分的尺寸(例如，宽度)小于内部导孔25的较接近于底面22的底部部分的尺寸(例如，宽度)。在一些实施例中，内部导孔25(例如，在底部部分处)的最大宽度可小于或等于约25μm，例如约25μm、约20μm、约15μm或约10μm。
下部导电结构3包含至少一个介电层(包含例如一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)和接触所述介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的至少一个电路层(包含例如一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a'，其由金属、金属合金或其它导电材料形成)。在一些实施例中，下部导电结构3可类似于进一步包含核心部分37的核心衬底，且可为晶圆类型、面板类型或条带类型。下部导电结构3也可称为“堆叠结构”或“低密度导电结构”或“低密度堆叠结构”。下部导电结构3的电路层(包含例如，第一上部电路层34；两个第二上部电路层38、38'；第一下部电路层34a；以及两个第二下部电路层38a、38a')也可称为“低密度电路层”。如图1所示，下部导电结构3具有顶面31和与顶面31相对的底面32。下部导电结构3包含多个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)、多个电路层(例如，第一上部电路层34、两个第二上部电路层38、38'、第一下部电路层34a和两个第二下部电路层38a、38a')和至少一个内部导孔(包含例如多个上部互连导孔35和多个下部互连导孔35a)。
核心部分37具有顶面371和与顶面371相对的底面372，并且界定延伸穿过核心部分37的多个第一通孔373和多个第二通孔374。互连导孔39设置或形成在每一第一通孔373中，以用于垂直连接。在一些实施例中，每一互连导孔39包含基底金属层391和绝缘材料392。基底金属层391设置或形成在第一通孔373的侧壁上，并且界定中心通孔。绝缘材料392填充由基底金属层391所界定的中心通孔。在一些实施例中，互连导孔39可省略绝缘材料，并且可包含填充第一通孔373的整体金属材料。第二通孔374具有内表面3741。
第一上部介电层30设置在核心部分37的顶面371上。第一上部介电层30具有顶面301和与顶面301相对的底面302，并且界定具有内表面3031的通孔303。因此，第一上部介电层30的底面302接触核心部分37的顶面371。第二上部介电层36堆叠或设置在第一上部介电层30上。第二上部介电层36具有顶面361和与顶面361相对的底面362，并且界定具有内表面3631的通孔363。因此，第二上部介电层36的底面362接触第一上部介电层30的顶面301，并且第二上部介电层36是最顶部介电层。另外，第一下部介电层30a设置在核心部分37的底面372上。第一下部介电层30a具有顶面301a和与顶面301a相对的底面302a，并且界定具有内表面3031a的通孔303a。因此，第一下部介电层30a的顶面301a接触核心部分37的底面372。第二下部介电层36a堆叠或设置在第一下部介电层30a上。第二下部介电层36a具有顶面361a和与顶面361a相对的底面362a，并且界定具有内表面3631a的通孔363a。因此，第二下部介电层36a的顶面361a接触第一下部介电层30a的底面302a，并且第二下部介电层36a是最底部介电层。如图1所示，下部导电结构3的顶面31是第二上部介电层36的顶面361，并且下部导电结构3的底面32是第二下部介电层36a的底面362a。
上部导电结构2的每一个介电层(例如，第一介电层20和第二介电层26)的厚度小于或等于下部导电结构3的每一个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度的约40％，小于或等于约35％，或小于或等于约30％。举例来说，上部导电结构2的每一个介电层(例如，第一介电层20和第二介电层26)的厚度可以小于或等于约7μm，并且下部导电结构3的每一个介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度可以是约40μm。
第一上部电路层34的L/S可大于或等于约10μm/约10μm。因此，第一上部电路层34的L/S可大于或等于上部导电结构2的电路层24的L/S的约五倍。第一上部电路层34具有顶面341和与顶面341相对的底面342。在一些实施例中，第一上部电路层34形成或设置在核心部分37的顶面371上，并且由第一上部介电层30覆盖。第一上部电路层34的底面342接触核心部分37的顶面371。在一些实施例中，第一上部电路层34可包含第一金属层343、第二金属层344和第三金属层345。第一金属层343设置在核心部分37的顶面371上，且可由铜箔形成(例如，可构成铜箔的一部分)。第二金属层344设置在第一金属层343上，且可为电镀铜层。第三金属层345设置在第二金属层344上，且可为另一电镀铜层。在一些实施例中，可以省略第三金属层345。
第二上部电路层38的L/S可大于或等于约10μm/约10μm。因此，第二上部电路层38的L/S可实质上等于第一上部电路层34的L/S，且可大于或等于上部导电结构2的电路层24的L/S的约五倍。第二上部电路层38具有顶面381和与顶面381相对的底面382。在一些实施例中，第二上部电路层38形成或设置在第一上部介电层30的顶面301上，并且由第二上部介电层36覆盖。第二上部电路层38的底面382可接触第一上部介电层30的顶面301。在一些实施例中，第二上部电路层38通过上部互连导孔35电连接到第一上部电路层34。也就是说，上部互连导孔35设置在第二上部电路层38与第一上部电路层34之间，以电连接第二上部电路层38和第一上部电路层34。在一些实施例中，第二上部电路层38和上部互连导孔35一体地形成为整体或单件式结构。每一上部互连导孔35沿从下部导电结构3的顶面31朝底面32的方向向下逐渐变窄。
另外，在一些实施例中，第二上部电路层38'设置在第二上部介电层36的顶面361上并且从其凸出。在一些实施例中，第二上部电路层38通过上部互连导孔35电连接到第二上部电路层38'。也就是说，上部互连导孔35设置在第二上部电路层38、38'之间，以电连接第二上部电路层38、38'。在一些实施例中，第二上部电路层38'和上部互连导孔35一体地形成为整体或单件式结构。在一些实施例中，第二上部电路层38'为下部导电结构3的最顶部电路层。
第一下部电路层34a的L/S可大于或等于约10μm/约10μm。因此，第一下部电路层34a的L/S可大于或等于上部导电结构2的电路层24的L/S的约五倍。第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一些实施例中，第一下部电路层34a形成或设置在核心部分37的底面372上，并且由第一下部介电层30a覆盖。第一下部电路层34a的顶面341a接触核心部分37的底面372。在一些实施例中，第一下部电路层34a可包含第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a设置在核心部分37的底面372上，且可由铜箔形成。第二金属层344a设置在第一金属层343a上，且可为电镀铜层。第三金属层345a设置在第二金属层344a上，且可为另一电镀铜层。在一些实施例中，可省略第三金属层345a。
第二下部电路层38a的L/S可大于或等于约10μm/约10μm。因此，第二下部电路层38a的L/S可实质上等于第一上部电路层34的L/S，且可大于或等于上部导电结构2的电路层24的L/S的约五倍。第二下部电路层38a具有顶面381a和与顶面381a相对的底面382a。在一些实施例中，第二下部电路层38a形成或设置在第一下部介电层30a的底面302a上，并且由第二下部介电层36a覆盖。第二下部电路层38a的顶面381a接触第一下部介电层30a的底面302a。在一些实施例中，第二下部电路层38a通过下部互连导孔35a电连接到第一下部电路层34a。也就是说，下部互连导孔35a设置在第二下部电路层38a与第一下部电路层34a之间，用于电连接第二下部电路层38a和第一下部电路层34a。在一些实施例中，第二下部电路层38a和下部互连导孔35a整体形成为整体或单件式结构。每一下部互连导孔35a沿着从下部导电结构3的底面32朝向顶面31的方向向上逐渐变窄。
另外，在一些实施例中，第二下部电路层38a'设置在第二下部介电层36a的底面362a上，且从其凸出。在一些实施例中，第二下部电路层38a'通过下部互连导孔35a电连接到第二下部电路层38a。也就是说，下部互连导孔35a设置在第二下部电路层38a、38a'之间，以电连接第二下部电路层38a、38a'。在一些实施例中，第二下部电路层38a'和下部互连导孔35a一体地形成为整体或单件式结构。在一些实施例中，第二下部电路层38a'为下部导电结构3的最底部低密度电路层。
在一些实施例中，每一互连导孔39电连接第一上部电路层34和第一下部电路层34a。互连导孔39的基底金属层391、第一上部电路层34的第二金属层344以及第一下部电路层34a的第二金属层344a可一体且同时形成为整体或单件式结构。
另外，外部电路层28(例如，顶部低密度电路层)设置在上部导电结构2的顶面21(例如，第二介电层26的顶面261)上且从其凸出。外部电路层28的L/S可大于或等于电路层24的L/S。在一些实施例中，外部电路层28的L/S可实质上等于第二下部电路层38a'的L/S。如图1的实施例中所说明，第二介电层26中省略了水平地延伸或连接的电路层。
中间层12插置或设置在上部导电结构2与下部导电结构3之间，以将上部导电结构2和下部导电结构3接合在一起。也就是说，中间层12粘附到上部导电结构2的底面22和下部导电结构3的顶面31。在一些实施例中，中间层12可为粘合层，其从粘合材料(例如，包含固化的粘合材料，例如粘合聚合材料)固化。中间层12具有顶面121和与顶面121相对的底面122，并且界定具有内表面1241的至少一个通孔124。中间层12的顶面121接触上部导电结构2的底面22(也就是说，上部导电结构2的底面22附接到中间层12的顶面121)，且中间层12的底面122接触下部导电结构3的顶面31。因此，上部导电结构2的最底部第一电路层24(例如，第一电路层24)和下部导电结构3的最顶部电路层38'(例如，第二上部电路层38')嵌入于中间层12中。在一些实施例中，上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的接合力。上部导电结构2的两个邻近介电层(例如，两个邻近的第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的边界的表面粗糙度，例如就均方根表面粗糙度(root mean squared surfaceroughness)来说，约1.1倍或更大、约1.3倍或更大，或约1.5倍或更大。
在一些实施例中，中间层12的材料是透明的，且可被人眼或机器看穿。也就是说，设置为邻近于下部导电结构3的顶面31的标记可以通过人眼或机器从上部导电结构2的顶面21识别或检测。通孔124延伸穿过中间层12。在一些实施例中，中间层12的通孔124可延伸穿过下部导电结构3的最顶部电路层(例如，第二上部电路层38')和上部导电结构2的最底部电路层24。
如图1所示，第二介电层26的通孔263、第一介电层20的通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的第二通孔374、第一下部介电层30a的通孔303a与第二下部介电层36a的通孔363a彼此对齐且彼此连通。因此，第二介电层26的通孔263的内表面2631、第一介电层20的通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a与通孔363的内表面3631a彼此共平面或彼此对齐。在一些实施例中，第二介电层26的通孔263的内表面2631、第一介电层20的通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a与通孔363的内表面3631a可为弯曲或平直表面，且为用于容纳穿导孔16的单个连续通孔17的内表面171的部分。第二介电层26的通孔263、第一介电层20的通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的第二通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a共同经配置以形成或界定单个通孔17。因此，单个通孔17包含第二介电层26的通孔263、第一介电层20的通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的第二通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a。
如图1所示，通孔263的内表面2631、通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a的一侧的剖视图为实质上直线的线段。也就是说，通孔263的内表面2631、通孔203的内表面2031、中间层12的通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a的一侧的剖视图可沿着相同实质上直线延伸。单个通孔17延伸穿过上部导电结构2、中间层12和下部导电结构3(包含第二下部电路层38a')；也就是说，单个通孔17从上部导电结构2的顶面21延伸到下部导电结构3的底面32。单个通孔17的最大宽度可为约100μm到约1000μm。在一些实施例中，可通过机械钻孔来形成单个通孔17。因此，通孔17可能不逐渐变窄，且通孔17的内表面171可实质上垂直于上部导电结构2的顶面21和/或下部导电结构3的底面32。也就是说，第二介电层26的通孔263的尺寸、第一介电层20的通孔203的尺寸、中间层12的通孔124的尺寸、第二上部介电层36的通孔363的尺寸、第一上部介电层30的通孔303的尺寸、核心部分37的第二通孔374的尺寸、第一下部介电层30a的通孔303a的尺寸和第二下部介电层36a的通孔363a的尺寸实质上彼此相等。
每一穿导孔16形成或设置在对应通孔17中，且由金属、金属合金或其它导电材料形成。因此，穿导孔16延伸穿过上部导电结构2、中间层12和下部导电结构3。如图1所示，穿导孔16延伸穿过并接触上部导电结构2的最底部电路层24、下部导电结构3的最顶部电路层(例如，第二上部电路层38')，以及下部导电结构3的最底部电路层(例如，第二下部电路层38a')。在一些实施例中，低密度导电结构(例如，下部导电结构3)的低密度电路层(例如，第二上部电路层38')仅通过穿导孔16电连接到高密度导电结构(例如，上部导电结构2)的高密度电路层(例如，第一电路层24)。穿导孔16的长度(沿着纵向轴线)大于低密度导电结构(例如，下部导电结构3)的厚度或高密度导电结构(例如，上部导电结构2)的厚度。在一些实施例中，穿导孔16是具有均质材料成分的整体结构或单件式结构，且穿导孔16的周围表面163是不具有边界的实质上连续表面。穿导孔16和外部电路层28可以一体地形成。
如图1所示，上部导电结构2包含高密度区41和低密度区47。在一些实施例中，高密度区41中的电路线(包含例如迹线或垫)的密度大于低密度区47中的电路线的密度。也就是说，高密度区41内单位面积中的电路线(包含例如迹线或垫)的计数大于低密度区47内相等单位面积中的电路线的计数。替代地或组合地，高密度区41内的电路层的L/S小于低密度区47内的电路层的L/S。另外，穿导孔16设置在高密度导电结构(例如，上部导电结构2)的低密度区47中。在一些实施例中，高密度区41可为芯片接合区域。另外，穿导孔16的末端部分(例如，底部部分)的尺寸实质上等于穿导孔16的另一末端部分(例如，顶部部分)的尺寸。穿导孔16可具有实质上一致的宽度(例如，直径)。
如图1中所显示的实施例中所示，布线结构1是上部导电结构2与下部导电结构3的组合，其中上部导电结构2的电路层24具有精细节距(fine pitch)、高良率和低厚度；并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')具有低制造成本。因此，布线结构1具有良率和制造成本的有利折衷，且布线结构1具有相对较低的厚度。在一些实施例中，如果封装具有10000个I/O数，那么布线结构1包含上部导电结构2的三层电路层24和下部导电结构3的六层电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')。上部导电结构2的电路层24的一个层的制造良率可以是99％，并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')的一个层的制造良率可以是90％。因此，布线结构1的良率可得到改进。另外，上部导电结构2的翘曲与下部导电结构3的翘曲是分开的，且不会彼此影响。在一些实施例中，上部导电结构2的翘曲形状可不同于下部导电结构3的翘曲形状。举例来说，上部导电结构2的翘曲形状可为凸形形状，且下部导电结构3的翘曲形状可为凹形形状。在一些实施例中，上部导电结构2的翘曲形状可与下部导电结构3的翘曲形状相同；然而，下部导电结构3的翘曲不会累加到上部导电结构2的翘曲上。因此，布线结构1的良率可进一步得到改进。
另外，在制造工序期间，下部导电结构3和上部导电结构2可以在接合在一起之前单独地测试。因此，已知的良好下部导电结构3和已知的良好上部导电结构2可以选择性地接合在一起。可以丢弃不良(或不合格的)下部导电结构3和不良(或不合格的)上部导电结构2。因此，可以进一步改进布线结构1的良率。
在一些实施例中，穿导孔16可为用于垂直电连接的导电导孔。此外，穿导孔16可为用于热耗散的热导孔。也就是说，穿导孔16可为电连接路径与热耗散路径的组合。另外，穿导孔16为刚性结构，其可减小布线结构1的翘曲。
图2显示根据本公开的一些实施例的布线结构1a的剖视图。布线结构1a类似于图1所示的布线结构1，不同之处在于上部导电结构2a和下部导电结构3a的结构。如图2所示，上部导电结构2a和下部导电结构3a都是条带结构。因此，布线结构1a是条带结构。在一些实施例中，下部导电结构3a可以是承载多个条带上部导电结构2a的面板结构。因此，布线结构1a是面板结构。从俯视图来看，上部导电结构2a的长度(例如，约240mm)大于上部导电结构2a的宽度(例如，约95mm)。另外，从俯视图来看，下部导电结构3a的长度大于下部导电结构3a的宽度。另外，上部导电结构2a的侧向周围表面(lateral peripheral surface)27并不与下部导电结构3a的侧向周围表面33共平面(例如，从其向内凹入或以其它方式与其偏移)。在一些实施例中，在制造工序期间，下部导电结构3a和上部导电结构2a可以都是已知的良好条带结构。或者，上部导电结构2a可为已知的良好条带结构，并且下部导电结构3a可为已知的良好面板结构。因此，可以进一步改进布线结构1a的良率。
如图2所示，上部导电结构2a包含在其角隅处的至少一个基准标记(fiducialmark)43，并且下部导电结构3a包含在其角隅处的至少一个基准标记45。在制造工序期间，上部导电结构2a的基准标记43与下部导电结构3a的基准标记45对齐，以使上部导电结构2a和下部导电结构3a的相对位置得以确保。在一个实施例中，上部导电结构2a的基准标记43设置在上部导电结构2a的底面22(例如，最底部第一介电层20的底面202)上，并且从其凸出。基准标记43和最底部电路层24可以是同层或部分同层，并且可以同时地形成。另外，下部导电结构3a的基准标记45设置在下部导电结构3a的顶面31(例如，第二上部介电层36的顶面361)上并且从其凸出。基准标记45和第二上部电路层38'可以是同层或部分同层，并且可以同时地形成。
图2A显示根据本公开的一些实施例的上部导电结构2a的基准标记43a的实例的俯视图。上部导电结构2a的基准标记43a具有连续十字形状。
图2B显示根据本公开的一些实施例的下部导电结构3a的基准标记45a的实例的俯视图。下部导电结构3a的基准标记45a包含在四个角隅处的四个正方形区段。
图2C显示图2A的上部导电结构2a的基准标记43a和图2B的下部导电结构3a的基准标记45a的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示完整基准标记43a和完整基准标记45a，如图2C所示。也就是说，从俯视图来看，基准标记43a并不覆盖或重叠基准标记45a。
图2D显示根据本公开的一些实施例的上部导电结构2a的基准标记43b的实例的俯视图。上部导电结构2a的基准标记43b是连续倒转的“L”形状。
图2E显示根据本公开的一些实施例的下部导电结构3a的基准标记45b的实例的俯视图。下部导电结构3a的基准标记45b具有实质上相同于上部导电结构2a的基准标记43b的连续倒转的“L”形状。
图2F显示图2D的上部导电结构2a的基准标记43b和图2E的下部导电结构3a的基准标记45b的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像仅显示上部导电结构2a的基准标记43b，如图2F所示。也就是说，从俯视图来看，基准标记43b完全覆盖或重叠基准标记45b。
图2G显示根据本公开的一些实施例的上部导电结构2a的基准标记43c的实例的俯视图。上部导电结构2a的基准标记43c具有连续圆形形状。
图2H显示根据本公开的一些实施例的下部导电结构3a的基准标记45c的实例的俯视图。下部导电结构3a的基准标记45c具有大于上部导电结构2a的基准标记43c的连续圆形形状。
图2I显示图2G的上部导电结构2a的基准标记43c和图2H的下部导电结构3a的基准标记45c的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示两个同心圆，如图2I所示。也就是说，基准标记43c设置在基准标记45c的中心处。
图3显示根据本公开的一些实施例的布线结构1b的剖视图。布线结构1b类似于图1所示的布线结构1，不同之处在于穿导孔18和外部电路层28'的结构。如图3所示，图1的穿导孔16被穿导孔18取代，并且图1的外部电路层28被外部电路层28'取代。在一些实施例中，穿导孔18包含导电层181(例如，金属层)和绝缘材料182。导电层181设置或形成于通孔17的内表面171上，并且界定中心通孔。绝缘材料182填充由导电层181所界定的中心通孔。导电层181与外部电路层28'可同时且一体地形成。
图4显示根据一些实施例的封装结构4与衬底46的接合的剖视图。封装结构4包含布线结构1c、半导体芯片42、多个第一连接元件44、多个第二连接元件48，和散热片80。图4的布线结构1c类似于图2所示的布线结构1a，不同之处在于上部导电结构2c和下部导电结构3c的结构。上部导电结构2c和下部导电结构3c都是晶粒，并且可以同时被单分。因此，布线结构1c是单元结构。也就是说，上部导电结构2c的侧向周围表面(lateral peripheralsurface)27c、下部导电结构3c的侧向周围表面33c和中间层12的侧向周围表面实质上彼此共平面。半导体芯片42具有有源表面421和与有源表面421相对的背侧表面422。半导体芯片42的有源表面421通过第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2c的外部电路层28。下部导电结构3c的第二下部电路层38a'通过第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如，母板，例如印刷电路板(printed circuit board,PCB))。
散热片80覆盖半导体芯片42，且散热片80的一部分热连接到穿导孔16。如图4所示，包含底部填充物(underfill)491以覆盖且保护第一连接元件44和外部电路层28。散热片80的内表面通过粘合层492粘附到半导体芯片42的背侧表面422。散热片80的侧壁的底部部分附接到穿导孔16或与穿导孔16一体形成的外部电路层28的一部分。在半导体芯片42的操作期间，存在两个路径(包含第一路径90和第二路径91)来将由半导体芯片42产生的热耗散(尤其是从半导体芯片42的有源表面421)到衬底46。以第一路径90为例，由半导体芯片42产生的热的一部分(尤其是从半导体芯片42的有源表面421)通过半导体芯片42的主体、半导体芯片42的背侧表面422和粘合层492向上传输到散热片80，随后水平地传输且随后在散热片80中向下传输以进入穿导孔16。以第二路径91为例，由半导体芯片42产生的热的另一部分(尤其是从半导体芯片42的有源表面421)通过第一连接元件44、外部电路层28、堆叠内部导孔25向下传输，且随后在上部导电结构2c的最底部电路层24中水平地传输以进入穿导孔16。最终，穿导孔16中的热将向下传输到衬底46。由于存在两个路径(包含第一路径90和第二路径91)来耗散由半导体芯片42产生的热(尤其是从半导体芯片42的有源表面421)，所以热将有效且快速地耗散。
图5显示根据本公开的一些实施例的布线结构1d的剖视图。布线结构1d类似于图1所示的布线结构1，不同之处在于上部导电结构2d和下部导电结构3d的结构。在上部导电结构2d中，第二介电层26被最顶部第一介电层20取代。另外，上部导电结构2d可进一步包含最顶部电路层24'。最顶部电路层24'可省略晶种层，且可通过内部导孔25电连接到下部电路层24。最顶部电路层24'的顶面可以与上部导电结构2d的顶面21(例如，最顶部第一介电层20的顶面201)实质上共平面。因此，最顶部电路层24'的顶面可以从上部导电结构2d的顶面21(例如，最顶部第一介电层20的顶面201)显露。另外，最底部第一介电层20可覆盖最底部电路层24。因此，上部导电结构2d的整个底面22(例如，最底部第一介电层20的底面202)是实质上平坦的。
在下部导电结构3d中，省略第二上部介电层36和第二上部电路层38、38'。因此，下部导电结构3d的顶面31是第一上部介电层30的顶面301，其是实质上平坦的。另外，进一步包含两个额外第二下部介电层36a和两个额外第二下部电路层38a'。
中间层12粘附到上部导电结构2d的底面22和下部导电结构3d的顶面31。因此，中间层12的整个顶面121和整个底面122都是实质上平坦的。中间层12不包含或接触水平地延伸或连接的电路层。也就是说，没有水平地延伸或连接的电路层设置或嵌入于中间层12中。
图6显示根据一些实施例的封装结构4a与衬底46的接合的剖视图。封装结构4a包含布线结构1e、半导体芯片42、多个第一连接元件44、多个第二连接元件48，和散热片80。图6的布线结构1e类似于图5所示的布线结构1d，不同之处在于上部导电结构2e和下部导电结构3e的结构。穿导孔16的两端分别从上部导电结构2e(例如，高密度导电结构)的顶面21和下部导电结构3e(例如，低密度导电结构)的底面32显露。上部导电结构2e和下部导电结构3e都是晶粒，并且可以同时被单分。因此，布线结构1e是单元结构。也就是说，上部导电结构2e的侧向周围表面27e、下部导电结构3e的侧向周围表面33e和中间层12的侧向周围表面实质上彼此共平面。半导体芯片42通过第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2e的最顶部电路层24。下部导电结构3e的最底部第二下部电路层38a'通过第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如，母板，例如PCB)。
散热片80覆盖半导体芯片42，且散热片80的一部分热连接到穿导孔16。如图6所示，包含底部填充物491以覆盖且保护第一连接元件44。散热片80的内表面通过粘合层492粘附到半导体芯片42的背侧表面422。散热片80的侧壁的底部部分附接到穿导孔16。在半导体芯片42的操作期间，半导体芯片42与衬底46之间的热耗散路径与图4的热耗散路径实质上相同。
图7显示根据本公开的一些实施例的封装结构4b的剖视图。封装结构4b包含布线结构1f、半导体芯片42、多个第一连接元件44和至少一个无源组件49。图7的布线结构1f类似于图4所示的布线结构1c，不同之处在于上部导电结构2f和下部导电结构3f的结构。在上部导电结构2f中，电路层24中的一者可包含一或多个迹线(例如，高密度迹线)和用于接地的接地平面245。在一些实施例中，多个内部导孔25可堆叠于彼此上以形成柱状结构，且多个柱状结构可彼此平行或侧向邻近地设置以形成导孔壁(via wall)(或围栏结构(fencestructure))。上部导电结构2f可提供半导体芯片42之间、半导体芯片42与无源组件49之间及/或无源组件49之间的信号传输。此类所传输信号可不包含电力信号。举例来说，上部导电结构2f可提供射频(radio frequency,RF)信号和高速数字信号(high-speed digitalsignals)的信号传输的极佳稳定性。高速数字信号和RF/类比调制信号(RF/analogmodulation signal)可布置于相同层或不同层上。为了防止RF/类比调制信号被高速数字信号干扰，可如下设计用于两个情境的两种布局。在高速数字信号和RF/类比调制信号布置于相同层上的第一情境中，上述导孔壁可实现信号隔离的功能。也就是说，导孔壁可设置在高速数字信号与RF/类比调制信号之间。在高速数字信号和RF/类比调制信号布置于不同层上的第二情境中，上述接地平面245可实现信号隔离的功能。也就是说，接地平面245可设置在高速数字信号与RF/类比调制信号之间。
在下部导电结构3f中，省略第二上部电路层38'、第二上部介电层36、第二下部电路层38a'和第二下部介电层36a。另外，电路层中的一者(例如，第二上部电路层38)可包含一或多个迹线(例如，低密度迹线)和用于接地的接地平面385。下部导电结构3f可提供半导体芯片42之间、半导体芯片42与无源组件49之间及/或无源组件49之间的电力信号传输。应注意，电路层(例如，上部电路层34、38和下部电路层34a、38a)具有低直流(DC)阻抗和低寄生电容的特性。另外，接地平面385可实现下部导电结构3f与上部导电结构2f之间的信号隔离的功能。另外，彼此平行或侧向邻近地设置的多个穿导孔16可在其设置为邻近于布线结构1f的侧向周围表面时防止信号泄漏出。
图8到图41显示根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图1所示的布线结构1，和/或图4所示的封装结构4。
参考图8到图27，提供下部导电结构3。下部导电结构3如下制造。参考图8，提供具有顶部铜箔50和底部铜箔52的核心部分37。核心部分37可以是晶圆类型、面板类型或条带类型。核心部分37具有顶面371和与顶面371相对的底面372。顶部铜箔50设置在核心部分37的顶面371上，并且底部铜箔52设置在核心部分37的底面372上。
参考图9，通过钻孔技术(例如激光钻孔或机械钻孔)或其它合适的技术形成多个第一通孔373，以延伸穿过核心部分37、顶部铜箔50和底部铜箔52。
参考图10，通过电镀技术或其它合适的技术形成或设置第二金属层54于顶部铜箔50、底部铜箔52和第一通孔373的侧壁上。每一第一通孔373的侧壁上的第二金属层54的一部分界定中心通孔。
参考图11，设置绝缘材料392以填充由第二金属层54所界定的中心通孔。
参考图12，通过电镀技术或其它合适的技术形成或设置顶部第三金属层56和底部第三金属层56a于第二金属层54上。第三金属层56、56a覆盖绝缘材料392。
参考图13，形成或设置顶部光阻层57于顶部第三金属层56上，并且形成或设置底部光阻层57a于底部第三金属层56a上。随后，通过曝光和显影图案化光阻层57、57a。
参考图14，通过蚀刻技术或其它合适的技术移除不被顶部光阻层57覆盖的顶部铜箔50、第二金属层54和顶部第三金属层56的部分。被顶部光阻层57覆盖的顶部铜箔50、第二金属层54和顶部第三金属层56的部分则保留以形成第一上部电路层34。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层57a覆盖的底部铜箔52、第二金属层54和底部第三金属层56a的部分。被底部光阻层57a覆盖的底部铜箔52、第二金属层54和底部第三金属层56a的部分则保留以形成第一下部电路层34a。同时，设置在第一通孔373中的第二金属层54和绝缘材料392的部分形成互连导孔39。如图14所示，第一上部电路层34具有顶面341和与顶面341相对的底面342。在一些实施例中，第一上部电路层34形成或设置在核心部分37的顶面371上。第一上部电路层34的底面342接触核心部分37的顶面371。在一些实施例中，第一上部电路层34可以包含第一金属层343、第二金属层344和第三金属层345。第一金属层343设置在核心部分37的顶面371上，并且可以由顶部铜箔50的一部分形成。第二金属层344设置在第一金属层343上，并且可以是由第二金属层54形成的电镀铜层。第三金属层345设置在第二金属层344上，并且可以是由顶部第三金属层56形成的另一电镀铜层。
第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一些实施例中，第一下部电路层34a形成或设置在核心部分37的底面372上。第一下部电路层34a的顶面341a接触核心部分37的底面372。在一些实施例中，第一下部电路层34a可包含第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a设置在核心部分37的底面372上，且可由底部铜箔52的一部分形成。第二金属层344a设置在第一金属层343a上，并且可以是由第二金属层54形成的电镀铜层。第三金属层345a设置在第二金属层344a上，并且可以是由底部第三金属层56a形成的另一电镀铜层。互连导孔39包含由第二金属层54形成的基底金属层391和绝缘材料392。在一些实施例中，互连导孔39可包含填充第一通孔373的整体金属材料。互连导孔39电连接第一上部电路层34和第一下部电路层34a。
参考图15，通过剥除技术或其它合适的技术移除顶部光阻层57和底部光阻层57a。
参考图16，通过层合技术或其它合适的技术形成或设置第一上部介电层30于核心部分37的顶面371上，以覆盖核心部分37的顶面371和第一上部电路层34。同时，通过层合技术或其它合适的技术形成或设置第一下部介电层30a于核心部分37的底面372上，以覆盖核心部分37的底面372和第一下部电路层34a。
参考图17，通过钻孔技术或其它合适的技术形成至少一个通孔303，以延伸穿过第一上部介电层30以显露第一上部电路层34的一部分。同时，通过钻孔技术或其它合适的技术形成至少一个通孔303a，以延伸穿过第一下部介电层30a以显露第一下部电路层34a的一部分。
参考图18，通过电镀技术或其它合适的技术形成顶部金属层58于第一上部介电层30上和通孔303中，以形成上部互连导孔35。同时，通过电镀技术或其它合适的技术形成底部金属层60于第一下部介电层30a上和通孔303a中，以形成下部互连导孔35a。如图18所示，上部互连导孔35向下逐渐变窄，并且下部互连导孔35a向上逐渐变窄。
参考图19，形成或设置顶部光阻层59于顶部金属层58上，并且形成或设置底部光阻层59a于底部金属层60上。随后，通过曝光和显影图案化光阻层59、59a。
参考图20，通过蚀刻技术或其它合适的技术移除不被顶部光阻层59覆盖的顶部金属层58的部分。被顶部光阻层59覆盖的顶部金属层58的部分则保留以形成第二上部电路层38。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层59a覆盖的底部金属层60的部分。被底部光阻层59a覆盖的底部金属层60的部分则保留以形成第二下部电路层38a。
参考图21，通过剥除技术或其它合适的技术移除顶部光阻层59和底部光阻层59a。
参考图22，通过层合技术或其它合适的技术形成或设置第二上部介电层36于第一上部介电层30的顶面301上，以覆盖第一上部介电层30的顶面301和第二上部电路层38。同时，通过层合技术或其它合适的技术形成或设置第二下部介电层36a于第一下部介电层30a的底面302a上，以覆盖第一下部介电层30a的底面302a和第二下部电路层38a。
参考图23，通过钻孔技术或其它合适的技术形成至少一个通孔363，以延伸穿过第二上部介电层36以显露第二上部电路层38的一部分。同时，通过钻孔技术或其它合适的技术形成至少一个通孔363a，以延伸穿过第二下部介电层36a以显露第二下部电路层38a的一部分。
参考图24，通过电镀技术或其它合适的技术形成顶部金属层62于第二上部介电层36上和通孔363中，以形成上部互连导孔35。同时，通过电镀技术或其它合适的技术形成底部金属层64于第二下部介电层36a上和通孔363a中，以形成下部互连导孔35a。
参考图25，形成或设置顶部光阻层63于顶部金属层62上，并且形成或设置底部光阻层63a于底部金属层64上。随后，通过曝光和显影图案化光阻层63、63a。
参考图26，通过蚀刻技术或其它合适的技术移除不被顶部光阻层63覆盖的顶部金属层62的部分。被顶部光阻层63覆盖的顶部金属层62的部分则保留以形成第二上部电路层38'。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层63a覆盖的底部金属层64的部分。被底部光阻层63a覆盖的底部金属层64的部分则保留以形成第二下部电路层38a'。
参考图27，通过剥除技术或其它合适的技术移除顶部光阻层63和底部光阻层63a。同时，形成下部导电结构3，并且固化介电层(包含第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)。电路层(包含例如一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a')中的至少一者与介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)中的至少一者接触。随后，测试下部导电结构3的电特性(例如，开路/短路)。
参考图28到图38，提供上部导电结构2。上部导电结构2如下制造。参考图28，提供载体65。载体65可以是玻璃载体，并且可以是晶圆类型、面板类型或条带类型。
参考图29，涂覆离型层66于载体65的底面上。
参考图30，通过物理气相沉积(physical vapor deposition,PVD)技术或其它合适的技术形成或设置导电层67(例如，晶种层)于离型层66上。
参考图31，通过涂覆技术或其它合适的技术形成第二介电层26于导电层67上。
参考图32，通过曝光和显影技术或其它合适的技术形成至少一个通孔264，以延伸穿过第二介电层26以显露导电层67的一部分。
参考图33，通过PVD技术或其它合适的技术形成晶种层68于第二介电层26的底面262上和通孔264中。
参考图34，形成光阻层69于晶种层68上。随后，通过曝光和显影技术或其它合适的技术图案化光阻层69，以显露晶种层68的部分。光阻层69界定多个开口691。光阻层69的至少一个开口691对应于第二介电层26的通孔264，并且与之对齐。
参考图35，通过电镀技术或其它合适的技术设置导电材料70(例如，金属材料)于光阻层69的开口691中和晶种层68上。
参考图36，通过剥除技术或其它合适的技术移除光阻层69。
参考图37，通过蚀刻技术或其它合适的技术移除不被导电材料70覆盖的晶种层68的部分。同时，形成电路层24和至少一个内部导孔25。电路层24可为扇出电路层或RDL，且电路层24的L/S可小于或等于约2μm/约2μm，或小于或等于约1.8μm/约1.8μm。电路层24设置在第二介电层26的底面262上。在一些实施例中，电路层24可包含由晶种层68形成的晶种层243和设置在晶种层243上且由导电材料70形成的导电材料244。内部导孔25设置在第二介电层26的通孔264中。在一些实施例中，内部导孔25可包含晶种层251和设置在晶种层251上的导电材料252。内部导孔25向上逐渐变窄。
参考图38，通过重复图31到图37的阶段形成多个第一介电层20和多个电路层24。在一些实施例中，每一电路层24嵌入于对应的第一介电层20中，且电路层24的顶面241可与第一介电层20的顶面201实质上共平面。此时，形成上部导电结构2，并且固化介电层(包含，第一介电层20和第二介电层26)。电路层(包含例如三个电路层24)中的至少一者与介电层(例如，第一介电层20和第二介电层26)中的至少一者接触。随后，测试上部导电结构2的电特性(例如，开路/短路)。
参考图39，形成或施加粘合层12到下部导电结构3的顶面31上。
参考图40，通过粘合层12附接上部导电结构2到下部导电结构3。在一些实施例中，已知的良好上部导电结构2附接到已知的良好下部导电结构3。随后，固化粘合层12以形成中间层12。在一些实施例中，上部导电结构2可以被按压到下部导电结构3上。因此，通过上部导电结构2与下部导电结构3之间的间隙确定中间层12的厚度。中间层12的顶面121接触上部导电结构2的底面22(也就是说，上部导电结构2的底面22附接到中间层12的顶面121)，且中间层12的底面122接触下部导电结构3的顶面31。因此，上部导电结构2的最底部电路层24和下部导电结构3的第二上部电路层38'嵌入于中间层12中。在一些实施例中，上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的接合力。上部导电结构2的两个邻近介电层(例如，两个邻近第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与中间层12之间的边界的表面粗糙度。
参考图41，移除载体65、离型层66和导电层67，以显露内部导孔25的一部分。
参考图42，通过钻孔(例如机械钻孔或激光钻孔)形成至少一个通孔17，以延伸穿过上部导电结构2、中间层12和下部导电结构3。通孔17可包含第二介电层26的通孔263、第一介电层20的多个通孔203、中间层12的通孔124、第二上部介电层36的通孔363、第一上部介电层30的通孔303、核心部分37的第二通孔374、第一下部介电层30a的通孔303a和第二下部介电层36a的通孔363a。如图42所示，通孔17可不逐渐变窄；也就是说，通孔17的顶部部分的尺寸实质上等于通孔17的底部部分的尺寸。
另外，通孔263的内表面2631、通孔203的内表面2031、通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a共平面或彼此对齐。因此，通孔263的内表面2631、通孔203的内表面2031、通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a的一侧的剖视图为实质上直线的线段。也就是说，通孔263的内表面2631、通孔203的内表面2031、通孔124的内表面1241、通孔363的内表面3631、通孔303的内表面3031、第二通孔374的内表面3741、通孔303a的内表面3031a和通孔363a的内表面3631a的一侧的剖视图可沿着相同实质上直线延伸。也就是说，单个通孔17的内表面171可以是实质上平滑或连续的表面。
参考图43，通过电镀技术或其它合适的技术形成金属层72于上部导电结构2的顶面21上和通孔17中，以形成至少一个穿导孔16于通孔17中。
参考图44，形成或设置顶部光阻层73于金属层72上，并且形成或设置底部光阻层73a到下部导电结构3的底面32上。随后，通过曝光和显影技术或其它合适的技术图案化顶部光阻层73。
参考图45，通过蚀刻技术或其它合适的技术移除不被顶部光阻层73覆盖的金属层72的部分。被顶部光阻层73覆盖的金属层72的部分则保留以形成外部电路层28。随后，通过剥除技术或其它合适的技术移除顶部光阻层73和底部光阻层73a，以获得图1的布线结构1。由于上部导电结构2与下部导电结构3单独地制造，所以上部导电结构2的翘曲与下部导电结构3的翘曲分离，且不会彼此影响。在一些实施例中，上部导电结构2的翘曲形状可不同于下部导电结构3的翘曲形状。举例来说，上部导电结构2的翘曲形状可为凸形形状，且下部导电结构3的翘曲形状可为凹形形状。在一些实施例中，上部导电结构2的翘曲形状可与下部导电结构3的翘曲形状相同；然而，下部导电结构3的翘曲不会累加到上部导电结构2的翘曲上。因此，布线结构1的良率可得到改进。另外，下部导电结构3和上部导电结构2可以在接合在一起之前单独地测试。因此，已知的良好下部导电结构3和已知的良好上部导电结构2可以选择性地接合在一起。可以丢弃不良(或不合格的)下部导电结构3和不良(或不合格的)上部导电结构2。因此，可以进一步改进布线结构1的良率。
在一些实施例中，半导体芯片42(图4)通过多个第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2的外部电路层28。随后，同时单分上部导电结构2、中间层12和下部导电结构3，以形成图4所示的封装结构4。封装结构4包含布线结构1c和半导体芯片42。图4的布线结构1c包含单分的上部导电结构2b和单分的下部导电结构3c。也就是说，上部导电结构2c的侧向周围表面27c、下部导电结构3c的侧向周围表面33c和中间层12的侧向周围表面实质上彼此共平面。随后，下部导电结构3c的第二下部电路层38a'通过多个第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如，母板，例如，PCB)。
另外，提供散热片80以覆盖半导体芯片42。散热片80的一部分热连接到穿导孔16。如图4所示，形成底部填充物491以覆盖且保护第一连接元件44和外部电路层28。散热片80的内表面通过粘合层492粘附到半导体芯片42的背侧表面422。散热片80的侧壁的底部部分附接到穿导孔16或与穿导孔16一体地形成的外部电路层28的一部分。
图46到图49显示根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图2所示的布线结构1a。所说明的工艺的初始阶段与图8到图38所显示的阶段相同或类似。图46描绘图38所描绘的阶段之后的阶段。
参考图46，同时形成基准标记43和最底部第一电路层24，且前述二者是同层。因此，基准标记43设置在上部导电结构2a的底面22上，且从其凸出。随后，同时切割或单分上部导电结构2a、载体65、离型层66和导电层67，以形成多个条带2'。每一个条带2'包含是条带结构的上部导电结构2a。随后，测试条带2'。或者，可在切割工序之前测试上部导电结构2a。
参考图47，同时形成基准标记45和第二上部电路层38'，且前述二者是同层。因此，基准标记45设置在下部导电结构3a的顶面31上，且从其凸出。下部导电结构3a包含多个条带区域3'。随后，测试条带区域3'。随后，形成或施加粘合层12到下部导电结构3a的顶面31上。
参考图48，通过粘合层12附接条带2'到下部导电结构3a的条带区域3'。上部导电结构2a面向且附接到下部导电结构3a。在附接工序期间，上部导电结构2a的基准标记43与下部导电结构3的基准标记45对齐，以使上部导电结构2a和下部导电结构3a的相对位置得以确保。在一些实施例中，已知的良好条带2'选择性地附接到下部导电结构3a的已知的良好条带区域3'。举例来说，布线结构1a(图2)的所期望的良率可以被设定成80％。也就是说，(上部导电结构2a的良率)*(下部导电结构3a的条带区域3'的良率)设定成大于或等于80％。如果上部导电结构2a(或条带2')的良率小于预定良率，例如，80％(其被指定为不良或不合格组件)，那么舍弃不良(或不合格)上部导电结构2a(或条带2')。如果上部导电结构2a(或条带2')的良率大于或等于预定良率，例如，80％(其被指定为已知的良好或合格组件)，那么可使用已知的良好上部导电结构2a(或条带2')。另外，如果下部导电结构3a的条带区域3'的良率小于预定良率，例如，80％(其被指定为不良或不合格组件)，那么不良(或不合格)条带区域3'被标记且将不与任何条带2'接合。如果下部导电结构3a的条带区域3'的良率大于或等于预定良率，例如，80％(其被指定为已知的良好或合格组件)，那么已知的良好上部导电结构2a(或条带2')可以接合到下部导电结构3a的已知的良好条带区域3'。应注意，具有80％的良率的上部导电结构2a(或条带2')不会接合到具有80％的良率的下部导电结构3a的条带区域3'，因为布线结构1a(图2)的所得良率是64％，其低于80％的所期望良率。具有80％良率的上部导电结构2a(或条带2')可接合到具有100％良率的下部导电结构3a的条带区域3'，因此，布线结构1a(图2)的所得良率可以是80％。另外，具有90％良率的上部导电结构2a(或条带2')可以接合到具有大于90％良率的下部导电结构3a的条带区域3'，因为布线结构1a(图2)的所得良率可以大于80％。
参考图49，固化粘合层12以形成中间层12。随后，移除载体65、离型层66和导电层67。所说明工序的在图49所示的阶段之后的阶段类似于图42到图45所显示的阶段。随后，沿条带区域3'切割下部导电结构3a和中间层12，以获得图2的布线结构1a。
图50到图60显示根据本公开的一些实施例的用于制造布线结构的方法。在一些实施例中，所述方法用于制造图5所示的布线结构1d，和/或图6所示的封装结构4a。所说明的工艺的初始阶段与图8到图16所显示的阶段相同或类似。图50描绘图8所描绘的阶段之后的阶段。
参考图50到图52，提供下部导电结构3d。下部导电结构3d如下制造。参考图50，通过钻孔技术或其它合适的技术形成至少一个通孔303a，以延伸穿过第一下部介电层30a以显露第一下部电路层34a的一部分。应注意，没有通孔形成在第一上部介电层30中。
参考图51，形成或设置第二下部电路层38a于第一下部介电层30a上。随后，形成或设置三个第二下部介电层36a和两个第二下部电路层38a'于第一下部介电层30a上。
参考图52，形成或设置最底部下部电路层38a'于最底部第二下部介电层36a上，以获得下部导电结构3d。在下部导电结构3d中，下部导电结构3d的顶面31是第一上部介电层30的顶面301，其是实质上平坦的。
参考图53到图56，提供上部导电结构2d。如下制造上部导电结构2d。参考图53，提供载体65。涂覆离型层66于载体65的底面上。通过PVD技术或其它合适的技术形成或设置导电层67(例如，晶种层)于离型层66上。随后，形成最顶部电路层24'于导电层67上。
参考图54，通过涂覆技术或其它合适的技术形成最顶部第一介电层20于导电层67上，以覆盖最顶部电路层24'。
参考图55，通过曝光和显影技术或其它合适的技术形成至少一个通孔204，以延伸穿过最顶部第一介电层20以显露导电层67的一部分。
参考图56，形成多个第一介电层20、多个电路层24和多个内部导孔25于最顶部第一介电层20上，以获得上部导电结构2d。如图56所示，最底部第一介电层20可覆盖最底部电路层24。因此，上部导电结构2d的整个底面22(例如，最底部第一介电层20的底面202)是实质上平坦的。
参考图57，形成或施加粘合层12到下部导电结构3d的顶面31上。
参考图58，通过粘合层12附接上部导电结构2d到下部导电结构3d。随后，固化粘合层12以形成中间层12。中间层12粘附到上部导电结构2d的底面22和下部导电结构3d的顶面31。因此，中间层12的整个顶面121和整个底面122都是实质上平坦的。中间层12不包含或接触水平地延伸或连接的电路层。也就是说，没有水平地延伸或连接的电路层设置或嵌入于中间层12中。
参考图59，移除载体65、离型层66和导电层67，以显露内部导孔25的一部分、最顶部电路层24'和最顶部第一介电层20的一部分。最顶部电路层24'的顶面241可以与最顶部第一介电层20的顶面201实质上共平面。
参考图60，通过钻孔(例如机械钻孔或激光钻孔)形成至少一个通孔17，以延伸穿过上部导电结构2d、中间层12和下部导电结构3d。
随后，所说明工序的后续阶段相同或类似于图43到图45中所显示的阶段，以便获得图5的布线结构1d。
在一些实施例中，半导体芯片42(图6)通过多个第一连接元件44(例如，焊料凸块或其它导电凸块)电连接且接合到上部导电结构2d的最顶部电路层24'。随后，同时单分上部导电结构2d、中间层12和下部导电结构3d，以形成图6所示的封装结构4a。图6的布线结构1e包含单分的上部导电结构2e和单分的下部导电结构3e。随后，下部导电结构3e的第二下部电路层38a'通过多个第二连接元件48(例如，焊料凸块或其它导电凸块)电连接且接合到衬底46(例如，母板，例如，PCB)。另外，提供散热片80以覆盖半导体芯片42。散热片80的一部分热连接到穿导孔16。
除非另有说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“实质上”、“实质”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果第一数值在第二数值的小于或等于±10％的变化范围内，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％，那么第一数值可被认为“实质上”相同于或等于第二数值。举例来说，“实质上”垂直可能是指相对于90°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°、或小于或等于±0.05°。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面或实质上共平面。如果表面的最高点与最低点之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为所述表面实质上平坦。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”可包含多个指示物。
如本文所使用，术语“导电(conductive、electrically conductive)”和“电导率”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (31)

1.一种布线结构，其包括：
上部导电结构，其包含至少一个上部介电层和与所述上部介电层接触的至少一个上部电路层；
下部导电结构，其包含至少一个下部介电层和与所述下部介电层接触的至少一个下部电路层；
中间层，其设置在所述上部导电结构与所述下部导电结构之间，且将所述上部导电结构和所述下部导电结构接合在一起；以及
至少一个穿导孔，其延伸穿过所述上部导电结构、所述中间层和所述下部导电结构。
2.根据权利要求1所述的布线结构，其中所述上部导电结构包含包含所述上部介电层的多个上部介电层、包含所述上部电路层的多个上部电路层，和设置在所述上部电路层中的两个邻近者之间以电连接所述上部电路层中的所述两个邻近者的至少一个内部导孔，所述内部导孔向上逐渐变窄，且所述穿导孔具有一致的宽度。
3.根据权利要求1所述的布线结构，其中所述上部导电结构的所述上部介电层的材料和所述中间层的材料是透明的。
4.根据权利要求1所述的布线结构，其中所述下部导电结构包含包含所述下部介电层的多个堆叠的下部介电层，每一个所述下部介电层界定具有内表面的通孔，所述中间层界定具有内表面的通孔，所述上部导电结构包含包含所述上部介电层的多个堆叠的上部介电层，每一个所述上部介电层界定具有内表面的通孔，且所述中间层的所述通孔的所述内表面、所述下部介电层的所述通孔的所述内表面和所述上部介电层的所述通孔的所述内表面彼此共平面。
5.根据权利要求1所述的布线结构，其中所述下部导电结构包含包含所述下部介电层的多个堆叠的下部介电层，每一个所述下部介电层界定通孔，所述中间层界定通孔，所述上部导电结构包含包含所述上部介电层的多个堆叠的上部介电层，每一个所述上部介电层界定通孔，且所述中间层的所述通孔、所述下部介电层的所述通孔和所述上部介电层的所述通孔共同界定用于容纳所述穿导孔的单个通孔。
6.根据权利要求1所述的布线结构，其中所述下部介电层界定具有第一尺寸的第一通孔，所述中间层界定具有第二尺寸的第二通孔，所述上部介电层界定具有第三尺寸的第三通孔，所述穿导孔延伸穿过所述第一通孔、所述第二通孔和所述第三通孔，且所述第一尺寸、所述第二尺寸和所述第三尺寸实质上彼此相等。
7.根据权利要求1所述的布线结构，其中所述穿导孔是整体结构。
8.根据权利要求1所述的布线结构，其中所述穿导孔包含导电层和绝缘材料，所述导电层界定中心孔，且所述绝缘材料填充所述导电层的所述中心孔。
9.根据权利要求1所述的布线结构，其中所述穿导孔的周围表面是连续表面。
10.根据权利要求1所述的布线结构，其中所述中间层具有顶面和底面，且所述中间层的整个所述顶面和整个所述底面是实质上平坦的。
11.根据权利要求1所述的布线结构，其中所述上部导电结构包含包含所述上部介电层的多个上部介电层，所述上部导电结构的所述上部介电层中的两个邻近者之间的接合力大于所述上部导电结构的所述上部介电层中的最底部上部介电层与所述中间层之间的接合力。
12.根据权利要求1所述的布线结构，其中所述上部导电结构包含包含所述上部介电层的多个上部介电层，所述上部导电结构的所述上部介电层中的两个邻近者之间的边界的表面粗糙度大于所述上部导电结构的所述上部介电层中的最底部上部介电层与所述中间层之间的边界的表面粗糙度。
13.根据权利要求1所述的布线结构，其中所述下部导电结构的所述下部电路层的线距大于所述上部导电结构的所述上部电路层的线距。
14.一种封装结构，其包括：
根据权利要求1所述的布线结构；
半导体芯片，其电连接到所述上部导电结构；以及
散热片，其覆盖所述半导体芯片，其中所述散热片热连接到所述穿导孔。
15.一种布线结构，其包括：
低密度堆叠结构，其包含至少一个介电层和与所述介电层接触的至少一个低密度电路层；
高密度堆叠结构，其设置在所述低密度堆叠结构上，其中所述高密度堆叠结构包含至少一个介电层和与所述高密度堆叠结构的所述介电层接触的至少一个高密度电路层；以及
至少一个穿导孔，其延伸穿过所述低密度堆叠结构和所述高密度堆叠结构。
16.根据权利要求15所述的布线结构，其中所述高密度堆叠结构的所述高密度电路层包含一或多个高密度迹线和接地平面。
17.根据权利要求15所述的布线结构，其中所述低密度堆叠结构的所述低密度电路层包含一或多个低密度迹线和接地平面。
18.根据权利要求15所述的布线结构，其中所述低密度堆叠结构的所述低密度电路层通过所述穿导孔电连接到所述高密度堆叠结构的所述高密度电路层。
19.根据权利要求15所述的布线结构，其中所述低密度堆叠结构的侧表面与所述高密度堆叠结构的侧表面偏移。
20.根据权利要求15所述的布线结构，其中所述高密度堆叠结构包含基准标记，所述低密度堆叠结构包含基准标记，且所述高密度堆叠结构的所述基准标记与所述低密度堆叠结构的所述基准标记对齐。
21.根据权利要求15所述的布线结构，其中所述高密度堆叠结构的翘曲形状不同于所述低密度堆叠结构的翘曲形状。
22.根据权利要求15所述的布线结构，其进一步包括：
中间层，其设置在所述低密度堆叠结构与所述高密度堆叠结构之间，其中所述穿导孔进一步延伸穿过所述中间层。
23.根据权利要求22所述的布线结构，其中所述低密度电路层为所述低密度堆叠结构的最顶部低密度电路层，所述高密度电路层为所述高密度堆叠结构的最底部高密度电路层，且所述低密度堆叠结构的所述最顶部低密度电路层和所述高密度堆叠结构的所述最底部高密度电路层嵌入于所述中间层中。
24.根据权利要求15所述的布线结构，其进一步包括：
顶部低密度电路层，其设置在所述高密度堆叠结构的顶面上，其中所述顶部低密度电路层与所述穿导孔一体地形成。
25.根据权利要求15所述的布线结构，其中所述穿导孔设置在所述高密度堆叠结构的低密度区中。
26.根据权利要求15所述的布线结构，其中所述穿导孔的两端分别从所述高密度堆叠结构的顶面和所述低密度堆叠结构的底面显露。
27.一种用于制造布线结构的方法，其包括：
(a)提供下部导电结构，其包含至少一个介电层和与所述介电层接触的至少一个电路层；
(b)提供上部导电结构，其包含至少一个介电层和与所述上部导电结构的所述介电层接触的至少一个电路层；以及
(c)将所述上部导电结构附接到所述下部导电结构；以及
(d)形成至少一个穿导孔，其延伸穿过所述上部导电结构和所述下部导电结构。
28.根据权利要求27所述的方法，其中(b)包括：
(b1)在载体上形成所述上部导电结构；以及
(b2)切割所述上部导电结构和所述载体；
其中在(c)中，所述上部导电结构和所述载体附接到所述下部导电结构，其中所述上部导电结构面向所述下部导电结构；
其中在(c)之后，所述方法进一步包括：
(c1)移除所述载体。
29.根据权利要求27所述的方法，其中在(a)之后，所述方法进一步包括：
(a1)测试所述下部导电结构的电特性；并且
其中在(b)之后，所述方法进一步包括：
(b1)测试所述上部导电结构的电特性。
30.根据权利要求27所述的方法，其中在(c)中，所述上部导电结构通过粘合层附接到所述下部导电结构。
31.根据权利要求27所述的方法，其中(d)包含：
(d1)通过钻孔形成至少一个通孔以延伸穿过所述上部导电结构和所述下部导电结构；以及
(d2)在所述通孔中形成所述穿导孔。
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