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CN111508918A - 布线结构及其制造方法 - Google Patents

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CN111508918A
CN111508918A CN201911380408.5A CN201911380408A CN111508918A CN 111508918 A CN111508918 A CN 111508918A CN 201911380408 A CN201911380408 A CN 201911380408A CN 111508918 A CN111508918 A CN 111508918A
Authority
CN
China
Prior art keywords
conductive structure
layer
upper conductive
dielectric layer
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911380408.5A
Other languages
English (en)
Inventor
黄文宏
谢礼羽
钟燕雯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
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Abstract

一种布线结构包括上部导电结构、下部导电结构、粘合层和至少一个外部导孔。所述上部导电结构包括至少一个介电层和与所述介电层接触的至少一个电路层。所述下部导电结构包括至少一个介电层和与所述介电层接触的至少一个电路层。所述粘合层位于所述上部导电结构与所述下部导电结构之间，以将所述上部导电结构和所述下部导电结构接合在一起。所述外部导孔贯穿所述上部导电结构的至少一部分和所述粘合层，且电连接所述下部导电结构的所述电路层。

Description

布线结构及其制造方法
技术领域
本公开涉及一种布线结构和一种制造方法，且更特定来说涉及一种布线结构，其包含通过粘合层附接在一起的至少两个导电结构，以及一种用于制造所述布线结构的方法。
背景技术
随着电子工业的快速发展和半导体处理技术的进展，半导体芯片集成数量增加的电子组件，以实现更好的电性能和更多功能。相应地，半导体芯片具备更多的输入/输出(I/O)连接。为了制造包含具有数量增加的I/O连接的半导体芯片的半导体封装，用于承载半导体芯片的半导体衬底的电路层可能相应地增加。因此，半导体衬底的厚度可能相应地增加，并且半导体衬底的良率可能降低。
发明内容
在一些实施例中，一种布线结构包括上部导电结构、下部导电结构、粘合层和至少一个外部导孔。上部导电结构包括至少一个介电层和与介电层接触的至少一个电路层。下部导电结构包括至少一个介电层和与介电层接触的至少一个电路层。粘合层位于上部导电结构与下部导电结构之间，以将上部导电结构和下部导电结构接合在一起。外部导孔贯穿上部导电结构的至少一部分和粘合层，且电连接下部导电结构的电路层。
在一些实施例中，一种用于制造布线结构的方法包括：(a)提供包括至少一个介电层和接触介电层的至少一个电路层的下部导电结构；(b)提供包括至少一个介电层和接触介电层的至少一个电路层的上部导电结构；以及(c)附接上部导电结构于下部导电结构。
附图说明
当结合附图阅读时，可从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1显示本公开的一些实施例的布线结构的剖视图。
图2显示本公开的一些实施例的布线结构的剖视图。
图2A显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2B显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2C显示图2A的上部导电结构的基准标记和图2B的下部导电结构的基准标记的组合图像的俯视图。
图2D显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2E显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2F显示图2D的上部导电结构的基准标记和图2E的下部导电结构的基准标记的组合图像的俯视图。
图2G显示本公开的一些实施例的上部导电结构的基准标记的实例的俯视图。
图2H显示本公开的一些实施例的下部导电结构的基准标记的实例的俯视图。
图2I显示图2G的上部导电结构的基准标记和图2H的下部导电结构的基准标记的组合图像的俯视图。
图3显示封装结构和衬底的接合的剖视图。
图4显示本公开的一些实施例的布线结构的剖视图。
图5显示本公开的一些实施例的布线结构的剖视图。
图6显示封装结构和衬底的接合的剖视图。
图7显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图8显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图9显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图10显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图11显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图12显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图13显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图14显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图15显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图16显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图17显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图18显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图19显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图20显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图21显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图22显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图23显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图24显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图25显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图26显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图27显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图28显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图29显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图30显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图31显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图32显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图33显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图34显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图35显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图36显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图37显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图38显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图39显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图40显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图41显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图42显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图43显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图44显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图45显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图46显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图47显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图48显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图49显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图50显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图51显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图52显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图53显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图54显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图55显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图56显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图57显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图58显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
图59显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。
具体实施方式
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本公开的实施例从结合附图进行的以下详细描述将更容易理解。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
为了满足增加I/O数的要求，必须增加衬底的介电层的数量。在一些实施例中，核心衬底(core substrate)的制造工艺可以包括以下步骤。首先，提供具有设置在核心的两侧上的两个铜箔的核心。随后，多个介电层和多个电路层形成或堆叠在两个铜箔上。一个电路层可以嵌入于一个介电层中。因此，核心衬底可以包括多个堆叠介电层和在核心的两侧上嵌入于介电层中的多个电路层。因为此类核心衬底的电路层的线宽/线距(L/S)可以大于或等于10微米(μm)/10μm，所以，此类核心衬底的介电层的数量必须是相对大的。虽然此类核心衬底的制造成本较低，但是此类核心衬底的电路层和介电层的制造良率也较低，因此，此类核心衬底的良率较低。另外，介电层相对较厚，因此，此类核心衬底相对较厚。在比较性实施例中，如果封装具有10000个I/O数，那么此类核心衬底可能需要十二层的电路层和介电层。此类核心衬底的一个层(包括一个电路层和一个介电层)的制造良率可以是90％。因此，此类核心衬底的良率可以是(0.9)12＝28.24％。
为了解决以上问题，在一些实施例中，提供无核心衬底(coreless substrate)。无核心衬底可以包括多个介电层和多个扇出电路层(fan-out circuit layers)。在一些实施例中，无核心衬底的制造工艺可以包括以下步骤。首先，提供载体。随后，多个介电层和多个扇出电路层形成或堆叠在载体的表面上。一个扇出电路层可以嵌入于一个介电层中。随后，移除载体。因此，无核心衬底可以仅包括多个堆叠介电层和嵌入于介电层中的多个扇出电路层。因为此类无核心衬底的扇出电路层的线宽/线距(L/S)可以小于或等于2μm/2μm，所以，此类无核心衬底的介电层的数量可以减小。另外，此类无核心衬底的扇出电路层和介电层的制造良率较高。举例来说，此类无核心衬底的一个层(包括一个扇出电路层和一个介电层)的制造良率可以是99％。然而，此类无核心衬底的制造成本相对较高。
本公开的至少一些实施例提供具有良率和制造成本的可接受折衷方案的布线结构。在一些实施例中，布线结构包括上部导电结构和通过粘合层接合于上部导电结构的下部导电结构。本公开的至少一些实施例进一步提供用于制造布线结构的技术。
图1显示本公开的一些实施例的布线结构1的剖视图。布线结构1包括上部导电结构2、下部导电结构3、粘合层12和至少一个外部导孔14。
上部导电结构2包括至少一个介电层(包括，例如，两个第一介电层20和一个第二介电层26)和与介电层(例如，第一介电层20和第二介电层26)接触的至少一个电路层(包括，例如，三个第一电路层24和一个第二电路层28)。在一个实施例中，上部导电结构2可以类似于无核心衬底，并且可以是晶圆类型、面板类型或条带类型。上部导电结构2具有顶面21和与顶面21相对的底面22，并且界定单个通孔23。上部导电结构2包括多个介电层(例如，两个第一介电层20和一个第二介电层26)、多个电路层(例如，三个第一电路层24和一个第二电路层28)，以及至少一个内部导孔25。介电层(例如，第一介电层20和第二介电层26)彼此堆叠。举例来说，第二介电层26设置在第一介电层20上，因此，第二介电层26是最顶部介电层。在一个实施例中，介电层(例如，第一介电层20和第二介电层26)的材料是透明的，并且可以由人眼或机器看穿。也就是说，设置为邻近上部导电结构2的底面22的标记可以由人眼或机器从上部导电结构2的顶面21识别或检测。
另外，每一个第一介电层20具有顶面201和与顶面201相对的底面202，并且界定具有内表面2031的通孔203。第二介电层26具有顶面261和与顶面261相对的底面262，并且界定具有内表面2631的通孔263。第二介电层26的底面262设置在第一介电层20的顶面201上，并且与其接触。因此，上部导电结构2的顶面21是第二介电层26的顶面261，并且上部导电结构2的底面22是最底部第一介电层20的底面202。
如图1所示，第一介电层20的每一个通孔203向下逐渐变窄，也就是说，通孔203的顶部部分的尺寸大于通孔203的底部部分的尺寸。第二介电层26的通孔263也向下逐渐变窄，也就是说，通孔263的顶部部分的尺寸大于通孔263的底部部分的尺寸。另外，第二介电层26的通孔263与第一介电层20的通孔203对齐和连通。第二介电层26的通孔263的底部部分设置为邻近或连接于第二介电层26之下的第一介电层20的通孔203的顶部部分。第二介电层26的通孔263的底部部分的尺寸实质上等于第二介电层26之下的第一介电层20的通孔203的顶部部分的尺寸。因此，第二介电层26的通孔263的内表面2631与第一介电层20的通孔203的内表面2031共平面或对齐。应注意，上述“共平面”表面不必是平坦的。在一个实施例中，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031是弯曲表面，并且是用于容纳外部导孔14的大单个通孔23的内表面231的部分。第二介电层26的通孔263和第一介电层20的通孔203共同配置成单个通孔23的一部分。如图1所示，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031的一侧的截面为实质上直线的线段。也就是说，第二介电层26的通孔263的内表面2631和第一介电层20的通孔203的内表面2031的一侧的截面可沿相同的实质上的直线延伸。单个通孔23贯穿上部导电结构2，也就是说，单个通孔23从上部导电结构2的顶面21延伸到上部导电结构2的底面22。单个通孔23向下逐渐变窄。
第一电路层24可以是扇出电路层，并且第一电路层24的L/S可以小于或等于2μm/2μm，或小于或等于1.8μm/1.8μm。每一个第一电路层24具有顶面241和与顶面241相对的底面242。在一个实施例中，第一电路层24嵌入于第一介电层20中，并且第一电路层24的顶面241可以与第一介电层20的顶面201实质上共平面。在一个实施例中，第一电路层24可以包括晶种层243和设置在晶种层243上的导电金属材料。如图1所示，最底部第一电路层24设置在上部导电结构2的底面22(即，最底部第一介电层20的底面202)上，并且凸出于底面22。另外，第二电路层28设置在上部导电结构2的顶面21(即，第二介电层26的顶面261)上，并且凸出于顶面21。第二电路层28的L/S可以大于或等于第一电路层24的L/S。如图1的实施例所示，第二介电层26中没有水平电路层。
上部导电结构2包括多个内部导孔25。一些内部导孔25设置在两个第一电路层24之间，以电连接两个第一电路层24。一些内部导孔25设置在第一电路层24与第二电路层28之间，以电连接第一电路层24和第二电路层28。在一个实施例中，内部导孔25可以包括晶种层251和设置在晶种层251上的导电金属材料。在一个实施例中，内部导孔25和第一电路层24可以一体地形成。内部导孔25向上逐渐变窄。也就是说，内部导孔25的顶部部分的尺寸(例如，宽度)小于内部导孔25的底部部分的尺寸(例如，宽度)。在一个实施例中，内部导孔25的最大宽度可以是约25μm。
下部导电结构3包括至少一个介电层(包括，例如，一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)和接触所述介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的至少一个电路层(包括，例如，一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a')。在一个实施例中，下部导电结构3可类似于进一步包括核心部分37的核心衬底，并且可以是晶圆类型、面板类型或条带类型。下部导电结构3具有顶面31和与顶面31相对的底面32。下部导电结构3包括多个介电层(例如，一个第一上部介电层30、一个第二上部介电层36、一个第一下部介电层30a和一个第二下部介电层36a)、多个电路层(例如，一个第一上部电路层34、两个第二上部电路层38、38'、一个第一下部电路层34a和两个第二下部电路层38a、38a')和至少一个内部导孔(包括，例如，多个上部导孔35和多个下部导孔35a)。
核心部分37具有顶面371和与顶面371相对的底面372，并且界定贯穿核心部分37的多个通孔373。互连导孔39设置或形成在通孔373中，以用于垂直连接。在一个实施例中，互连导孔39包括基底金属层391和绝缘材料392。基底金属层391设置或形成在通孔373的侧壁上，并且界定中心通孔。绝缘材料392填充于由基底金属层391所界定的中心通孔。在一个实施例中，互连导孔39可仅包括填充于通孔373的整体金属材料。
第一上部介电层30设置在核心部分37的顶面371上，并且具有顶面301和与顶面301相对的底面302。因此，第一上部介电层30的底面302可接触核心部分37的顶面371。第二上部介电层36堆叠或设置在第一上部介电层30上，并且具有顶面361和与顶面361相对的底面362。因此，第二上部介电层36的底面362可接触第一上部介电层30的顶面301，并且第二上部介电层36是最顶部介电层。另外，第一下部介电层30a设置在核心部分37的底面372上，并且具有顶面301a和与顶面301a相对的底面302a。因此，第一下部介电层30a的顶面301a可接触核心部分37的底面372。第二下部介电层36a堆叠或设置在第一下部介电层30a上，并且具有顶面361a和与顶面361a相对的底面362a。因此，第二下部介电层36a的顶面361a可接触第一下部介电层30a的底面302a，并且第二下部介电层36a是最底部介电层。如图1所示，下部导电结构3的顶面31是第二上部介电层36的顶面361，并且下部导电结构3的底面32是第二下部介电层36a的底面362a。
上部导电结构2的介电层(例如，第一介电层20和第二介电层26)的厚度小于或等于下部导电结构3的介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度的40％。举例来说，上部导电结构2的介电层(例如，第一介电层20和第二介电层26)的厚度可以小于或等于7μm，并且下部导电结构3的介电层(例如，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)的厚度可以是约40μm。
第一上部电路层34的L/S可以是大于或等于10μm/10μm。因此，第一上部电路层34的L/S可以是大于或等于上部导电结构2的第一电路层24的五倍L/S。第一上部电路层34具有顶面341和与顶面341相对的底面342。在一个实施例中，第一上部电路层34形成或设置在核心部分37的顶面371上，并且由第一上部介电层30覆盖。第一上部电路层34的底面342可接触核心部分37的顶面371。在一个实施例中，第一上部电路层34可以包括第一金属层343、第二金属层344和第三金属层345。第一金属层343设置在核心部分37的顶面371上，并且可以由铜箔制成。第二金属层344设置在第一金属层343上，并且可以是电镀铜层。第三金属层345设置在第二金属层344上，并且可以是电镀铜层。在一个实施例中，可省略第三金属层345。
第二上部电路层38的L/S可以大于或等于10μm/10μm。因此，第二上部电路层38的L/S可以实质上等于第一上部电路层34的L/S，并且可以大于或等于上部导电结构2的第一电路层24的五倍L/S。第二上部电路层38具有顶面381和与顶面381相对的底面382。在一个实施例中，第二上部电路层38形成或设置在第一上部介电层30的顶面301上，并且由第二上部介电层36覆盖。第二上部电路层38的底面382可接触第一上部介电层30的顶面301。在一个实施例中，第二上部电路层38通过上部导孔35电连接第一上部电路层34。也就是说，上部导孔35设置在第二上部电路层38与第一上部电路层34之间，以电连接第二上部电路层38和第一上部电路层34。在一个实施例中，第二上部电路层38和上部导孔35一体地形成。上部导孔35向下逐渐变窄。
另外，在一个实施例中，第二上部电路层38'设置在第二上部介电层36的顶面361上，并且凸出于顶面361。在一个实施例中，第二上部电路层38通过上部导孔35电连接第二上部电路层38'。也就是说，上部导孔35设置在两个第二上部电路层38、38'之间，以电连接两个第二上部电路层38、38'。在一个实施例中，第二上部电路层38'和上部导孔35一体地形成。
第一下部电路层34a的L/S可以大于或等于10μm/10μm。因此，第一下部电路层34a的L/S可以大于或等于上部导电结构2的第一电路层24的五倍L/S。第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一个实施例中，第一下部电路层34a形成或设置在核心部分37的底面372上，并且由第一下部介电层30a覆盖。第一下部电路层34a的顶面341a可接触核心部分37的底面372。在一个实施例中，第一下部电路层34a可以包括第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a设置在核心部分37的底面372上，并且可以由铜箔制成。第二金属层344a设置在第一金属层343a上，并且可以是电镀铜层。第三金属层345a设置在第二金属层344a上，并且可以是电镀铜层。在一个实施例中，可省略第三金属层345a。
第二下部电路层38a的L/S可以大于或等于10μm/10μm。因此，第二下部电路层38a的L/S可以实质上等于第一上部电路层34的L/S，并且可以大于或等于上部导电结构2的第一电路层24的五倍L/S。第二下部电路层38a具有顶面381a和与顶面381a相对的底面382a。在一个实施例中，第二下部电路层38a形成或设置在第一下部介电层30a的底面302a上，并且由第二下部介电层36a覆盖。第二下部电路层38a的顶面381a可接触第一下部介电层30a的底面302a。在一个实施例中，第二下部电路层38a通过下部导孔35a电连接第一下部电路层34a。也就是说，下部导孔35a设置在第二下部电路层38a与第一下部电路层34a之间，以电连接第二下部电路层38a和第一下部电路层34a。在一个实施例中，第二下部电路层38a和下部导孔35a一体地形成。下部导孔35a向上逐渐变窄。
另外，在一个实施例中，第二下部电路层38a'设置在第二下部介电层36a的底面362a上，并且凸出于底面362a。在一个实施例中，第二下部电路层38a'通过下部导孔35a电连接第二上部电路层38。也就是说，下部导孔35a设置在两个第二下部电路层38a、38a'之间，以电连接两个第二下部电路层38a、38a'。在一个实施例中，第二下部电路层38a'和下部导孔35a一体地形成。
在一个实施例中，互连导孔39电连接第一上部电路层34和第一下部电路层34a。互连导孔39的基底金属层391、第一上部电路层34的第二金属层344和第一下部电路层34a的第二金属层344a可以一体地且同时地形成。
粘合层12位于上部导电结构2与下部导电结构3之间，以将上部导电结构2和下部导电结构3接合在一起。也就是说，粘合层12粘附上部导电结构2的底面22和下部导电结构3的顶面31。粘合层12具有顶面121和与顶面121相对的底面122，并且界定具有内表面1231的至少一个通孔123。粘合层12的顶面121可接触上部导电结构2的底面22(也就是说，上部导电结构2的底面22附接于粘合层12的顶面121)，并且粘合层12的底面122可接触下部导电结构3的顶面31。因此，上部导电结构2的最底部第一电路层24和下部导电结构3的第二上部电路层38'嵌入于粘合层12中。在一个实施例中，上部导电结构2的两个介电层(例如，两个第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与粘合层12之间的接合力。上部导电结构2的两个介电层(例如，两个第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与粘合层12之间的边界的表面粗糙度。
在一个实施例中，粘合层12的材料是透明的，并且可以由人眼或机器看穿。也就是说，设置为邻近下部导电结构3的顶面31的标记可以通过人眼或机器从上部导电结构2的顶面21识别或检测。
通孔123贯穿粘合层12。在一个实施例中，粘合层12的通孔123贯穿上部导电结构2的最底部第一电路层24并且停止在下部导电结构3的最顶部电路层(即，第二上部电路层38')上。也就是说，粘合层12的通孔123并不贯穿下部导电结构3的最顶部电路层(即，第二上部电路层38')。粘合层12的通孔123可显露下部导电结构3的最顶部电路层(即，第二上部电路层38'的顶面)的一部分。如图1所示，粘合层12的通孔123向下逐渐变窄，也就是说，通孔123的顶部部分的尺寸大于通孔123的底部部分的尺寸。另外，粘合层12的通孔123与第一介电层20的通孔203和第二介电层26的通孔263对齐并且连通。最底部第一介电层20的通孔203的底部部分设置为邻近或连接于粘合层12的通孔123的顶部部分。最底部第一介电层20的通孔203的底部部分的尺寸实质上等于粘合层12的通孔123的顶部部分的尺寸。因此，粘合层12的通孔123的内表面1231与第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631共平面或对齐。在一个实施例中，粘合层12的通孔123的内表面1231是弯曲表面，并且是用于容纳外部导孔14的大单个通孔23的内表面231的一部分。粘合层12的通孔123、第一介电层20的通孔203和第二介电层26的通孔263共同配置成单个通孔23。因此，单个通孔23包括粘合层12的通孔123、第一介电层20的通孔203和第二介电层26的通孔263。
如图1所示，粘合层12的通孔123、第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631的一侧的截面为实质上直线的线段。也就是说，粘合层12的通孔123的内表面1231、第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631的一侧的截面可沿相同的实质上的直线延伸。单个通孔23贯穿上部导电结构2和粘合层12，也就是说，单个通孔23从上部导电结构2的顶面21延伸到粘合层12的底部部分，以显露下部导电结构3的最顶部电路层(即，第二上部电路层38'的顶面)的一部分。单个通孔23向下逐渐变窄。单个通孔23的最大宽度可以是约25μm到60μm。
外部导孔14形成或设置在单个通孔23中。因此，外部导孔14贯穿上部导电结构2的至少一部分和粘合层12，并且电连接下部导电结构3的最顶部电路层(即，第二上部电路层38'的顶面)。如图1所示，外部导孔14贯穿且接触上部导电结构2的最底部第一电路层24，并且停止在下部导电结构3的最顶部电路层(即，第二上部电路层38'的顶面)的一部分上，并且与其接触。外部导孔14从上部导电结构2的顶面21延伸到粘合层12的底面122。因此，外部导孔14延伸以接触下部导电结构3的一部分，并且外部导孔14并不贯穿下部导电结构3。另外，外部导孔14向下逐渐变窄，也就是说，外部导孔14的顶部部分的尺寸大于外部导孔14的底部部分的尺寸。因此，上部导电结构2的内部导孔25的逐渐变窄的方向不同于外部导孔14的逐渐变窄的方向。在一个实施例中，外部导孔14是单体结构或整体结构，并且外部导孔14的周围表面是实质上连续的平面。外部导孔14和第二电路层28可以一体地形成。
如图1的实施例所示，布线结构1是上部导电结构2和下部导电结构3的组合，其中上部导电结构2的第一电路层24具有精细节距(fine pitch)、高良率和低厚度；并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')具有低制造成本。因此，布线结构1具有良率和制造成本的可接受折衷方案，并且布线结构1具有相对低的厚度。在一个实施例中，如果封装具有10000个I/O数，那么布线结构1仅需要上部导电结构2的三层第一电路层24和下部导电结构3六层的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')。上部导电结构2的第一电路层24的一个层的制造良率可以是99％，并且下部导电结构3的电路层(例如，第一上部电路层34、第二上部电路层38、38'、第一下部电路层34a和第二下部电路层38a、38a')的一个层的制造良率可以是90％。因此，布线结构1的良率可得到改进。另外，在制造工序期间，下部导电结构3和上部导电结构2可以在接合在一起之前单独地测试。因此，仅已知的良好下部导电结构3和已知的良好上部导电结构2可以接合在一起。可以丢弃不良(或不合格的)下部导电结构3和不良(或不合格的)上部导电结构2。因此，可以进一步改进布线结构1的良率。
图2显示本公开的一些实施例的布线结构1a的剖视图。布线结构1a类似于图1所示的布线结构1，不同之处在于上部导电结构2a和下部导电结构3a的结构。如图2所示，上部导电结构2a和下部导电结构3a都是条带结构。因此，布线结构1a是条带结构。在一个实施例中，下部导电结构3a可以是承载多个条带上部导电结构2a的面板结构。因此，布线结构1a是面板结构。上部导电结构2a具有至少一个芯片接合区域41用于接收至少一个半导体芯片42(图3)，并且从俯视观，上部导电结构2a的长度(例如，240mm)大于上部导电结构2a的宽度(例如，95mm)。另外，从俯视观，下部导电结构3a的长度大于下部导电结构3a的宽度。另外，上部导电结构2a的侧向周围表面(lateral peripheral surface)27并不与下部导电结构3a的侧向周围表面33共平面。在一个实施例中，在制造工序期间，下部导电结构3a和上部导电结构2a可以都是已知的良好条带结构。或者，上部导电结构2a可以是已知的良好条带结构，并且下部导电结构3a可以是已知的良好面板结构。因此，可以进一步改进布线结构1a的良率。
如图2所示，上部导电结构2a具有在其角隅处的至少一个基准标记(fiducialmark)43，并且下部导电结构3a具有在其角隅处的至少一个基准标记45。在制造工序期间，上部导电结构2a的基准标记43与下部导电结构3a的基准标记45对齐，以使上部导电结构2a和下部导电结构3a的相对位置得以确定。在一个实施例中，上部导电结构2a的基准标记43设置在上部导电结构2a的底面22(即，最底部第一介电层20的底面202)上，并且凸出于底面22。基准标记43和最底部第一电路层24可以是同层，并且可以同时地形成。另外，下部导电结构3a的基准标记45设置在下部导电结构3a的顶面31(即，第二上部介电层36的顶面361)上，并且凸出于顶面31。基准标记45和第二上部电路层38'可以是同层，并且可以同时地形成。
图2A显示本公开的一些实施例的上部导电结构2a的基准标记43a的实例的俯视图。上部导电结构2a的基准标记43a是十字形状。
图2B显示本公开的一些实施例的下部导电结构3a的基准标记45a的实例的俯视图。下部导电结构3a的基准标记45a包括在四个角隅处的四个正方形。
图2C显示图2A的上部导电结构2a的基准标记43a和图2B的下部导电结构3a的基准标记45a的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示完整基准标记43a和完整基准标记45a，如图2C所示。也就是说，基准标记43a并不覆盖基准标记45a。
图2D显示本公开的一些实施例的上部导电结构2a的基准标记43b的实例的俯视图。上部导电结构2a的基准标记43b是倒转的“L”形状。
图2E显示本公开的一些实施例的下部导电结构3a的基准标记45b的实例的俯视图。下部导电结构3a的基准标记45b是实质上等于上部导电结构2a的基准标记43b的倒转的“L”形状。
图2F显示图2D的上部导电结构2a的基准标记43b和图2E的下部导电结构3a的基准标记45b的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像仅显示上部导电结构2a的基准标记43b，如图2F所示。也就是说，基准标记43b完全地覆盖基准标记45b。
图2G显示本公开的一些实施例的上部导电结构2a的基准标记43c的实例的俯视图。上部导电结构2a的基准标记43c是圆。
图2H显示本公开的一些实施例的下部导电结构3a的基准标记45c的实例的俯视图。下部导电结构3a的基准标记45c是大于上部导电结构2a的基准标记43c的圆。
图2I显示图2G的上部导电结构2a的基准标记43c和图2H的下部导电结构3a的基准标记45c的组合图像的俯视图。当上部导电结构2a与下部导电结构3a精确地对齐时，组合图像显示两个同心圆，如图2I所示。也就是说，基准标记43c设置在基准标记45c的中心处。
图3显示封装结构4和衬底46的接合的剖视图。封装结构4包括布线结构1b、半导体芯片42、多个第一连接元件44和多个第二连接元件48。图3的布线结构1b类似于图1所示的布线结构1，不同之处在于上部导电结构2b和下部导电结构3b的结构。上部导电结构2b和下部导电结构3b都是晶粒，并且可以同时被单分。因此，布线结构1b是单元结构。也就是说，上部导电结构2b的侧向周围表面27b、下部导电结构3b的侧向周围表面33b和粘合层12的侧向周围表面实质上彼此共平面。半导体芯片42通过第一连接元件44(例如，焊料或凸块)电连接且接合于上部导电结构2b的第二电路层28。下部导电结构3b的第二上部电路层38'通过第二连接元件48(例如，焊料或凸块)电连接且接合于衬底46(例如，母板，例如，PCB板)。
图4显示本公开的一些实施例的布线结构1c的剖视图。布线结构1c类似于图1所示的布线结构1，不同之处在于上部导电结构2c和下部导电结构3c的结构。在上部导电结构2c中，第二介电层26被最顶部第一介电层20取代，并且第二电路层28被最顶部第一电路层24取代。最顶部第一电路层24可不包括晶种层，并且可以通过内部导孔25电连接下方第一电路层24。最顶部第一电路层24的顶面241可以与上部导电结构2c的顶面21(即，最顶部第一介电层20的顶面201)实质上共平面。因此，最顶部第一电路层24的顶面241可以从上部导电结构2c的顶面21(即，最顶部第一介电层20的顶面201)显露。外部导孔14可贯穿最顶部第一电路层24并且与其接触。另外，最底部第一介电层20可覆盖最底部第一电路层24。因此，上部导电结构2c的整个底面22(即，最底部第一介电层20的底面202)是实质上平坦的。
在下部导电结构3c中，省略第二上部介电层36和第二上部电路层38、38'。因此，下部导电结构3c的顶面31是第一上部介电层30的顶面301，其是实质上平坦的。另外，进一步包括两个额外第二下部介电层36a和两个额外第二下部电路层38a'。
粘合层12粘附上部导电结构2c的底面22和下部导电结构3c的顶面31。因此，粘合层12的整个顶面121和整个底面122都是实质上平坦的。粘合层12并不包括或接触水平电路层。也就是说，没有水平电路层设置或嵌入于粘合层12中。外部导孔14贯穿上部导电结构2c和粘合层12，并且进一步延伸到下部导电结构3c的部分(即，第一上部介电层30)中，以接触第一上部电路层34。
图5显示本公开的一些实施例的布线结构1d的剖视图。布线结构1d类似于图4所示的布线结构1c，不同之处在于上部导电结构2d和下部导电结构3d的结构。如图5所示，上部导电结构2d和下部导电结构3d都是条带结构。因此，布线结构1d是条带结构。在一个实施例中，下部导电结构3d可以是承载多个条带上部导电结构2d的面板结构。因此，布线结构1d是面板结构。也就是说，上部导电结构2d具有至少一个芯片接合区域41d用于接收至少一个半导体芯片42(图6)，并且从俯视观，上部导电结构2d的长度(例如，240mm)大于上部导电结构2d的宽度(例如，95mm)。另外，从俯视观，下部导电结构3d的长度大于下部导电结构3d的宽度。另外，上部导电结构2d的侧向周围表面27d并不与下部导电结构3d的侧向周围表面33d共平面。在一个实施例中，在制造工序期间，下部导电结构3d和上部导电结构2d可以都是已知的良好条带结构。或者，上部导电结构2d可以是已知的良好条带结构，并且下部导电结构3d可以是已知的良好面板结构。因此，可以进一步改进布线结构1d的良率。
如图5所示，上部导电结构2d具有在其角隅处的至少一个基准标记43d，并且下部导电结构3d具有在其角隅处的至少一个基准标记45d。在制造工序期间，上部导电结构2d的基准标记43d与下部导电结构3d的基准标记45d对齐，以使上部导电结构2d和下部导电结构3d的相对位置得以确定。在一个实施例中，基准标记43d和最底部第一电路层24可以在相同层处，并且可以同时地形成。另外，基准标记45d和第一上部电路层34可以是同层，并且可以同时地形成。
图6显示封装结构4a和衬底46的接合的剖视图。封装结构4a包括布线结构1e、半导体芯片42、多个第一连接元件44和多个第二连接元件48。图6的布线结构1e类似于图4所示的布线结构1c，不同之处在于上部导电结构2e和下部导电结构3e的结构。上部导电结构2e和下部导电结构3e都是晶粒，并且可以同时被单分。因此，布线结构1e是单元结构。也就是说，上部导电结构2e的侧向周围表面27e、下部导电结构3e的侧向周围表面33e和粘合层12的侧向周围表面实质上彼此共平面。半导体芯片42通过第一连接元件44(例如，焊料或凸块)电连接且接合于上部导电结构2e的最顶部第一电路层24。下部导电结构3e的最底部第二上部电路层38'通过第二连接元件48(例如，焊料或凸块)电连接且接合于衬底46(例如，母板，例如，PCB板)。
图7至图44显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。在一些实施例中，所述方法用于制造图1所示的布线结构1，和/或图3所示的封装结构4。
参考图7至图26，提供下部导电结构3。下部导电结构3如下制造。参考图7，提供具有顶部铜箔50和底部铜箔52的核心部分37。核心部分37可以是晶圆类型、面板类型或条带类型。核心部分37具有顶面371和与顶面371相对的底面372。顶部铜箔50设置在核心部分37的顶面371上，并且底部铜箔52设置在核心部分37的底面372上。
参考图8，通过钻孔技术或其它合适的技术形成多个通孔373，以贯穿核心部分37、顶部铜箔50和底部铜箔52。
参考图9，通过电镀技术或其它合适的技术形成或设置第二金属层54于顶部铜箔50、底部铜箔52和通孔373的侧壁上。在通孔373的侧壁上的第二金属层54的一部分界定中心通孔。
参考图10，填充绝缘材料392于由第二金属层54所界定的中心通孔。
参考图11，通过电镀技术或其它合适的技术形成或设置顶部第三金属层56和底部第三金属层56a于第二金属层54上。第三金属层56、56a覆盖绝缘材料392。
参考图12，形成或设置顶部光阻层57于顶部第三金属层56上，并且形成或设置底部光阻层57a于底部第三金属层56a上。随后，通过曝光和显影图案化光阻层57、57a。
参考图13，通过蚀刻技术或其它合适的技术移除不被顶部光阻层57覆盖的顶部铜箔50、第二金属层54和顶部第三金属层56的部分。被顶部光阻层57覆盖的顶部铜箔50、第二金属层54和顶部第三金属层56的部分则保留以形成第一上部电路层34。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层57a覆盖的底部铜箔52、第二金属层54和底部第三金属层56a的部分。被底部光阻层57a覆盖的底部铜箔52、第二金属层54和底部第三金属层56a的部分则保留以形成第一下部电路层34a。同时，设置在通孔373中的第二金属层54和绝缘材料392的部分形成互连导孔39。如图13所示，第一上部电路层34具有顶面341和与顶面341相对的底面342。在一个实施例中，第一上部电路层34形成或设置在核心部分37的顶面371上。第一上部电路层34的底面342可接触核心部分37的顶面371。在一个实施例中，第一上部电路层34可以包括第一金属层343、第二金属层344和第三金属层345。第一金属层343设置在核心部分37的顶面371上，并且可以由顶部铜箔50制造。第二金属层344设置在第一金属层343上，并且可以是由第二金属层54制造的电镀铜层。第三金属层345设置在第二金属层344上，并且可以是由顶部第三金属层56制造的电镀铜层。
第一下部电路层34a具有顶面341a和与顶面341a相对的底面342a。在一个实施例中，第一下部电路层34a形成或设置在核心部分37的底面372上。第一下部电路层34a的顶面341a可接触核心部分37的底面372。在一个实施例中，第一下部电路层34a可以包括第一金属层343a、第二金属层344a和第三金属层345a。第一金属层343a设置在核心部分37的底面372上，并且可以由底部铜箔52制造。第二金属层344a设置在第一金属层343a上，并且可以是由第二金属层54制造的电镀铜层。第三金属层345a设置在第二金属层344a上，并且可以是由底部第三金属层56a制造的电镀铜层。互连导孔39包括由第二金属层54制造的基底金属层391和绝缘材料392。在一个实施例中，互连导孔39可仅包括填充通孔373的整体金属材料。互连导孔39电连接第一上部电路层34和第一下部电路层34a。
参考图14，通过剥除技术或其它合适的技术移除顶部光阻层57和底部光阻层57a。
参考图15，通过层合技术或其它合适的技术形成或设置第一上部介电层30于核心部分37的顶面371上，以覆盖核心部分37的顶面371和第一上部电路层34。同时，通过层合技术或其它合适的技术形成或设置第一下部介电层30a于核心部分37的底面372上，以覆盖核心部分37的底面372和第一下部电路层34a。
参考图16，通过钻孔技术或其它合适的技术形成至少一个通孔303，以贯穿第一上部介电层30和显露第一上部电路层34的一部分。同时，通过钻孔技术或其它合适的技术形成至少一个通孔303a，以贯穿第一下部介电层30a和显露第一下部电路层34a的一部分。
参考图17，通过电镀技术或其它合适的技术形成顶部金属层58于第一上部介电层30上和通孔303中，以形成上部导孔35。同时，通过电镀技术或其它合适的技术形成底部金属层60于第一下部介电层30a上和通孔303a中，以形成下部导孔35a。如图17所示，上部导孔35向下逐渐变窄，并且下部导孔35a向上逐渐变窄。
参考图18，形成或设置顶部光阻层59于顶部金属层58上，并且形成或设置底部光阻层59a于底部金属层60上。随后，通过曝光和显影图案化光阻层59、59a。
参考图19，通过蚀刻技术或其它合适的技术移除不被顶部光阻层59覆盖的顶部金属层58的部分。被顶部光阻层59覆盖的顶部金属层58的部分则保留以形成第二上部电路层38。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层59a覆盖的底部金属层60的部分。被底部光阻层59a覆盖的底部金属层60的部分则保留以形成第二下部电路层38a。
参考图20，通过剥除技术或其它合适的技术移除顶部光阻层59和底部光阻层59a。
参考图21，通过层合技术或其它合适的技术形成或设置第二上部介电层36于第一上部介电层30的顶面301上，以覆盖第一上部介电层30的顶面301和第二上部电路层38。同时，通过层合技术或其它合适的技术形成或设置第二下部介电层36a于第一下部介电层30a的底面302a上，以覆盖第一下部介电层30a的底面302a和第二下部电路层38a。
参考图22，通过钻孔技术或其它合适的技术形成至少一个通孔363，以贯穿第二上部介电层36和显露第二上部电路层38的一部分。同时，通过钻孔技术或其它合适的技术形成至少一个通孔363a，以贯穿第二下部介电层36a和显露第二下部电路层38a的一部分。
参考图23，通过电镀技术或其它合适的技术形成顶部金属层62于第二上部介电层36上和通孔363中，以形成上部导孔35。同时，通过电镀技术或其它合适的技术形成底部金属层64于第二下部介电层36a上和通孔363a中，以形成下部导孔35a。
参考图24，形成或设置顶部光阻层63于顶部金属层62上，并且形成或设置底部光阻层63a于底部金属层64上。随后，通过曝光和显影图案化光阻层63、63a。
参考图25，通过蚀刻技术或其它合适的技术移除不被顶部光阻层63覆盖的顶部金属层62的部分。被顶部光阻层63覆盖的顶部金属层62的部分则保留以形成第二上部电路层38'。同时，通过蚀刻技术或其它合适的技术移除不被底部光阻层63a覆盖的底部金属层64的部分。被底部光阻层63a覆盖的底部金属层64的部分则保留以形成第二下部电路层38a'。
参考图26，通过剥除技术或其它合适的技术移除顶部光阻层63和底部光阻层63a。同时，形成下部导电结构3，并且固化介电层(包括，第一上部介电层30、第二上部介电层36、第一下部介电层30a和第二下部介电层36a)。随后，测试下部导电结构3的电特性(例如，开路/短路)。
参考图27至图37，提供上部导电结构2。上部导电结构2如下制造。参考图27，提供载体65。载体65可以是玻璃载体，并且可以是晶圆类型、面板类型或条带类型。
参考图28，涂覆离型层66于载体65的底面上。
参考图29，通过物理气相沉积(PVD)技术或其它合适的技术形成或设置导电层67(例如，晶种层)于离型层66上。
参考图30，通过涂覆技术或其它合适的技术形成第二介电层26于导电层67上。
参考图31，通过曝光和显影技术或其它合适的技术形成至少一个通孔264，以贯穿第二介电层26和显露导电层67的一部分。
参考图32，通过物理气相沉积(PVD)技术或其它合适的技术形成晶种层68于第二介电层26的底面262上和通孔264中。
参考图33，形成光阻层69于晶种层68上。随后，通过曝光和显影技术或其它合适的技术图案化光阻层69，以显露晶种层68的部分。光阻层69界定多个开口691。光阻层69的一些开口691对应于第二介电层26的通孔264。
参考图34，通过电镀技术或其它合适的技术形成导电金属材料70于光阻层69的开口691中和晶种层68上。
参考图35，通过剥除技术或其它合适的技术移除光阻层69。
参考图36，通过蚀刻技术或其它合适的技术移除不被导电金属材料70覆盖的晶种层68的部分。同时，形成第一电路层24和至少一个内部导孔25。第一电路层24可以是扇出电路层，并且第一电路层24的L/S可以小于或等于2μm/2μm，或小于或等于1.8μm/1.8μm。第一电路层24设置在第二介电层26的底面262上。在一个实施例中，第一电路层24可以包括由晶种层68制造的晶种层243和设置在晶种层243上的导电金属材料。内部导孔25设置在第二介电层26的通孔264中。在一个实施例中，内部导孔25可以包括晶种层251和设置在晶种层251上的导电金属材料。内部导孔25向上逐渐变窄。
参考图37，通过重复图30至图36的阶段形成多个第一介电层20和多个第一电路层24。在一个实施例中，第一电路层24嵌入于第一介电层20中，并且第一电路层24的顶面241可以与第一介电层20的顶面201实质上共平面。此时，形成上部导电结构2，并且固化介电层(包括，第一介电层20和第二介电层26)。随后，测试上部导电结构2的电特性(例如，开路/短路)。
参考图38，形成或设置粘合层12于下部导电结构3的顶面31上。
参考图39，通过粘合层12附接上部导电结构2于下部导电结构3。在一个实施例中，已知的良好上部导电结构2附接于已知的良好下部导电结构3。随后，固化粘合层12。在一个实施例中，上部导电结构2可以被按压到下部导电结构3。因此，通过上部导电结构2与下部导电结构3之间的间隙确定粘合层12的厚度。粘合层12的顶面121可接触上部导电结构2的底面22(也就是说，上部导电结构2的底面22附接于粘合层12的顶面121)，并且粘合层12的底面122可接触下部导电结构3的顶面31。因此，上部导电结构2的最底部第一电路层24和下部导电结构3的第二上部电路层38'嵌入于粘合层12中。在一个实施例中，上部导电结构2的两个介电层(例如，两个第一介电层20)之间的接合力大于上部导电结构2的介电层(例如，最底部第一介电层20)与粘合层12之间的接合力。上部导电结构2的两个介电层(例如，两个第一介电层20)之间的边界的表面粗糙度大于上部导电结构2的介电层(例如，最底部第一介电层20)与粘合层12之间的边界的表面粗糙度。
参考图40，移除载体65、离型层66和导电层67，以显露内部导孔25的一部分。
参考图41，通过钻孔形成至少一个通孔23，以贯穿上部导电结构2的至少一部分和粘合层12，并显露下部导电结构3的电路层(即，第二上部电路层38')。通孔23可以包括第二介电层26的通孔263、第一介电层20的多个通孔203和粘合层12的通孔123。在一个实施例中，通孔23贯穿上部导电结构2的最底部第一电路层24并且停止在下部导电结构3的最顶部电路层(即，第二上部电路层38')上。也就是说，通孔23并不贯穿下部导电结构3的最顶部电路层(即，第二上部电路层38')。通孔23可显露下部导电结构3的最顶部电路层(即，第二上部电路层38'的顶面)的一部分。如图41所示，通孔23向下逐渐变窄，也就是说，通孔23的顶部部分的尺寸大于通孔23的底部部分的尺寸。另外，粘合层12的通孔123的内表面1231与第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631共平面或对齐。因此，粘合层12的通孔123、第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631的一侧的截面为实质上直线的线段。也就是说，粘合层12的通孔123的内表面1231、第一介电层20的通孔203的内表面2031和第二介电层26的通孔263的内表面2631的一侧的截面可沿相同的实质上的直线延伸。也就是说，单个通孔23的内表面可以是实质上平滑或连续的表面。单个通孔23向下逐渐变窄。单个通孔23的最大宽度可以是约25μm到60μm。
参考图42，通过电镀技术或其它合适的技术形成金属层72于上部导电结构2的顶面21上和通孔23中，以形成至少一个外部导孔14于通孔23中。
参考图43，形成或设置顶部光阻层73于金属层72上，并且形成或设置底部光阻层73a于下部导电结构3的底面32上。随后，通过曝光和显影技术或其它合适的技术图案化顶部光阻层73。
参考图44，通过蚀刻技术或其它合适的技术移除不被顶部光阻层73覆盖的金属层72的部分。被顶部光阻层73覆盖的金属层72的部分则保留以形成第二电路层28。随后，通过剥除技术或其它合适的技术移除顶部光阻层73和底部光阻层73a，以获得图1的布线结构1。
在一个实施例中，半导体芯片42(图3)通过多个第一连接元件44(例如，焊料或凸块)电连接且接合于上部导电结构2的第二电路层28。随后，同时单分上部导电结构2、粘合层12和下部导电结构3，以形成图3所示的封装结构4。封装结构4包括布线结构1b和半导体芯片42。图3的布线结构1b包括单体化上部导电结构2b和单体化下部导电结构3b。也就是说，上部导电结构2b的侧向周围表面27b、下部导电结构3b的侧向周围表面33b和粘合层12的侧向周围表面实质上彼此共平面。随后，下部导电结构3b的第二上部电路层38'通过第二连接元件48(例如，焊料或凸块)电连接且接合于衬底46(例如，母板，例如，PCB板)。
图45至图48显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造图2所示的布线结构1a。所说明的工艺的初始阶段与图7至图37所描绘的阶段相同或类似。图45描绘图37所描绘的阶段之后的阶段。
参考图45，同时形成基准标记43和最底部第一电路层24，且前述二者是同层。因此，基准标记43设置在上部导电结构2的底面22上，且凸出于底面22。随后，同时切割上部导电结构2、载体65、离型层66和导电层67，以形成多个条带2'。每一个条带2'包括是条带结构的上部导电结构2a。随后，测试条带2'。或者，可在切割工序之前测试上部导电结构2。
参考图46，同时形成基准标记45和第二上部电路层38'，且前述二者是同层。因此，基准标记45设置在下部导电结构3的顶面31上，且凸出于顶面31。下部导电结构3具有多个条带区域3'。随后，测试条带区域3'。随后，形成或设置粘合层12于下部导电结构3的顶面31上。
参考图47，通过粘合层12附接条带2'于下部导电结构3的条带区域3'。上部导电结构2a面向且附接于下部导电结构3。在附接工序期间，上部导电结构2a的基准标记43与下部导电结构3的基准标记45对齐，以使上部导电结构2a和下部导电结构3的相对位置得以确定。在一个实施例中，仅已知的良好条带2'附接于下部导电结构3的已知的良好条带区域3'。举例来说，布线结构1a(图2)所期望的良率可以被设置成80％。也就是说，(上部导电结构2a的良率)*(下部导电结构3的条带区域3'的良率)必须大于或等于80％。如果上部导电结构2a(或条带2')的良率小于预先确定的良率，例如，80％(其被定义为不良元件或不合格元件)，那么舍弃不良(或不合格)上部导电结构2a(或条带2')。如果上部导电结构2a(或条带2')的良率大于预先确定的良率，例如，80％(其被定义为已知的良好元件或合格元件)，那么可使用已知的良好上部导电结构2a(或条带2')。另外，如果下部导电结构3的条带区域3'的良率小于预先确定的良率，例如，80％(其被定义为不良元件或不合格元件)，那么不良(或不合格)条带区域3'被标记且将不与任何条带2'接合。如果下部导电结构3的条带区域3'的良率大于预先确定的良率，例如，80％(其被定义为已知的良好元件或合格元件)，那么已知的良好上部导电结构2a(或条带2')可以接合于下部导电结构3的已知的良好条带区域3'。应注意，具有80％的良率的上部导电结构2a(或条带2')无法接合于具有80％的良率的下部导电结构3的条带区域3'，因为布线结构1a(图2)的所得良率是64％，其低于80％所期望的良率。具有80％良率的上部导电结构2a(或条带2')必须接合于具有100％良率的下部导电结构3的条带区域3'，因此，布线结构1a(图2)的所得良率可以是80％。另外，具有90％良率的上部导电结构2a(或条带2')可以接合于具有大于90％良率的下部导电结构3的条带区域3'，因为布线结构1a(图2)的所得良率可以大于80％。
参考图48，固化粘合层12。随后，移除载体65、离型层66和导电层67。图48所描绘的阶段之后的阶段类似于图41至图44所描绘的阶段。随后，沿条带区域3'切割下部导电结构3和粘合层12，以获得图2的布线结构1a。
图49至图59显示本公开的用于制造布线结构的方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造图4所示的布线结构1c。所说明的工艺的初始阶段与图7至图15所描绘的阶段相同或类似。图49描绘图15所描绘的阶段之后的阶段。
参考图49至图51，提供下部导电结构3c。下部导电结构3c如下制造。参考图49，通过钻孔技术或其它合适的技术形成至少一个通孔303a，以贯穿第一下部介电层30a和显露第一下部电路层34a的一部分。应注意没有通孔形成在第一上部介电层30上。
参考图50，形成或设置第二下部电路层38a于第一下部介电层30a上。随后，形成或设置三个第二下部介电层36a和两个第二下部电路层38a'于第一下部介电层30a上。
参考图51，形成或设置最底部下部电路层38a'于最底部第二下部介电层36a上，以获得下部导电结构3c。在下部导电结构3c中，下部导电结构3c的顶面31是第一上部介电层30的顶面301，其是实质上平坦的。
参考图52至图55，提供上部导电结构2c。上部导电结构2c如下制造。参考图52，提供载体65。涂覆离型层66于载体65的底面上。通过物理气相沉积(PVD)技术或其它合适的技术形成或设置导电层67(例如，晶种层)于离型层66上。随后，形成最顶部第一电路层24于导电层67上。
参考图53，通过涂覆技术或其它合适的技术形成最顶部第一介电层20于导电层67上，以覆盖最顶部第一电路层24。
参考图54，通过曝光和显影技术或其它合适的技术形成至少一个通孔204，以贯穿第一介电层20和显露导电层67的一部分。
参考图55，形成多个第一介电层20、多个第一电路层24和多个内部导孔25于最顶部第一介电层20上，以获得上部导电结构2c。如图55所示，最底部第一介电层20可覆盖最底部第一电路层24。因此，上部导电结构2c的整个底面22(即，最底部第一介电层20的底面202)是实质上平坦的。
参考图56，形成或设置粘合层12于下部导电结构3的顶面31上。
参考图57，通过粘合层12附接上部导电结构2c于下部导电结构3c。在一个实施例中，已知的良好上部导电结构2c附接于已知的良好下部导电结构3c。随后，固化粘合层12。粘合层12粘附上部导电结构2c的底面22和下部导电结构3c的顶面31。因此，粘合层12的整个顶面121和整个底面122都是实质上平坦的。粘合层12并不包括或接触水平电路层。也就是说，没有水平电路层设置或嵌入于粘合层12中。
参考图58，移除载体65、离型层66和导电层67，以显露内部导孔25和最顶部第一介电层20的一部分。最顶部第一电路层24的顶面241可以与最顶部第一介电层20的顶面201实质上共平面。
参考图59，通过钻孔形成至少一个通孔23，以贯穿上部导电结构2c的至少一部分、粘合层12以及下部导电结构3c的一部分(例如，第一上部介电层30)，并显露下部导电结构3c的电路层(例如，第一上部电路层34)。通孔23可进一步贯穿上部导电结构2c的最顶部第一电路层24的一部分。随后，形成或设置导电金属材料于通孔23中，以形成外部导孔14，及获得图4的布线结构1c。
除非另有说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“实质上”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“实质上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面或实质上共平面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一”和“所述”可包含多个指示物。
如本文所使用，术语“传导(conductive)”、“导电(electrically conductive)”和“电导率(electrical conductivity)”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。电导率的一个量度是西门子每米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。图解可能未必按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际设备之间可能存在区别。可能存在并未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改既定在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种布线结构，其包括：
上部导电结构，其包括至少一个介电层和与所述介电层接触的至少一个电路层；
下部导电结构，其包括至少一个介电层和与所述介电层接触的至少一个电路层；
粘合层，其位于所述上部导电结构与所述下部导电结构之间，以将所述上部导电结构和所述下部导电结构接合在一起；以及
至少一个外部导孔，其贯穿所述上部导电结构的至少一部分和所述粘合层，且电连接所述下部导电结构的所述电路层。
2.根据权利要求1所述的布线结构，其中所述上部导电结构包括多个介电层、多个电路层和设置在两个电路层之间的至少一个内部导孔以电连接所述两个电路层，所述内部导孔向上逐渐变窄，且所述外部导孔向下逐渐变窄。
3.根据权利要求1所述的布线结构，其中所述上部导电结构包括多个介电层、多个电路层和设置在两个电路层之间的至少一个内部导孔以电连接所述两个电路层，所述内部导孔的逐渐变窄的方向不同于所述外部导孔的逐渐变窄的方向。
4.根据权利要求1所述的布线结构，其中所述上部导电结构包括多个堆叠介电层，每一个所述介电层界定具有内表面的通孔，所述粘合层界定具有内表面的通孔，且所述粘合层的所述通孔的所述内表面和所述介电层的所述通孔的所述内表面彼此共平面。
5.根据权利要求1所述的布线结构，其中所述上部导电结构包括多个堆叠介电层，每一个所述介电层界定通孔，所述粘合层界定通孔，且所述粘合层的所述通孔和所述介电层的所述通孔共同配置成单个通孔以容纳所述外部导孔。
6.根据权利要求1所述的布线结构，其中所述上部导电结构包括多个堆叠介电层，每一个所述介电层界定具有内表面的通孔，所述粘合层界定具有内表面的通孔，且所述粘合层的所述通孔的所述内表面和所述介电层的所述通孔的所述内表面的截面为实质上直线的线段。
7.根据权利要求1所述的布线结构，其中所述上部导电结构的所述介电层的材料和所述粘合层的材料是透明的。
8.根据权利要求1所述的布线结构，其中所述外部导孔延伸以接触所述下部导电结构的一部分。
9.根据权利要求1所述的布线结构，其中所述外部导孔接触所述下部导电结构的最顶部电路层。
10.根据权利要求1所述的布线结构，其中所述外部导孔是单体结构。
11.根据权利要求1所述的布线结构，其中所述上部导电结构具有顶面和底面，所述粘合层具有顶面和底面，所述上部导电结构的所述底面附接于所述粘合层的所述顶面，所述外部导孔从所述上部导电结构的所述顶面延伸到所述粘合层的所述底面，且所述外部导孔的周围表面是实质上连续的平面。
12.根据权利要求1所述的布线结构，其中所述粘合层具有顶面和底面，且所述粘合层的整个所述顶面和整个所述底面是实质上平坦的。
13.根据权利要求1所述的布线结构，其中所述上部导电结构的两个介电层之间的接合力大于所述上部导电结构的介电层和所述粘合层之间的接合力。
14.根据权利要求1所述的布线结构，其中所述上部导电结构的两个介电层之间的边界的表面粗糙度大于所述上部导电结构的介电层和所述粘合层之间的边界的表面粗糙度。
15.根据权利要求1所述的布线结构，其中所述下部导电结构的所述电路层的线距大于或等于所述上部导电结构的所述电路层的五倍线距。
16.一种用于制造布线结构的方法，其包括：
(a)提供包括至少一个介电层和与所述介电层接触的至少一个电路层的下部导电结构；
(b)提供包括至少一个介电层和与所述介电层接触的至少一个电路层的上部导电结构；以及
(c)附接所述上部导电结构于所述下部导电结构。
17.根据权利要求16所述的方法，其中步骤(b)包括：
(b1)形成所述上部导电结构于载体上；以及
(b2)切割所述上部导电结构和所述载体；
其中在步骤(c)中，所述上部导电结构和所述载体附接于所述下部导电结构，其中所述上部导电结构面向所述下部导电结构；
其中在步骤(c)之后，所述方法进一步包括：
(c1)移除所述载体。
18.根据权利要求16所述的方法，其中在步骤(a)之后，所述方法进一步包括：
(a1)测试所述下部导电结构的电特性；以及
其中在步骤(b)之后，所述方法进一步包括：
(b1)测试所述上部导电结构的电特性。
19.根据权利要求16所述的方法，其中在步骤(c)中，所述上部导电结构通过粘合层附接于所述下部导电结构。
20.根据权利要求19所述的方法，其中在步骤(c)之后，所述方法进一步包括：
(d)通过钻孔形成至少一个通孔，以贯穿所述上部导电结构的至少一部分和所述粘合层，其中所述通孔显露所述下部导电结构的一个电路层；以及
(e)形成至少一个外部导孔于所述通孔中，以接触所述下部导电结构的所述电路层。
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