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CN111602252A - 碳化硅半导体器件 - Google Patents

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CN111602252A
CN111602252A CN201880086427.4A CN201880086427A CN111602252A CN 111602252 A CN111602252 A CN 111602252A CN 201880086427 A CN201880086427 A CN 201880086427A CN 111602252 A CN111602252 A CN 111602252A
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CN
China
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impurity region
silicon carbide
region
main surface
impurity
Prior art date
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Pending
Application number
CN201880086427.4A
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English (en)
Inventor
内田光亮
日吉透
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Filing date
Publication date
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Abstract

碳化硅半导体器件具有碳化硅衬底、栅极焊盘和漏电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极焊盘面对第一主表面。漏电极与第二主表面接触。碳化硅衬底包括：构成第二主表面并且具有第一导电类型的第一杂质区；设置在第一杂质区上并且具有不同于第一导电类型的第二导电类型的第二杂质区；设置在第二杂质区上并且具有第一导电类型的第三杂质区；以及设置在第三杂质区上、构成第一主表面并且具有第二导电类型的第四杂质区。第一杂质区、第二杂质区、第三杂质区和第四杂质区中的每一个位于栅极焊盘和漏电极之间。

Description

碳化硅半导体器件
技术领域
本公开涉及一种碳化硅半导体器件。本申请要求2018年1月22 日提交的日本专利申请No.2018-008374的优先权，其全部内容通过引用合并于此。
背景技术
日本专利特开No.2017-11031(PTL 1)公开了一种沟槽型金属氧化物半导体场效应晶体管(MOSFET)，其具有设置在碳化硅衬底的主表面中的栅极沟槽。
引用列表
专利文献
PTL 1：日本专利特开No.2017-11031
发明内容
技术问题
根据本公开的碳化硅半导体器件包括碳化硅衬底、栅极焊盘和漏电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极焊盘面对第一主表面。漏电极与第二主表面接触。碳化硅衬底包括：构成第二主表面并且具有第一导电类型的第一杂质区；设置在第一杂质区上并且具有与第一导电类型不同的第二导电类型的第二杂质区；设置在第二杂质区上并且具有第一导电类型的第三杂质区；以及设置在第三杂质区上、构成第一主表面并且具有第二导电类型的第四杂质区。第一杂质区、第二杂质区、第三杂质区和第四杂质区中的每一个位于栅极焊盘和漏电极之间。
根据本公开的碳化硅半导体器件包括碳化硅衬底、栅极焊盘、漏电极和源电极。碳化硅衬底具有第一主表面和与第一主表面相反的第二主表面。栅极焊盘面对第一主表面。漏电极与第二主表面接触。源电极位于第一主表面上。碳化硅衬底包括：构成第二主表面并且具有第一导电类型的第一杂质区；设置在第一杂质区上并且具有与第一导电类型不同的第二导电类型的第二杂质区；设置在第二杂质区上并且具有第一导电类型的第三杂质区；以及设置在第三杂质区上、构成第一主表面并且具有第二导电类型的第四杂质区。第一杂质区、第二杂质区、第三杂质区和第四杂质区中的每一个位于栅极焊盘和漏电极之间。第二杂质区与源电极电连接。当从垂直于第一主表面的方向观察时，第二杂质区和第四杂质区中的每一个的面积大于或等于栅极焊盘的面积。
附图说明
图1是沿图3中的线I-I截取且沿箭头方向观察的示意性截面图。
图2是沿着图3中的线II-II截取并沿箭头方向观察的示意性截面图。
图3是示出根据本实施例的碳化硅半导体器件的构成的示意性平面图。
图4是示出第二杂质区与栅极焊盘之间的位置关系的示意性平面图。
图5是示出第四杂质区与栅极焊盘之间的位置关系的示意性平面图。
图6是示出根据本实施例的制造碳化硅半导体器件的方法的第一步骤的示意性截面图。
图7是示出根据本实施例的制造碳化硅半导体器件的方法的第二步骤的示意性截面图。
图8是示出根据本实施例的制造碳化硅半导体器件的方法的第三步骤的示意性截面图。
图9是示出根据本实施例的制造碳化硅半导体器件的方法的第四步骤的示意性截面图。
图10是示出根据本实施例的制造碳化硅半导体器件的方法的第五步骤的示意性截面图。
具体实施方式
[本公开的实施例的概要]
首先，将描述本公开的实施例的概要。
(1)根据本公开的碳化硅半导体器件100包括碳化硅衬底10、栅极焊盘5和漏电极40。碳化硅衬底10具有第一主表面1和与第一主表面1相反的第二主表面2。栅极焊盘5面对第一主表面1。漏电极40 与第二主表面2接触。碳化硅衬底10包括：构成第二主表面2并且具有第一导电类型的第一杂质区11；设置在第一杂质区11上并且具有与第一导电类型不同的第二导电类型的第二杂质区12；设置在第二杂质区12上并且具有第一导电类型的第三杂质区13；以及设置在第三杂质区13上、构成第一主表面1并且具有第二导电类型的第四杂质区14。第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个位于栅极焊盘5和漏电极40之间。
(2)根据上述(1)的碳化硅半导体器件100可以进一步包括位于第一主表面1上的源电极36。第二杂质区12可以与源电极36电连接。
(3)在根据上述(1)或(2)的碳化硅半导体器件100中，第二杂质区12可以具有大于或等于1×1017cm-3且小于或等于1×1020cm-3的杂质浓度。
(4)在根据上述(1)至(3)中任一项的碳化硅半导体器件100 中，第二杂质区12可以具有大于或等于100nm且小于或等于2μm的厚度。
(5)在根据上述(1)至(4)中任一项的碳化硅半导体器件100 中，第四杂质区14可以具有大于或等于1×1016cm-3且小于或等于 1×1020cm-3的杂质浓度。
(6)在根据上述(1)至(5)中任一项的碳化硅半导体器件100 中，第四杂质区14可以具有大于或等于100nm且小于或等于2μm的厚度。
(7)在根据上述(1)至(6)中任一项的碳化硅半导体器件100 中，当从垂直于第一主表面1的方向观察时，第二杂质区12的面积可以大于或等于栅极焊盘5的面积。
(8)在根据上述(1)至(7)中任一项的碳化硅半导体器件100 中，当从垂直于第一主表面1的方向观察时，第四杂质区14的面积可以大于或等于栅极焊盘5的面积。
(9)根据本公开的碳化硅半导体器件包括碳化硅衬底10、栅极焊盘5、漏电极40和源电极36。碳化硅衬底10具有第一主表面1和与第一主表面1相反的第二主表面2。栅极焊盘5面对第一主表面1。漏电极40与第二主表面2接触。源电极36位于第一主表面1上。碳化硅衬底10包括：构成第二主表面2并且具有第一导电类型的第一杂质区11；设置在第一杂质区11上并且具有与第一导电类型不同的第二导电类型的第二杂质区12；设置在第二杂质区12上并且具有第一导电类型的第三杂质区13；以及设置在第三杂质区13上、构成第一主表面 1并且具有第二导电类型的第四杂质区14。第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个位于栅极焊盘5和漏电极40之间。第二杂质区12与源电极电连接。当从垂直于第一主表面1的方向观察时，第二杂质区12和第四杂质区14中的每一个的面积大于或等于栅极焊盘5的面积。
(10)在根据上述(9)的碳化硅半导体器件100中，第二杂质区 12可以具有大于或等于1×1017cm-3且小于或等于1×1020cm-3的杂质浓度。
(11)在根据上述(9)或(10)的碳化硅半导体器件100中，第二杂质区12可以具有大于或等于100nm且小于或等于2μm的厚度。
(12)在根据上述(9)至(11)中任一项的碳化硅半导体器件 100中，第四杂质区14可以具有大于或等于1×1016cm-3且小于或等于 1×1020cm-3的杂质浓度。
(13)在根据上述(9)至(12)中任一项的碳化硅半导体器件 100中，第四杂质区14可以具有大于或等于100nm且小于或等于2μm 的厚度。
[本公开的实施例的细节]
在下文中，将基于附图描述实施例。应当注意的是，在下文的附图中，相同或相应的部件将由相同的附图标记表示，并且将不重复其描述。关于本说明书中的结晶学指示，用[]表示单个方向，用<>表示基团方向，用()表示单个平面，用{}表示基团平面。通常，假定负指数在结晶学上通过在数字上方加上“-”(条)来表示，但是在本说明书中，是通过在数字之前加上负号来表示。
首先，将描述作为根据本实施例的碳化硅半导体器件100的示例的MOSFET 100的构成。
如图1和2所示，根据本实施例的MOSFET 100主要具有碳化硅衬底10、栅极焊盘5、漏电极40、栅极连接部6、第一绝缘膜3、第一层间绝缘膜4、第二层间绝缘膜33、栅电极32、栅极绝缘膜34、源电极36和源极互连(source interconnection)35。碳化硅衬底10具有第一主表面1和与第一主表面1相反的第二主表面2。例如，碳化硅衬底 10由具有4H多型的六边形碳化硅制成。
第一主表面1是{0001}平面，或者是相对于{0001}平面在偏离方向上以小于或等于8°的偏离角倾斜的平面。例如，第一主表面1是 (0001)平面，或者是相对于(0001)平面在偏离方向上以小于或等于8°的偏离角倾斜的平面。可替代地，第一主表面1可以是(000-1)平面，或者可以是相对于(000-1)平面在偏离方向上以小于或等于8°的偏离角倾斜的平面。例如，偏离方向可以是<11-20>方向，或者可以是<1-100>方向。例如，偏离角可以大于或等于1°，或者可以大于或等于2°。偏离角可以小于或等于6°，或者可以小于或等于4°。
如图1所示，碳化硅衬底10包括第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14。例如，第一杂质区11包括诸如氮(N) 的n型杂质，并且具有n型(第一导电类型)。第一杂质区11构成第二主表面2。第一杂质区11具有碳化硅单晶衬底15和碳化硅层16。碳化硅层16设置在碳化硅单晶衬底15上。碳化硅单晶衬底15构成第二主表面2。包括在碳化硅层16中的n型杂质的浓度可以低于包括在碳化硅单晶衬底15中的n型杂质的浓度。碳化硅层16与第二杂质区 12接触。
第二杂质区12设置在第一杂质区11上。例如，第二杂质区12包括诸如铝(Al)的p型杂质，并且具有p型导电类型(第二导电类型)。例如，第二杂质区12中的p型杂质的浓度大于或等于1×1017cm-3且小于或等于1×1020cm-3。第二杂质区12中的p型杂质的浓度的下限没有特别限定，例如，可以大于或等于1×1017cm-3，或者大于或等于5× 1017cm-3。第二杂质区12中的p型杂质的浓度的上限没有特别限定，例如，可以小于或等于1×1019cm-3，或者可以小于或等于5×1018cm-3。
例如，第二杂质区12具有大于或等于100nm且小于或等于2μm 的厚度。第二杂质区12的厚度的下限没有特别限制，例如，可以大于或等于0.5μm，或者可以大于或等于0.8μm。第二杂质区12的厚度的上限没有特别限制，例如，可以小于或等于1.5μm，或者可以小于或等于1.2μm。
第三杂质区13设置在第二杂质区12上。第三杂质区13设置在第二杂质区12和第四杂质区14之间。第三杂质区13与第二杂质区12 和第四杂质区14中的每一个接触。例如，第三杂质区13包括诸如氮的n型杂质，并且具有n型导电类型。第三杂质区13中的n型杂质的浓度可以与碳化硅层16中的n型杂质的浓度相同或不同。
第四杂质区14设置在第三杂质区13上。例如，第四杂质区14包括诸如铝的p型杂质，并且具有p型。第四杂质区14构成第一主表面 1。例如，第四杂质区14具有大于或等于1×1016cm-3且小于或等于 1×1020cm-3的杂质浓度。第四杂质区14中的p型杂质的浓度的下限没有特别限制，例如，可以大于或等于1×1017cm-3，或者可以大于或等于 5×1017cm-3。第四杂质区14中的p型杂质的浓度的上限没有特别限制，例如，可以小于或等于1×1019cm-3，或可以小于或等于5×1018cm-3。
例如，第四杂质区14具有大于或等于100nm且小于或等于2μm 的厚度。第四杂质区14的厚度的下限没有特别限制，例如可以大于或等于0.5μm，或者可以大于或等于0.8μm。第四杂质区14的厚度的上限没有特别限制，例如，可以小于或等于1.5μm，或者可以小于或等于 1.2μm。
第一绝缘膜3设置在第一主表面1上。第一绝缘膜3在第一主表面1处，与第四杂质区14接触。例如，第一绝缘膜3由包括二氧化硅的材料制成。第一绝缘膜3可以与栅极绝缘膜34连续。栅极连接部6 设置在第一绝缘膜3上。栅极连接部6与第一绝缘膜3接触。例如，栅极连接部6由包括导电杂质的多晶硅制成。
第一层间绝缘膜4设置在第一绝缘膜3上。第一层间绝缘膜4与第一绝缘膜3和栅极连接部6中的每一个接触。第一层间绝缘膜4的一部分可以延伸到栅极连接部6的上表面上。例如，第一层间绝缘膜4 由包括二氧化硅的材料制成。第一层间绝缘膜4设置有通孔7。栅极连接部6的上表面的一部分在通孔7处从第一层间绝缘膜4露出。
栅极焊盘5设置在第一层间绝缘膜4上。栅极焊盘5的一部分设置在通孔7内。栅极焊盘5可以在通孔7的下开口处与栅极连接部6 接触。例如，栅极焊盘5由包括铝的材料制成。构成栅极焊盘5的材料的电阻可以低于构成栅极连接部6的材料的电阻。栅极焊盘5面对第一主表面1。第一层间绝缘膜4、栅极连接部6和第一绝缘膜3设置在栅极焊盘5和第一主表面1之间。施加栅极电压的导线(未示出) 例如被连接到栅极焊盘5。
漏电极40与第二主表面2接触。漏电极40在第二主表面2处，与碳化硅单晶衬底15接触。漏电极40与第一杂质区11电连接。例如，漏电极40由包括NiSi或TiAlSi的材料制成。
第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14 中的每一个位于栅极焊盘5和漏电极40之间。类似地，第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个可以位于第一层间绝缘膜4和漏电极40之间。第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个可以位于第一绝缘膜3和漏电极40之间。第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个可以与通孔7延伸的方向(图1中的上/下方向) 相交。
如图2所示，碳化硅衬底10可以具有漂移区27、主体区28、源极区29、接触区24、连接区17和埋入区21。例如，漂移区27包括诸如氮的n型杂质，并且具有n型导电类型。例如，漂移区27具有第一漂移层26和第二漂移层23。第一漂移层26与碳化硅层16连续。第一漂移层26中的n型杂质的浓度可以与碳化硅层16中的n型杂质的浓度相同。类似地，第二漂移层23与第三杂质区13连续。第二漂移层 23中的n型杂质的浓度可以与第三杂质区13中的n型杂质的浓度相同。第一漂移层26中的n型杂质的浓度可以与第二漂移层23中的n型杂质的浓度相同或不同。漂移区27可以构成第一主表面1的一部分。
主体区28设置在漂移区27上。主体区28与漂移区27接触。例如，主体区28包括诸如铝的p型杂质，并且具有p型导电类型。主体区28中的p型杂质的浓度可以高于漂移区27中的n型杂质的浓度。主体区28可以构成第一主表面1的一部分。主体区28中的p型杂质的浓度可以低于第四杂质区14中的p型杂质的浓度。
源极区29设置在主体区28上。源极区29通过主体区28与漂移区27隔开。例如，源极区29包括诸如氮或磷(P)的n型杂质，并具有n型导电类型。源极区29构成第一主表面1的一部分。源极区29 中的n型杂质的浓度可以高于主体区28中的p型杂质的浓度。例如，源极区29中的n型杂质的浓度大约为1×1019cm-3。
接触区24构成第一主表面1的一部分。接触区24包括诸如铝的 p型杂质，并且具有p型导电类型。接触区24穿透源极区29和主体区 28中的每一个，并且与漂移区27接触。接触区24与源极区29和主体区28中的每一个接触。例如，接触区24中的p型杂质的浓度高于主体区28中的p型杂质的浓度。例如，接触区24中的p型杂质的浓度大于或等于1×1018cm-3且小于或等于1×1020cm-3。
接触区24中的p型杂质的浓度可以与第四杂质区14中的p型杂质的浓度相同。第四杂质区14可以与源极区29和主体区28中的每一个接触。第四杂质区14可以在第一主表面1处与源电极36接触。
埋入区21设置在有源区内。埋入区21包括诸如铝的p型杂质，并且具有p型导电类型。埋入区21与漂移区27接触。例如，埋入区 21与第二杂质区12电连接。例如，埋入区21面对主体区28、源极区 29和接触区24。埋入区21可以面对栅电极32的一部分。在有源区内设置埋入区21可以抑制由于电场集中在第二杂质区12的端部而引起的击穿电压的降低。
连接区17设置在第二杂质区12和第四杂质区14之间。例如，连接区17包括诸如铝的p型杂质，并且具有p型导电类型。连接区17 电连接第二杂质区12和第四杂质区14。连接区17与第三杂质区13和漂移区27中的每一个接触。连接区17可以与主体区28接触。连接区17可以面对源电极36。
例如，栅极绝缘膜34设置在第一主表面1上。例如，栅极绝缘膜 34在第一主表面1处，与漂移区27、主体区28和源极区29中的每一个接触。例如，栅极绝缘膜34由包括二氧化硅的材料制成。
栅电极32设置在栅极绝缘膜34上。例如，栅电极32由包括导电杂质的多晶硅制成。栅电极32面对源极区29、主体区28和漂移区27 中的每一个。例如，栅电极32与栅极连接部6连续。构成栅电极32 的材料可以与构成栅连接部6的材料相同。
源电极36设置在第一主表面1上。源电极36与源极区29电连接。源电极36可以在第一主表面1处，与源极区29和接触区24接触。例如，源电极36由包括Ti、Al和Si的材料制成。源电极36可以与接触区24形成欧姆结。源电极36可以与栅极绝缘膜34接触。
第二层间绝缘膜33覆盖栅电极32。第二层间绝缘膜33与栅电极32和栅极绝缘膜34中的每一个接触。例如，第二层间绝缘膜33由包括二氧化硅的材料制成。第二层间绝缘膜33可以面对源极区29、主体区28和漂移区27中的每一个。
源极互连35连接到源电极36。源极互连35覆盖源电极36和第二层间绝缘膜33中的每一个。例如，源极互连35由包括铝的材料制成。源极互连35与第二层间绝缘膜33接触。源极互连35通过第二层间绝缘膜33与栅电极32分开。
如图3所示，当从垂直于第一主表面1的方向观察时，栅极焊盘 5具有例如矩形形状。MOSFET 100可以具有与栅极焊盘5连续的栅极流道9。例如，栅极流道9由与栅极焊盘5相同的材料制成。例如，栅极流道9沿着第一方向101和第二方向102中的每一个延伸。例如，第一方向101是<11-20>方向。第二方向102是平行于第一主表面1并且垂直于第一方向101的方向。例如，第二方向102是<1-100>方向。沿第一方向101的栅极流道9的长度可以小于沿第二方向102的栅极流道9的长度。
如图3所示，当从垂直于第一主表面1的方向观察时，沿第一方向101的栅极流道9的长度可以小于沿第一方向101的栅极焊盘5的长度。类似地，沿第二方向102的栅极流道9的长度可以大于沿着第二方向102的栅极焊盘5的长度。可以在第一方向101上，在栅极焊盘5的两侧上设置源极互连35。在源极连接35之间设置栅极焊盘5。类似地，可以在第一方向101上，在栅极流道9的两侧上设置源极互连35。当从垂直于第一主表面1的方向观察时，栅极焊盘5的面积可以小于源极互连35的面积。
当从垂直于第一主表面1的方向观察时，栅极焊盘5的面积与栅极流道9的面积之和(第一面积)可以小于源极互连35的面积(第二面积)。通过将第一面积除以第一面积和第二面积之和获得的值可以小于或等于0.4，或者小于或等于0.3。
如图4所示，当从垂直于第一主表面1的方向观察时，第二杂质区12的面积可以大于或等于栅极焊盘5的面积。当从垂直于第一主表面1的方向观察时，栅极焊盘5与第二杂质区12重叠。当从垂直于第一主表面1的方向观察时，第二杂质区12的外边缘可以围绕栅极焊盘 5的外边缘。
类似地，当从垂直于第一主表面1的方向观察时，第二杂质区12 的面积可以大于或等于栅极流道9的面积。当从垂直于第一主表面1 的方向观察时，栅极流道9与第二杂质区12重叠。当从垂直于第一主表面1的方向观察时，第二杂质区12的外边缘可以围绕栅极流道9的外边缘。当从垂直于第一主表面1的方向观察时，第二杂质区12的面积可以大于或等于栅极焊盘5的面积与栅极流道9的面积之和。
如图5所示，当从垂直于第一主表面1的方向观察时，第四杂质区14的面积可以大于或等于栅极焊盘5的面积。当从垂直于第一主表面1的方向观察时，栅极焊盘5与第四杂质区14重叠。当从垂直于第一主表面1的方向观察时，第四杂质区14的外边缘可以围绕栅极焊盘 5的外边缘。
类似地，当从垂直于第一主表面1的方向观察时，第四杂质区14 的面积可以大于或等于栅极流道9的面积。当从垂直于第一主表面1 的方向观察时，栅极流道9与第四杂质区14重叠。当从垂直于第一主表面1的方向观察时，第四杂质区14的外边缘可以围绕栅极流道9的外边缘。当从垂直于第一主表面1的方向观察时，第四杂质区14的面积可以大于或等于栅极焊盘5的面积与栅极流道9的面积之和。
应当注意的是，尽管以上描述给出了第二杂质区12和第四杂质区 14中的每一个的面积大于或等于栅极焊盘5的面积的情形，但是当从垂直于第一主表面1的方向观察时，第二杂质区12的面积可以小于栅极焊盘5的面积。类似地，当从垂直于第一主表面1的方向观察时，第四杂质区14的面积可以小于栅极焊盘5的面积。
接下来，将描述根据本实施例的制造MOSFET 100的方法。
首先，执行形成第一杂质区的步骤。例如，通过切片由升华法制造的碳化硅锭(未示出)，准备碳化硅单晶衬底15。然后，执行形成碳化硅层的步骤。通过化学气相沉积(CVD)方法，在碳化硅单晶衬底15上形成碳化硅层16(见图6)，该化学气相沉积方法将硅烷(SiH4)和丙烷(C3H8)的混合气体用作例如源气体，并且将氢气(H2)作为例如载气。碳化硅单晶衬底15和碳化硅层16构成第一杂质区11。在外延生长期间，例如，将诸如氮的n型杂质引入到碳化硅层16中。碳化硅层16具有n型导电类型。在形成碳化硅层16的同时，在碳化硅单晶衬底15上形成第一漂移层26(见图2)。
然后，执行形成第二杂质区的步骤。形成具有在例如要形成第二杂质区12的区域的上方的开口。然后，例如，将诸如铝的p型杂质注入到第一杂质区11中。由此，形成第二杂质区12(见图7)。第二杂质区12形成为与第一杂质区11接触并在第一杂质区11的表面处暴露。
然后，执行形成第三杂质区的步骤。通过将硅烷和丙烷的混合气体例如用作源气体并且将氢气例如用作载气的CVD方法，在第二杂质区12上形成第三杂质区13(见图8)。在外延生长期间，将诸如氮的 n型杂质引入到第三杂质区13中。第三杂质区13具有n型导电类型。在形成第三杂质区13的同时，在第一漂移层26上形成第二漂移层23。然后，可以形成与第三杂质区接触的连接区17(见图2)。
然后，执行形成主体区的步骤。形成具有在例如要形成主体区28 的区域的上方的开口的掩模层(未示出)。然后，例如，将诸如铝的p 型杂质注入到第二漂移层23中。由此，形成与第二漂移层23接触的主体区28(见图2)。
然后，执行形成源极区的步骤。形成具有在例如要形成源极区29 的区域的上方的开口的掩模层(未示出)。然后，例如，将诸如磷(P) 的n型杂质注入到主体区28中。由此，形成源极区29。源极区29形成为与主体区28接触并且在第一主表面1处暴露。
然后，执行形成第四杂质区的步骤。形成具有在例如要形成第四杂质区14的区域的上方的开口的掩模层(未示出)。然后，例如，将诸如铝的p型杂质注入到第四杂质区14中。由此，形成与第三杂质区 13接触的第四杂质区14(见图9)。应当注意的是，第四杂质区14可以形成为与连接区17接触。第四杂质区14构成第一主表面1。与形成第四杂质区14同时，形成与源极区29和主体区28中的每一个接触的接触区24(见图2)。
然后，执行活化退火以激活注入到碳化硅衬底10中的杂质离子。用于活化退火的温度优选地大于或等于1500℃且小于或等于1900℃，并且大约为例如1700℃。活化退火的时间例如为约30分钟。活化退火的气氛优选为惰性气体气氛，例如为Ar气氛。
然后，执行形成第一绝缘膜和栅极绝缘膜的步骤。例如，通过热氧化碳化硅衬底10来形成第一绝缘膜3和栅极绝缘膜34。具体地，例如，在包括氧气的气氛中，以大于或等于1300℃且小于或等于1400℃的温度加热碳化硅衬底10。由此，形成在第一主表面1处，与第四杂质区14接触的第一绝缘膜3。与形成第一绝缘膜3同时，形成与源极区29、主体区28和漂移区27中的每一个接触的栅极绝缘膜34(见图 2)。
然后，执行形成栅极连接部和栅电极的步骤。栅极连接部6形成在第一绝缘膜3上(见图10)。栅电极32形成在栅绝缘膜34上。例如，通过低压化学气相沉积(LP-CVD)法形成栅极连接部6和栅电极 32。栅极连接部6和栅电极32由例如包括导电杂质的多晶硅制成。栅电极32与栅极连接部6同时形成。
然后，执行形成第一层间绝缘膜和第二层间绝缘膜的步骤。例如通过CVD法形成第一层间绝缘膜4和第二层间绝缘膜33。例如，第一层间绝缘膜4和第二层间绝缘膜33由包括二氧化硅的材料制成。第二层间绝缘膜33形成为与第一绝缘膜3和栅极连接部6中的每一个接触。第二层间绝缘膜33形成为覆盖栅电极32。
然后，执行形成源电极的步骤。通过蚀刻，部分地去除第二层间绝缘膜33和栅极绝缘膜34中的每一个，以暴露源极区29和接触区24。然后，形成在第一主表面1处，与源极区29和接触区24接触的源电极36(见图2)。源电极36例如通过溅射法形成。源电极36由例如包括Ti、Al和Si的材料制成。
然后，执行合金退火。例如，使与源极区29和接触区24接触的源电极36保持在大于或等于900℃且小于或等于1100℃的温度下达约5分钟。由此，源电极36的至少一部分与碳化硅衬底10中包括的硅反应，并且被硅化。由此，形成与源极区29形成欧姆结的源电极36。源电极36可以与接触区24形成欧姆结。然后，形成源极互连35。源极互连35由例如包括铝的材料制成。源极互连35形成为与源电极36 接触并且覆盖第二层间绝缘膜33。
然后，执行形成漏电极的步骤。例如，通过溅射法形成与第二主表面2接触的漏电极40。漏电极40由例如包括NiSi或TiAlSi的材料制成。以此方式，完成了根据本实施例的MOSFET 100(见图1和图2)。
应当注意的是，尽管在以上实施例中已经描述了n型是第一导电类型，而p型是第二导电类型，但是p型也可以是第一导电类型，而n 型可以是第二导电类型。此外，尽管在以上实施例中，将平面型 MOSFET描述为碳化硅半导体器件100的示例，但是碳化硅半导体器件100可以是例如具有栅极沟槽的沟槽型MOSFET。在这种情况下，当从垂直于第一主表面1的方向观察时，第二杂质区12可以位于栅极沟槽的下表面和第二主表面2之间。第二杂质区12可以是可以减轻集中在栅极沟槽的下表面处的电场的区域。
例如，可以通过扫描电容显微镜(SCM)或二次离子质谱仪(SIMS) 测量上述每个杂质区中的p型杂质的浓度和n型杂质的浓度。另外，例如，可以通过SCM或SIMS来指定p型区和n型区之间的界面(即， PN界面)的位置。
接下来，将描述根据本实施例的碳化硅半导体器件100的功能和效果。
依照根据本实施例的碳化硅半导体器件100，第一杂质区11、第二杂质区12、第三杂质区13和第四杂质区14中的每一个都位于栅极焊盘5和漏电极40之间。第二杂质区12和第四杂质区14都可以阻挡从漏电极40朝向栅极焊盘5产生的电力线。由此，可以减小漏电极40 和栅极焊盘5之间的静电电容。结果，可以改进碳化硅半导体器件100 的开关特性。
另外，根据本实施例的碳化硅半导体器件100进一步具有位于第一主表面1上的源电极36。第二杂质区12与源电极36电连接。由此，可以减少栅极焊盘5与漏电极40之间的电容，并由此在导通时减少了寄生电容的电荷。结果，可以进一步改进碳化硅半导体器件100的开关特性。
此外，依照根据本实施例的碳化硅半导体器件100，当从垂直于第一主表面1的方向观察时，第二杂质区12的面积可以大于或等于栅极焊盘5的面积。因此，当与第二杂质区12的面积小于栅极焊盘5的面积的情况相比时，可以减小漏电极40与栅极焊盘5之间的静电电容。结果，可以改进碳化硅半导体器件100的开关特性。
此外，依照根据本实施例的碳化硅半导体器件100，当从垂直于第一主表面1的方向观察时，第四杂质区14的面积可以大于或等于栅极焊盘5的面积。因此，当与第四杂质区14的面积小于栅极焊盘5的面积的情况相比时，可以减小漏电极40与栅极焊盘5之间的静电电容。结果，可以改进碳化硅半导体器件100的开关特性。
应当理解到，本文公开的实施例在各个方面都是说明性的而非限制性的。本发明的范围由权利要求书的范围而不是上述描述来限定，并且旨在包括与权利要求书的范围等同的范围和含义内的任何改进。
参考标记列表
1：第一主表面；
2：第二主表面；
3：第一绝缘膜；
4：第一层间绝缘膜；
5：栅极焊盘；
6：栅极连接部；
7：通孔
9：栅极流道
10：碳化硅衬底；
11：第一杂质区；
12：第二杂质区；
13：第三杂质区；
14：第四杂质区；
15：碳化硅单晶衬底；
16：碳化硅层；
17：连接区；
21：埋入区；
23：第二漂移层；
24：接触区；
26：第一漂移层；
27：漂移区；
28：主体区
29：源极区；
32：栅电极；
33：第二层间绝缘膜；
34：栅极绝缘膜；
35：源极互连；
36：源电极；
40：漏电极；
100：碳化硅半导体器件(MOSFET)；
101：第一方向；
102：第二方向。

Claims (13)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；
栅极焊盘，所述栅极焊盘面对所述第一主表面；以及
漏电极，所述漏电极与所述第二主表面接触，
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区构成所述第二主表面并且具有第一导电类型，
第二杂质区，所述第二杂质区设置在所述第一杂质区上并且具有与所述第一导电类型不同的第二导电类型，
第三杂质区，所述第三杂质区设置在所述第二杂质区上并且具有所述第一导电类型，以及
第四杂质区，所述第四杂质区设置在所述第三杂质区上、构成所述第一主表面并且具有所述第二导电类型，
所述第一杂质区、所述第二杂质区、所述第三杂质区和所述第四杂质区中的每一个位于所述栅极焊盘和所述漏电极之间。
2.根据权利要求1所述的碳化硅半导体器件，进一步包括位于所述第一主表面上的源电极，其中，
所述第二杂质区与所述源电极电连接。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于1×1017cm-3且小于或等于1×1020cm-3的杂质浓度。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于100nm且小于或等于2μm的厚度。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于1×1016cm-3且小于或等于1×1020cm-3的杂质浓度。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于100nm且小于或等于2μm的厚度。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，当从垂直于所述第一主表面的方向观察时，所述第二杂质区的面积大于或等于所述栅极焊盘的面积。
8.根据权利要求1至7中的任一项所述的碳化硅半导体器件，其中，当从垂直于所述第一主表面的方向观察时，所述第四杂质区的面积大于或等于所述栅极焊盘的面积。
9.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；
栅极焊盘，所述栅极焊盘面对所述第一主表面；
漏电极，所述漏电极与所述第二主表面接触；以及
源电极，所述源电极位于所述第一主表面上，
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区构成所述第二主表面并且具有第一导电类型，
第二杂质区，所述第二杂质区设置在所述第一杂质区上并且具有与所述第一导电类型不同的第二导电类型，
第三杂质区，所述第三杂质区设置在所述第二杂质区上并且具有所述第一导电类型，以及
第四杂质区，所述第四杂质区设置在所述第三杂质区上，构成所述第一主表面，并且具有所述第二导电类型，
所述第一杂质区、所述第二杂质区、所述第三杂质区和所述第四杂质区中的每一个位于所述栅极焊盘和所述漏电极之间，
所述第二杂质区与所述源电极电连接，
当从垂直于所述第一主表面的方向观察时，所述第二杂质区和所述第四杂质区中的每一个的面积大于或等于所述栅极焊盘的面积。
10.根据权利要求9所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于1×1017cm-3且小于或等于1×1020cm-3的杂质浓度。
11.根据权利要求9或10所述的碳化硅半导体器件，其中，所述第二杂质区具有大于或等于100nm且小于或等于2μm的厚度。
12.根据权利要求9至11中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于1×1016cm-3且小于或等于1×1020cm-3的杂质浓度。
13.根据权利要求9至12中的任一项所述的碳化硅半导体器件，其中，所述第四杂质区具有大于或等于100nm且小于或等于2μm的厚度。
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