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CN111445854A - 像素驱动电路及其驱动方法、显示面板 - Google Patents

像素驱动电路及其驱动方法、显示面板 Download PDF

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CN111445854A CN202010392539.1A CN202010392539A CN111445854A CN 111445854 A CN111445854 A CN 111445854A CN 202010392539 A CN202010392539 A CN 202010392539A CN 111445854 A CN111445854 A CN 111445854A
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Abstract

本发明涉及显示技术领域，提出一种像素驱动电路及其驱动方法、显示面板，该像素驱动电路包括数据写入电路、驱动电路、发光控制电路、补偿电路、存储电路；数据写入电路耦接驱动电路，用于向驱动电路写入数据信号；驱动电路通过发光控制电路耦接第一电源端和发光单元，用于在发光控制电路控制下，根据数据信号向发光单元输入驱动电流；补偿电路耦接驱动电路；存储电路耦接于第一电源端和驱动电路之间；数据写入电路和补偿电路包括至少两个晶体管，其中，在数据写入电路和补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。该像素驱动电路有利于实现高像素密度的显示面板，且具有较小的漏电流。

Description

像素驱动电路及其驱动方法、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种像素驱动电路及其驱动方法、显示面板。
背景技术
像素驱动电路用于驱动像素单元中的发光单元发光，相关技术中，像素驱动电路需要连接多条信号线，从而通过信号线向像素驱动电路的各个信号端提供信号。然而，由于像素驱动电路的信号线数量较多，不利于高像素密度显示面板的制作。
需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明的目的在于提供一种像素驱动电路及其驱动方法、显示面板，该像素驱动电路能够解决像素驱动电路不利于高像素密度显示面板的制作的技术问题。
本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明的一个方面，提供一种像素驱动电路，该像素驱动电路包括数据写入电路、驱动电路、发光控制电路、补偿电路、存储电路；数据写入电路耦接驱动电路，用于向驱动电路写入数据信号；驱动电路通过发光控制电路耦接第一电源端和发光单元，用于在发光控制电路控制下，根据数据信号向发光单元输入驱动电流；补偿电路耦接驱动电路；存储电路耦接于第一电源端和驱动电路之间；数据写入电路和补偿电路共同包括至少两个晶体管，其中，在数据写入电路和补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。
本公开一种示例性实施例中，所述数据写入电路连接数据信号端、栅极驱动信号端、第一节点，用于响应所述栅极驱动信号端的信号将所述数据信号端的信号传输到所述第一节点；所述驱动电路连接所述第一节点、第二节点，第三节点，用于根据所述第一节点的信号向所述第二节点输入驱动电流；所述发光控制电路连接所述第三节点、第二节点、第一电源端、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第一电源端的信号传输到所述第三节点，以及用于响应所述使能信号端的信号将所述第二节点的信号传输到所述第四节点；所述补偿电路连接所述第一节点、第二节点、复位信号端，用于响应所述复位信号端的信号将所述复位信号端的信号传输到所述第一节点、第二节点；所述存储电路包括第一存储电路和第二存储电路；其中，所述第一存储电路连接于所述第一节点和所述第三节点之间；所述第二存储电路，连接于所述第三节点和所述第一电源端之间；所述发光单元连接于所述第四节点和第二电源端之间。
本公开一种示例性实施例中，所述数据写入电路和所述补偿电路共同包括至少两个连接于所述第一节点的晶体管，在所述数据写入电路、所述补偿电路连接于所述第一节点的晶体管中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。
本公开一种示例性实施例中，所述数据写入电路包括第一开关晶体管，第一开关晶体管的第一端连接所述数据信号端，第二端连接所述第一节点，控制端连接所述栅极驱动信号端。
本公开一种示例性实施例中，所述驱动电路包括驱动晶体管，驱动晶体管的第一端连接所述第三节点、第二端连接所述第二节点，控制端连接所述第一节点。
本公开一种示例性实施例中，所述发光控制电路包括第二开关晶体管、第三开关晶体管，第二开关晶体管的第一端连接所述第一电源端，第二端连接所述第三节点，控制端连接所述使能信号端；第三开关晶体管的第一端连接所述第二节点，第二端连接所述第四节点，控制端连接所述使能信号端。
本公开一种示例性实施例中，所述补偿电路包括第四开关晶体管、第五开关晶体管，第四开关晶体管的第一端连接所述复位信号端，第二端连接所述第一节点，控制端连接所述复位信号端；第五开关晶体管的第一端连接所述复位信号端，第二端连接所述第二节点，控制端连接所述复位信号端。
本公开一种示例性实施例中，所述第一存储电路包括第一电容，第一电容连接于所述第一节点和所述第三节点之间。
本公开一种示例性实施例中，所述第二存储电路包括第二电容，第二电容连接于所述第三节点和所述第一电源端之间。
本公开一种示例性实施例中，所述第一开关晶体管为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、驱动晶体管为低温多晶硅晶体管。
本公开一种示例性实施例中，所述第四开关晶体管为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第一开关晶体管、第五开关晶体管、驱动晶体管为低温多晶硅晶体管。
本公开一种示例性实施例中，所述第一开关晶体管为N型开关晶体管，所述第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、驱动晶体管为P型开关晶体管。
根据本发明的一个方面，提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，该方法包括：
在复位阶段，复位信号端输入导通信号，同时向所述使能信号端输入导通信号；
在补偿阶段，所述复位信号端输入导通信号，同时向所述使能信号端输入关断信号；
在数据写入阶段，向数据信号端输入数据信号，同时向所述栅极驱动信号端输入导通信号，向所述复位信号端输入关断信号；
在发光阶段，向所述使能信号端输入导通信号，同时向所述复位信号端输入关断信号。
本公开一种示例性实施例中，C2(Vdata-Vref)/(C1+C2)+Vdd+Vth-Vinit＜V1；
其中，C1为第一电容的电容值，C2为第二电容的电容值，Vdata为数据信号的电压值，Vref为在补偿阶段向复位信号端输入的导通信号的电压值，Vdd为第一电源端的电压值，Vth为驱动晶体管的阈值电压，Vinit为在发光阶段向复位信号端输入的关断信号电压值，V1为一预设电压值。
根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的像素驱动电路。
本公开一种示例性实施例中，所述显示面板还包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括第一输出端和第二输出端，本级移位寄存器的第一输出端和所述第二输出端的信号电位逻辑相反；第n级移位寄存器单元的第一输出端连接第n行所述像素驱动电路的栅极驱动信号端，用于向所述栅极驱动信号端输出栅极驱动信号；第n级移位寄存器的第二输出端连接第n+1行所述像素驱动电路的复位信号端，用于向所述像素驱动电路的复位信号端输出导通信号或关断信号，n为大于等于1的正整数。
本公开一种示例性实施例中，所述移位寄存电路包括：第一输入电路、第二输入电路、第一输出电路、第二输出电路、隔离电路、第一控制电路、第二控制电路、第二反相器电路、第一反相器电路，第一输入电路连接第三电源端、第五节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第三电源端的信号传输到所述第五节点；第二输入电路连接所述第一时钟信号端、输入信号端、第六节点，用于响应所述第一时钟信号端的信号将所述输入信号端的信号传输到所述第六节点；第一输出电路连接所述第五节点、第四电源端、第七节点，用于响应所述第五节点的信号将所述第四电源端的信号传输到所述第七节点；第二输出电路连接所述第七节点、第二时钟信号端、第八节点，用于响应所述第八节点的信号将所述第二时钟信号端的信号传输到所述第七节点；隔离电路连接所述第六节点、第三电源端、第八节点，用于响应所述第三电源端的信号以连通所述第六节点和所述第八节点；第一控制电路连接所述第五节点、第一时钟信号端、第六节点，用于响应所述第六节点的信号将所述第一时钟信号端的信号传输到所述第五节点；第二控制电路连接所述第五节点、第六节点、第二时钟信号端，用于同时响应所述第五节点、第二时钟信号端的信号将连通所述第五节点和所述第六节点；第二反相器电路的输入端连接所述第七节点，输出端连接所述第一输出端；第一反相器电路的输入端连接所述第一输出端，输出端连接第二输出端。
本公开一种示例性实施例中，所述第一输入电路包括第六开关晶体管，第六开关晶体管的第一端连接所述第三电源端，第二端连接所述第五节点，控制端连接所述第一时钟信号端。第二输入电路包括第七开关晶体管，第七开关晶体管的第一端连接所述输入信号端，第二端连接所述第六节点，控制端连接所述第一时钟信号端。第一输出电路包括第八开关晶体管、第三电容，第八开关晶体管的第一端连接所述第四电源端，第二端连接所述第七节点，控制端连接所述第五节点；第三电容连接于所述第四电源端和所述第五节点之间。第二输出电路包括第九开关晶体管、第四电容，第九开关晶体管的第一端连接所述第二时钟信号端，第二端连接所述第七节点，控制端连接所述第八节点；第四电容连接于所述第八节点和所述第七节点之间。隔离电路包括第十开关晶体管，第十开关晶体管的第一端连接所述第六节点，第二端连接所述第八节点，控制端连接所述第三电源端。第一控制电路包括第十一开关晶体管，第十一开关晶体管的第一端连接所述第五节点，第二端连接所述第一时钟信号端，控制端连接所述第六节点。第二控制电路包括第十二开关晶体管、第十三开关晶体管，第十二开关晶体管的第一端连接所述第五节点，控制端连接所述第五节点；第十三开关晶体管的第一端连接所述第十二开关晶体管的第二端，第二端连接所述第六节点，控制端连接所述第二时钟信号端。第二反相器电路包括：第十四开关晶体管、第十五开关晶体管、第十六开关晶体管、第十七开关晶体管、第五电容、第六电容，第十四开关晶体管的第一端连接所述第四电源端，第二端连接第九节点，控制端连接所述第七节点；第十五开关晶体管的第一端连接所述第三电源端，第二端连接所述第九节点，控制端连接第三时钟信号端；第十六开关晶体管的第一端连接所述第四电源端，第二端连接所述第一输出端，控制端连接所述第七节点；第十七开关晶体管的第一端连接所述第三电源端，第二端连接所述第一输出端，控制端连接所述第九节点；第五电容连接于所述第一输出端和所述第九节点之间；第六电容连接于所述第九节点和第四时钟信号端之间。所述第一反相器电路包括：第十八N型开关晶体管、第十九P型开关晶体管，第十八N型开关晶体管的第一端连接第五电源端，第二端连接所述第二输出端，控制端连接所述第一输出端；第十九P型开关晶体管的第一端连接第六电源端，第二端连接所述第二输出端，控制端连接所述第一输出端。
本公开提供一种像素驱动电路及其驱动方法、显示面板，该像素驱动电路包括数据写入电路、驱动电路、发光控制电路、补偿电路、存储电路；数据写入电路耦接驱动电路，用于向驱动电路写入数据信号；驱动电路通过发光控制电路耦接第一电源端和发光单元，用于在发光控制电路控制下，根据数据信号向发光单元输入驱动电流；补偿电路耦接驱动电路；存储电路耦接于第一电源端和驱动电路之间；数据写入电路和补偿电路包括至少两个晶体管，其中，在数据写入电路和补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。低温多晶硅晶体管具有较高的载流子迁移率，从而该像素驱动电路有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。氧化物晶体管具有较小的漏电流，从而可以避免该像素驱动电路在发光阶段存储电路漏电。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中一种像素驱动电路的结构示意图；
图2为图1中像素驱动电路一种驱动方法中各节点的时序图；
图3为本公开像素驱动电路一种示例性实施例的结构示意图；
图4为本公开像素驱动电路另一种示例性实施例的结构示意图；
图5为本公开像素驱动电路一种驱动方法中各节点的时序图；
图6为本公开显示面板一种示例性实施例的结构示意图；
图7为本公开显示面板一种示例性实施例中移位寄存器单元的结构示意图；
图8为图7中移位寄存器单元一种驱动方法中各节点的时序图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
如图1、2所示，图1为相关技术中一种像素驱动电路的结构示意图，图2为图1中像素驱动电路一种驱动方法中各节点的时序图。如图1所示，该像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3，第四晶体管T4、第五晶体管T5、驱动晶体管DT、第一电容C1、第二电容C2。其中，第一晶体管T1的第一端连接数据信号端Data，第二端连接第一节点N1，控制端连接第一控制端G1；驱动晶体管DT第一端连接第三节点N3，第二端连接第二节点N2，控制端连接第一节点N1；第二晶体管第一端连接第一电源端VDD，第二端连接第三节点N3，控制端连接使能信号端EM；第三晶体管T3的第一端连接第二节点N2，第二端连接第四节点N4，控制端连接使能信号端EM；第四晶体管的第一端连接第一节点N1，第二端连接参考电压端Vref，控制端连接第三控制端G3；第五晶体管T5第一端连接参考电压端Vref，第二端连接第二节点N2，控制端连接第二控制端G2；第一电容C1连接于第一节点N1和第三节点N3之间；第二电容C2连接于第三节点N3和第一电源端VDD之间。该像素驱动电路还可以连接一发光单元OLED，发光单元OLED可以连接于第四节点N4和第二电源端VSS之间。其中，第一晶体管T1和第四晶体管T4可以为氧化物晶体管，第二晶体管T2、第三晶体管T3、第五晶体管T5、驱动晶体管DT可以为低温多晶硅晶体管，低温多晶硅晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。氧化物晶体管具有较小的漏电流，从而可以避免在发光阶段，第一节点N1通过第一晶体管T1、第四晶体管T4漏电。此外，第一晶体管T1和第四晶体管T4可以为N型晶体管，第二晶体管T2、第三晶体管T3、第五晶体管T5、驱动晶体管DT可以为P型晶体管。
如图2所示，该像素驱动电路驱动方法可以包括四个阶段：复位阶段T1、补偿阶段T2、数据写入阶段T3、发光阶段T4。在复位阶段，第三控制端G3输出高电平信号，第二控制端G2输出低电平信号，使能信号端输入低电平信号，第四晶体管T4、第五晶体管T5、第二晶体管T2、第三晶体管T3导通，参考电源端Vref向第一节点N1、第二节点N2输入复位信号。在补偿阶段T2，第三控制端G3输出高电平信号，第二控制端G2输出低电平信号，使能信号端输入高电平信号，第四晶体管T4、第五晶体管T5导通，第二晶体管T2、第三晶体管T3关断，此时，N3点的电压为Vref-Vth，其中Vref为参考电压端Vref输出的电压值，Vth为驱动晶体管DT的阈值电压。在数据写入阶段T3，第一控制端G1、第二控制端G2输出高电平，第三控制端G3输出低电平，第四晶体管T4、第五晶体管T5关断，第一晶体管T1导通，此时，第一节点N1电压为Vdata，第三节点N3的电压为C1(Vdata-Vref)/(C1+C2)+Vref-Vth。其中，C1为第一电容C1电容值，C2为第二电容C2的电容值，Vdata为数据信号端Data输出数据信号的电压。在发光阶段，第一控制端G1输出低电平，使能信号端EM输出低电平，第一晶体管T1关断，第二晶体管T2、第三晶体管T3导通，此时，第三节点电压变为Vdd，第一节点N1的电压变为C2(Vdata-Vref)/(C1+C2)+Vdd+Vth，其中Vdd为第一电源端电压。根据驱动晶体管输出特征，此时，驱动晶体管的输出电流I＝(μWCox/2L)(Vgs-Vth)2＝(μWCox/2L)[C2(Vdata-Vref)/(C1+C2)]2，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。该像素驱动电路能够避免驱动晶体管阈值电压以及第一电源端VDD电源线压降对驱动电流的影响。然而，该像素驱动电路中的参考电压端Vref、第一控制端G1、第二控制端G2、第三控制端G3、使能信号端EM，数据信号端Data、第一电源端VDD均需要通过信号线提供相应的信号，过多的信号线会限制显示面板的像素密度。
基于此，本示例性实施例提供一种像素驱动电路，本示例性实施例提供一种像素驱动电路，如图3所示，为本公开像素驱动电路一种示例性实施例的结构示意图。该像素驱动电路包括数据写入电路1、驱动电路2、发光控制电路3、补偿电路4、存储电路5；数据写入电路1耦接驱动电路2，用于向驱动电路2写入数据信号；驱动电路2通过发光控制电路3耦接第一电源端VDD和发光单元6，用于在发光控制电路3控制下，根据数据信号向发光单元6输入驱动电流；补偿电路4耦接驱动电路3；存储电路5耦接于第一电源端VDD和驱动电路2之间；数据写入电路1和补偿电路4共同包括至少两个晶体管，其中，在数据写入电路和补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。
本示例性实施例中，数据写入电路1和补偿电路4共同包括至少两个晶体管，其中，在数据写入电路和补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。低温多晶硅晶体管具有较高的载流子迁移率，从而该像素驱动电路有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。氧化物晶体管具有较小的漏电流，从而可以避免该像素驱动电路在发光阶段存储电路5漏电。
如图4所示，为本公开像素驱动电路另一种示例性实施例的结构示意图。数据写入电路1可以连接数据信号端Data、栅极驱动信号端Gate、第一节点N1，用于响应所述栅极驱动信号端Gate的信号将所述数据信号端Data的信号传输到所述第一节点N1；驱动电路2可以连接所述第一节点N1、第二节点N2，第三节点N3，用于根据所述第一节点N1的信号向所述第二节点N2输入驱动电流；发光控制电路3可以连接所述第三节点N3、第二节点N2、第一电源端VDD、第四节点N4、使能信号端EM，用于响应所述使能信号端EM的信号将所述第一电源端VDD的信号传输到所述第三节点N3，以及用于响应所述使能信号端EM的信号将所述第二节点N2的信号传输到所述第四节点N4；补偿电路4可以连接所述第一节点N1、第二节点N2、复位信号端Reset，用于响应所述复位信号端Reset的信号将所述复位信号端Reset的信号传输到所述第一节点N1、第二节点N2；存储电路5可以包括第一存储电路51和第二存储电路52，第一存储电路51连接于所述第一节点N1和所述第三节点N3之间；第二存储电路52连接于所述第三节点N3和所述第一电源端VDD之间，发光单元6可以连接于第二电源端VSS和第四节点之间。
本示例性实施例提供的像素驱动电路包括有数据信号端Data、栅极驱动信号端Gate、复位信号端Reset、第一电源端VDD、使能信号端EM，相比于相关技术，显然，本示例性实施例中像素驱动电路的信号端较少，相应的其所需要的信号线也较少，从而该像素驱动电路有利于实现高像素密度的显示面板。
本示例性实施例中，所述数据写入电路和所述补偿电路共同包括至少两个连接于所述第一节点的晶体管，在所述数据写入电路、所述补偿电路连接于所述第一节点的晶体管中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。低温多晶硅晶体管具有较高的载流子迁移率，从而该像素驱动电路有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。氧化物晶体管具有较小的漏电流，从而可以避免该像素驱动电路在发光阶段第一节点漏电。
本示例性实施例中，如图4所示，所述数据写入电路1可以包括第一开关晶体管T1，第一开关晶体管T1的第一端连接所述数据信号端Data，第二端连接所述第一节点N1，控制端连接所述栅极驱动信号端Gate。所述驱动电路2可以包括驱动晶体管DT，驱动晶体管DT的第一端连接所述第三节点N3、第二端连接所述第二节点N2，控制端连接所述第一节点N1。所述发光控制电路3可以包括第二开关晶体管T2、第三开关晶体管T3，第二开关晶体管T2的第一端连接所述第一电源端VDD，第二端连接所述第三节点N3，控制端连接所述使能信号端EM；第三开关晶体管T3的第一端连接所述第二节点N2，第二端连接所述第四节点N4，控制端连接所述使能信号端EM。所述补偿电路4可以包括第四开关晶体管T4、第五开关晶体管T5，第四开关晶体管T4的第一端连接所述复位信号端Reset，第二端连接所述第一节点N1，控制端连接所述复位信号端Reset；第五开关晶体管T5的第一端连接所述复位信号端Reset，第二端连接所述第二节点N2，控制端连接所述复位信号端Reset。所述第一存储电路51可以包括第一电容C1，第一电容C1连接于所述第一节点N1和所述第三节点N3之间。所述第二存储电路52可以包括第二电容C2，第二电容C2连接于所述第三节点N3和所述第一电源端VDD之间。
本示例性实施例中，如图4所示，发光单元可以为OLED发光单元，OLED发光单元可以连接于第四节点N4和第二电源端VSS之间。
应该理解的是，在其他示例性实施中，数据写入电路1、驱动电路2、发光控制电路3、补偿电路4、第一存储电路51、第二存储电路52还可以为其他结构，这些都属于本公开的保护范围。
本示例性实施例中，如图4所示，所述第一开关晶体管T1可以为氧化物晶体管，所述第二开关晶体管T2、第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T5、驱动晶体管DT可以为低温多晶硅晶体管。该氧化物晶体管的沟道区可以为铟镓锌氧化物。低温多晶硅晶体管具有较高的载流子迁移率，从而该像素驱动电路有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。氧化物晶体管具有较小的漏电流，从而可以避免在发光阶段，第一节点N1通过第一开关晶体管T1漏电。此外，相对比于相关技术，本示例性实施例将第四开关晶体管T4替换为低温多晶硅晶体管，由于低温多晶硅晶体管相比于氧化物晶体管的尺寸较小，该像素驱动电路可以减小像素单元的尺寸，从而可以进一步提高显示面板的像素密度。应该理解的是，在其他示例性实施例中，所述第四开关晶体管可以为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第一开关晶体管、第五开关晶体管、驱动晶体管可以为低温多晶硅晶体管。或所述第五开关晶体管可以为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第一开关晶体管、第四开关晶体管、驱动晶体管可以为低温多晶硅晶体管。
本示例性实施例中，由于铟镓锌氧化物为N型半导体，氧化物晶体管只能为N型晶体管，如图4所示，所述第一开关晶体管可以为N型晶体管。此外，如图4所示，所述第二开关晶体管T2、第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T5、驱动晶体管DT可以为P型晶体管。应该理解的是，在其他示例性实施例中，所述第二开关晶体管T2、第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T5、驱动晶体管DT还可以为N型开关晶体管。
本示例性实施例中，如图5所示，为本公开像素驱动电路一种驱动方法中各节点的时序图。该像素驱动电路驱动方法可以包括四个阶段：复位阶段T1、补偿阶段T2、数据写入阶段T3、发光阶段T4。
在复位阶段T1，复位信号端Reset、使能信号端EM输出低电平信号，第四开关晶体管T4、第五开关晶体管T5、第二开关晶体管T2、第三开关晶体管T3导通，复位信号端的低电平信号对第一节点N1和第二节点N2进行复位。
在补偿阶段T2，复位信号端Reset输出低电平信号，使能信号端EM输出高电平信号，第四开关晶体管T4、第五开关晶体管T5导通，第二开关晶体管T2、第三开关晶体管T3关断。复位信号端Reset向第三节点N3写入电压Vref-Vth，其中Vref为复位信号端Rese输出的低电平电压值，Vth为驱动晶体管DT的阈值电压。此时，第三节点N3在第一电容C1和第二电容C2上存储的总电荷Q1＝(Vref-Vth-Vdd)C2+(Vref-Vth-Vref)C1，其中，C1为第一电容C1电容值，C2为第二电容C2的电容值，Vdd为第一电源端VDD的电压值。Vref可以为-2V。
在数据写入阶段T3，复位信号端Reset、栅极驱动信号端Gate、使能信号端EM输出高电平信号，第四开关晶体管T4、第五开关晶体管T5、第二开关晶体管T2、第三开关晶体管T3关断，第一开关晶体管T1导通，数据信号端Data向第一节点写入数据信号。此时，第三节点N3在第一电容和第二电容存储的总电荷Q2＝(Vs-Vdd)C2+(Vs-Vdata)C1，其中，Vs为在数据写入阶段T3第三节点N3的电压，Vdata为数据信号的电压。根据第三节点N3电荷守恒原理，Q1＝Q2，从而可以得出：Vs＝C1(Vdata-Vref)/(C1+C2)+Vref-Vth。
在发光阶段T4，使能信号端EM的信号变为低电平，第二开关晶体管T2、第三开关晶体管T3导通，此时，第三节点N3的电压由Vs变为Vdd，在第一电容C1自举作用下，第一节点N1的电压由Vdata变为C2(Vdata-Vref)/(C1+C2)+Vdd+Vth。根据驱动晶体管输出特性，此时驱动晶体管DT的输出电流I＝(μWCox/2L)(Vgs-Vth)2＝(μWCox/2L)[C2(Vdata-Vref)/(C1+C2)]2，其中，μ为载流子迁移率；Cox为单位面积栅极电容量，W为驱动晶体管沟道的宽度，L驱动晶体管沟道的长度，Vgs为驱动晶体管栅源电压差，Vth为驱动晶体管阈值电压。根据上述公式可知，该像素驱动电路能够避免驱动晶体管阈值电压以及第一电源端VDD电源线压降对驱动电流的影响。
本示例性实施例中，第四开关晶体管T4为多晶硅晶体管，由于低温多晶硅晶体管的漏电流较大，为避免在发光阶段，第一节点N1通过第四开关晶体管T4向复位信号端Reset漏电。本示例性实施例中，C2(Vdata-Vref)/(C1+C2)+Vdd+Vth-Vinit＜V1；其中，C2(Vdata-Vref)/(C1+C2)+Vdd+Vth为发光阶段第一节点N1的电压，Vinit为发光阶段复位信号端Reset输出高电平的电压，V1为一预设电压值。V1可以为一较小值，本示例性实施例可以通过降低第一节点N1和复位信号端Reset之间的电压差，从而降低第一节点N1向复位信号端Reset的漏电流。Vinit可以为4V。
本示例性实施例还提供一种像素驱动电路驱动方法，用于驱动上述的像素驱动电路，该方法包括：
在复位阶段，复位信号端输入导通信号，同时向所述使能信号端输入导通信号；
在补偿阶段，所述复位信号端输入导通信号，同时向所述使能信号端输入关断信号；
在数据写入阶段，向数据信号端输入数据信号，同时向所述栅极驱动信号端输入导通信号，向所述复位信号端输入关断信号；
在发光阶段，向所述使能信号端输入导通信号，同时向所述复位信号端输入关断信号。
根据上述内容可知，向复位信号端输入的导通信号可以为低电平；向复位信号端输入的关断信号可以为高电平。向使能信号端输入的导通信号可以为低电平；向使能信号端输入的关断信号可以为高电平。向栅极驱动信号端输入的导通信号可以为高电平；向栅极驱动信号端输入的关断信号可以为低电平。
本示例性实施例中，C2(Vdata-Vref)/(C1+C2)+Vdd+Vth-Vinit＜V1；
其中，C1为第一电容的电容值，C2为第二电容的电容值，Vdata为数据信号的电压值，Vref为在补偿阶段向复位信号端输入的导通信号的电压值，Vdd为第一电源端的电压值，Vth为驱动晶体管的阈值电压，Vinit为在发光阶段向复位信号端输入的关断信号电压值，V1为一预设电压值。
该像素驱动电路的驱动方法在上述内容中已经进行了详细说明，此处不再赘述。
本示例性实施例还提供一种显示面板，如图6所示，为本公开显示面板一种示例性实施例的结构示意图。该显示面板包括上述的像素驱动电路PIX。
本示例性实施例中，该显示面板既包括氧化物晶体管还包括低温多晶硅晶体管。该显示面板可以包括两层有源层。一层有源层可以为多晶硅层，另一有源层可以为氧化物半导体层。其中，多晶硅层和氧化物半导体层可以位于不同层，氧化物半导体层可以为多晶硅层背离衬底基板的一侧，且氧化物半导体层在衬底基板的正投影和多晶硅层在衬底基板的正投影至少部分交叠，以使氧化物晶体管和低温多晶硅晶体管可以通过过孔连接。
本示例性实施例中，如图6所示，所述显示面板还可以包括栅极驱动电路，所述栅极驱动电路可以包括多个级联的移位寄存器单元GOA，所述移位寄存器单元GOA包括第一输出端OUT1和第二输出端OUT2，移位寄存器的第一输出端OUT1和所述第二输出端OUT2的信号电位逻辑相反；第n级移位寄存器单元的所述第一输出端OUT1连接第n行所述像素驱动电路的栅极驱动信号端Gate，用于向所述栅极驱动信号端Gate输出栅极驱动信号；第n级移位寄存器的第二输出端OUT2连接相邻第n+1行所述像素驱动电路的复位信号端Reset，用于向所述像素驱动电路的复位信号端输出导通信号或关断信号。n为大于等于1的正整数。
如图6所示，该移位寄存器单元还可以包括输入信号端INPUT，上一级移位寄存器单元的第一输出端OUT1可以连接下一级移位寄存器单元的输入信号端INPUT。
本示例性实施例中，如图7所示，为本公开显示面板一种示例性实施例中移位寄存器单元的结构示意图。所述移位寄存电路包括：第一输入电路61、第二输入电路62、第一输出电路63、第二输出电路64、隔离电路65、第一控制电路66、第二控制电路67、第二反相器电路68、第一反相器电路69，第一输入电路61连接第三电源端VGL、第五节点N5、第一时钟信号端CK1，用于响应所述第一时钟信号端CK1的信号将所述第三电源端VGL的信号传输到所述第五节点N5；第二输入电路62连接所述第一时钟信号端CK1、输入信号端INPUT、第六节点N6，用于响应所述第一时钟信号端CK1的信号将所述输入信号端INPUT的信号传输到所述第六节点N6；第一输出电路63连接所述第五节点N5、第四电源端VGH、第七节点N7，用于响应所述第五节点N5的信号将所述第四电源端VGH的信号传输到所述第七节点N7；第二输出电路64连接所述第七节点N7、第二时钟信号端CK2、第八节点N8，用于响应所述第八节点N8的信号将所述第二时钟信号端CK2的信号传输到所述第七节点N7；隔离电路65连接所述第六节点N6、第三电源端VGL、第八节点N8，用于响应所述第三电源端VGL的信号以连通所述第六节点N6和所述第八节点N8；第一控制电路66连接所述第五节点N5、第一时钟信号端CK1、第六节点N6，用于响应所述第六节点N6的信号将所述第一时钟信号端CK1的信号传输到所述第五节点N5；第二控制电路67连接所述第五节点N5、第六节点N6、第二时钟信号端CK2，用于同时响应所述第五节点N5、第二时钟信号端CK2的信号将连通所述第五节点N5和所述第六节点N6；第二反相器电路68的输入端连接所述第七节点N7，输出端连接所述第一输出端OUT1；第一反相器电路69的输入端连接所述第一输出端OUT1，输出端连接第二输出端OUT2。
本示例性实施例中，如图7所示，所述第一输入电路61可以包括第六开关晶体管T6，第六开关晶体管T6的第一端连接所述第三电源端VGL，第二端连接所述第五节点N5，控制端连接所述第一时钟信号端CK1。第二输入电路62可以包括第七开关晶体管T7，第七开关晶体管T7的第一端连接所述输入信号端INPUT，第二端连接所述第六节点N6，控制端连接所述第一时钟信号端CK1。第一输出电路63可以包括第八开关晶体管T8、第三电容C3，第八开关晶体管T8的第一端连接所述第四电源端VGH，第二端连接所述第七节点N7，控制端连接所述第五节点N5；第三电容C3连接于所述第四电源端VGH和所述第五节点N5之间。第二输出电路64可以包括第九开关晶体管T9、第四电容C4，第九开关晶体管T9的第一端连接所述第二时钟信号端CK2，第二端连接所述第七节点N7，控制端连接所述第八节点N8；第四电容C4连接于所述第八节点N8和所述第七节点N7之间。隔离电路65可以包括第十开关晶体管T10，第十开关晶体管T10的第一端连接所述第六节点N6，第二端连接所述第八节点N8，控制端连接所述第三电源端VGL。第一控制电路66可以包括第十一开关晶体管T11，第十一开关晶体管T11的第一端连接所述第五节点N5，第二端连接所述第一时钟信号端CK1，控制端连接所述第六节点N6。第二控制电路67可以包括第十二开关晶体管T12、第十三开关晶体管T13，第十二开关晶体管T12的第一端连接所述第五节点N5，控制端连接所述第五节点N5；第十三开关晶体管T13的第一端连接所述第十二开关晶体管T12的第二端，第二端连接所述第六节点N6，控制端连接所述第二时钟信号端CK2。第二反相器电路68可以包括：第十四开关晶体管T14、第十五开关晶体管T15、第十六开关晶体管T16、第十七开关晶体管T17、第五电容C5、第六电容C6，第十四开关晶体管T14的第一端连接所述第四电源端VGH，第二端连接第九节点N9，控制端连接所述第七节点N7；第十五开关晶体管T15的第一端连接所述第三电源端VGL，第二端连接所述第九节点N9，控制端连接第三时钟信号端CK3；第十六开关晶体管T16的第一端连接所述第四电源端VGH，第二端连接所述第一输出端OUT1，控制端连接所述第七节点N7；第十七开关晶体管T17的第一端连接所述第三电源端VGL，第二端连接所述第一输出端OUT1，控制端连接所述第九节点N9；第五电容C5连接于所述第一输出端OUT1和所述第九节点N9之间；第六电容C6连接于所述第九节点N9和第四时钟信号端CK4之间。所述第一反相器电路69可以包括：第十八N型开关晶体管T18、第十九P型开关晶体管T19，第十八N型开关晶体管T18的第一端连接第五电源端V5，第二端连接所述第二输出端OUT2，控制端连接所述第一输出端OUT1；第十九P型开关晶体管T19的第一端连接第六电源端V6，第二端连接所述第二输出端OUT2，控制端连接所述第一输出端OUT1。
本示例性实施例中，第六到第十九开关晶体管均可以为P型晶体管，应该理解的是，在其他示例性实施例中，第六到第十九开关晶体管均还可以为N型晶体管。
如图8所示，为图7中移位寄存器单元一种驱动方法中各节点的时序图。其中，第三电源端VGL、第五电源端V5持续可以输出低电平信号，第四电源端VGH、第六电源端V6持续输出高电平信号。第五电源端V5的电压可以为上述的Vref，第六电源端V6的电压可以为上述的Vinit。该移位寄存器单元驱动方法包括四个阶段：第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4。
在第一阶段T1，输入信号端INPUT、第一时钟信号端CK1输出低电平信号，第二时钟信号端输出高电平信号。第六开关晶体管、第七开关晶体管T7导通，第三电源端VGL的低电平信号传输到第五节点N5，输入信号端INPUT的低电平信号传输到第六节点N6。第八开关晶体管T8、第九开关晶体管T9导通，第四电源端VGH和第二时钟信号端CK2的高电平信号传输到第七节点。第十六开关晶体管T16关断，第九节点维持上一阶段的低电平，以使第一输出端持续输出低电平信号，第二输出端OUT2输出高电平信号。
在第二阶段T2，输入信号端INPUT、第一时钟信号端CK1输出高电平信号，第六开关晶体管、第七开关晶体管T7关断，第六节点N6在第四电容C4作用下持续为低电平，第十一开关晶体管T11导通，第一时钟信号端CK1向第五节点写入高电平信号，第八开关晶体管T8关断，第七节点持续输出高电平。同时，第四时钟信号端输出低电平信号，以下拉第九节点N9的电压，以保证第十七开关晶体管T17导通，第一输出端持续输出低电平信号，第二输出端OUT2输出高电平信号。
在第三阶段T3，输入信号端INPUT、第一时钟信号端CK1输出高电平信号，第六开关晶体管、第七开关晶体管T7关断，第五节点N5在第三电容C3作用下持续为高电平，第六节点N6在第四电容C4作用下持续为低电平。第二时钟信号端输出低电平，以向第七节点N7写入低电平信号。此时，第十六开关晶体管T16导通，第四电源端VGH的高电平传输到第一输出端OUT1，同时第二输出端OUT2输出低电平。此外，第四电源端VGH向第九节点充入高电平信号。
在第四阶段T4，第二时钟信号端CK2输出高电平，以向第七节点N7输入高电平，第十六开关晶体管T16关断。第三时钟信号端输出低电平，第十五开关晶体管T15导通，第三电源端VGL的低电平信号通过第十五开关晶体管T15传输到第九节点N9，第十七开关晶体管T17导通，第三电源端VGL的低电平信号传输到第一输出端OUT1，同时，第二输出端OUT2输出高电平。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (18)

1.一种像素驱动电路，其特征在于，包括：数据写入电路、驱动电路、发光控制电路、补偿电路、存储电路；
所述数据写入电路耦接所述驱动电路，用于向所述驱动电路写入数据信号；
所述驱动电路通过所述发光控制电路耦接第一电源端和发光单元，用于在所述发光控制电路控制下，根据所述数据信号向所述发光单元输入驱动电流；
补偿电路耦接所述驱动电路；
所述存储电路耦接于所述第一电源端和所述驱动电路之间；
所述数据写入电路和所述补偿电路共同包括至少两个晶体管，其中，在所述数据写入电路和所述补偿电路中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。
2.根据权利要求1所述的像素驱动电路，其特征在于，
所述数据写入电路连接数据信号端、栅极驱动信号端、第一节点，用于响应所述栅极驱动信号端的信号将所述数据信号端的信号传输到所述第一节点；
所述驱动电路连接所述第一节点、第二节点，第三节点，用于根据所述第一节点的信号向所述第二节点输入驱动电流；
所述发光控制电路连接所述第三节点、第二节点、第一电源端、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第一电源端的信号传输到所述第三节点，以及用于响应所述使能信号端的信号将所述第二节点的信号传输到所述第四节点；
所述补偿电路连接所述第一节点、第二节点、复位信号端，用于响应所述复位信号端的信号将所述复位信号端的信号传输到所述第一节点、第二节点；
所述存储电路包括第一存储电路和第二存储电路；
其中，所述第一存储电路连接于所述第一节点和所述第三节点之间；
所述第二存储电路，连接于所述第三节点和所述第一电源端之间；
所述发光单元连接于所述第四节点和第二电源端之间。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述数据写入电路和所述补偿电路共同包括至少两个连接于所述第一节点的晶体管，在所述数据写入电路、所述补偿电路连接于所述第一节点的晶体管中，至少一个晶体管为低温多晶硅晶体管，至少一个晶体管为氧化物晶体管。
4.根据权利要求2所述的像素驱动电路，其特征在于，所述数据写入电路包括：
第一开关晶体管，第一端连接所述数据信号端，第二端连接所述第一节点，控制端连接所述栅极驱动信号端。
5.根据权利要求2所述的像素驱动电路，其特征在于，所述驱动电路包括：
驱动晶体管，第一端连接所述第三节点、第二端连接所述第二节点，控制端连接所述第一节点。
6.根据权利要求2所述的像素驱动电路，其特征在于，所述发光控制电路包括：
第二开关晶体管，第一端连接所述第一电源端，第二端连接所述第三节点，控制端连接所述使能信号端；
第三开关晶体管，第一端连接所述第二节点，第二端连接所述第四节点，控制端连接所述使能信号端。
7.根据权利要求2所述的像素驱动电路，其特征在于，所述补偿电路包括：
第四开关晶体管，第一端连接所述复位信号端，第二端连接所述第一节点，控制端连接所述复位信号端；
第五开关晶体管，第一端连接所述复位信号端，第二端连接所述第二节点，控制端连接所述复位信号端。
8.根据权利要求2所述的像素驱动电路，其特征在于，
所述第一存储电路包括：
第一电容，连接于所述第一节点和所述第三节点之间。
9.根据权利要求3所述的像素驱动电路，其特征在于，
所述第二存储电路包括：
第二电容，连接于所述第三节点和所述第一电源端之间。
10.根据权利要求2所述的像素驱动电路，其特征在于，
所述数据写入电路包括：
第一开关晶体管，第一端连接所述数据信号端，第二端连接所述第一节点，控制端连接所述栅极驱动信号端；
所述驱动电路包括：
驱动晶体管，第一端连接所述第三节点、第二端连接所述第二节点，控制端连接所述第一节点；
所述发光控制电路包括：
第二开关晶体管，第一端连接所述第一电源端，第二端连接所述第三节点，控制端连接所述使能信号端；
第三开关晶体管，第一端连接所述第二节点，第二端连接所述第四节点，控制端连接所述使能信号端；
所述补偿电路包括：
第四开关晶体管，第一端连接所述复位信号端，第二端连接所述第一节点，控制端连接所述复位信号端；
第五开关晶体管，第一端连接所述复位信号端，第二端连接所述第二节点，控制端连接所述复位信号端；
所述第一开关晶体管为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、驱动晶体管为低温多晶硅晶体管。
11.根据权利要求3所述的像素驱动电路，其特征在于，
所述数据写入电路包括：
第一开关晶体管，第一端连接所述数据信号端，第二端连接所述第一节点，控制端连接所述栅极驱动信号端；
所述驱动电路包括：
驱动晶体管，第一端连接所述第三节点、第二端连接所述第二节点，控制端连接所述第一节点；
所述发光控制电路包括：
第二开关晶体管，第一端连接所述第一电源端，第二端连接所述第三节点，控制端连接所述使能信号端；
第三开关晶体管，第一端连接所述第二节点，第二端连接所述第四节点，控制端连接所述使能信号端；
所述补偿电路包括：
第四开关晶体管，第一端连接所述复位信号端，第二端连接所述第一节点，控制端连接所述复位信号端；
第五开关晶体管，第一端连接所述复位信号端，第二端连接所述第二节点，控制端连接所述复位信号端；
所述第四开关晶体管为氧化物晶体管，所述第二开关晶体管、第三开关晶体管、第一开关晶体管、第五开关晶体管、驱动晶体管为低温多晶硅晶体管。
12.根据权利要求10所述的像素驱动电路，其特征在于，
所述第一开关晶体管为N型开关晶体管，所述第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管、驱动晶体管为P型开关晶体管。
13.一种像素驱动电路驱动方法，用于驱动权利要求2-12任一项所述的像素驱动电路，其特征在于，包括：
在复位阶段，复位信号端输入导通信号，同时向所述使能信号端输入导通信号；
在补偿阶段，所述复位信号端输入导通信号，同时向所述使能信号端输入关断信号；
在数据写入阶段，向数据信号端输入数据信号，同时向所述栅极驱动信号端输入导通信号，向所述复位信号端输入关断信号；
在发光阶段，向所述使能信号端输入导通信号，同时向所述复位信号端输入关断信号。
14.根据权利要求13所述的像素驱动电路驱动方法，其特征在于，
C2(Vdata-Vref)/(C1+C2)+Vdd+Vth-Vinit＜V1；
其中，C1为第一电容的电容值，C2为第二电容的电容值，Vdata为数据信号的电压值，Vref为在补偿阶段向复位信号端输入的导通信号的电压值，Vdd为第一电源端的电压值，Vth为驱动晶体管的阈值电压，Vinit为在发光阶段向复位信号端输入的关断信号电压值，V1为一预设电压值。
15.一种显示面板，其特征在于，包括权利要求1-12任一项所述的像素驱动电路。
16.根据权利要求15所述的显示面板，其特征在于，
所述数据写入电路连接数据信号端、栅极驱动信号端、第一节点，用于响应所述栅极驱动信号端的信号将所述数据信号端的信号传输到所述第一节点；
所述驱动电路连接所述第一节点、第二节点，第三节点，用于根据所述第一节点的信号向所述第二节点输入驱动电流；
所述发光控制电路连接所述第三节点、第二节点、第一电源端、第四节点、使能信号端，用于响应所述使能信号端的信号将所述第一电源端的信号传输到所述第三节点，以及用于响应所述使能信号端的信号将所述第二节点的信号传输到所述第四节点；
所述补偿电路连接所述第一节点、第二节点、复位信号端，用于响应所述复位信号端的信号将所述复位信号端的信号传输到所述第一节点、第二节点；
所述存储电路包括第一存储电路和第二存储电路；
其中，所述第一存储电路连接于所述第一节点和所述第三节点之间；
所述第二存储电路，连接于所述第三节点和所述第一电源端之间；
所述发光单元连接于所述第四节点和第二电源端之间；
所述显示面板还包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元，所述移位寄存器单元包括第一输出端和第二输出端，所述第一输出端和所述第二输出端的信号电位逻辑相反；
第n级移位寄存器单元的第一输出端连接第n行所述像素驱动电路的栅极驱动信号端，用于向所述栅极驱动信号端输出栅极驱动信号；
第n级移位寄存器的第二输出端连接第n+1行所述像素驱动电路的复位信号端，用于向所述像素驱动电路的复位信号端输出导通信号或关断信号，n为大于等于1的正整数。
17.根据权利要求16所述的显示面板，其特征在于，所述移位寄存电路包括：
第一输入电路，连接第三电源端、第五节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述第三电源端的信号传输到所述第五节点；
第二输入电路，连接所述第一时钟信号端、输入信号端、第六节点，用于响应所述第一时钟信号端的信号将所述输入信号端的信号传输到所述第六节点；
第一输出电路，连接所述第五节点、第四电源端、第七节点，用于响应所述第五节点的信号将所述第四电源端的信号传输到所述第七节点；
第二输出电路，连接所述第七节点、第二时钟信号端、第八节点，用于响应所述第八节点的信号将所述第二时钟信号端的信号传输到所述第七节点；
隔离电路，连接所述第六节点、第三电源端、第八节点，用于响应所述第三电源端的信号以连通所述第六节点和所述第八节点；
第一控制电路，连接所述第五节点、第一时钟信号端、第六节点，用于响应所述第六节点的信号将所述第一时钟信号端的信号传输到所述第五节点；
第二控制电路，连接所述第五节点、第六节点、第二时钟信号端，用于同时响应所述第五节点、第二时钟信号端的信号将连通所述第五节点和所述第六节点；
第二反相器电路，输入端连接所述第七节点，输出端连接所述第一输出端；
第一反相器电路，输入端连接所述第一输出端，输出端连接第二输出端。
18.根据权利要求17所述的显示面板，其特征在于，
所述第一输入电路包括：
第六开关晶体管，第一端连接所述第三电源端，第二端连接所述第五节点，控制端连接所述第一时钟信号端；
第二输入电路，包括：
第七开关晶体管，第一端连接所述输入信号端，第二端连接所述第六节点，控制端连接所述第一时钟信号端；
第一输出电路，包括：
第八开关晶体管，第一端连接所述第四电源端，第二端连接所述第七节点，控制端连接所述第五节点；
第三电容，连接于所述第四电源端和所述第五节点之间；
第二输出电路，包括：
第九开关晶体管，第一端连接所述第二时钟信号端，第二端连接所述第七节点，控制端连接所述第八节点；
第四电容，连接于所述第八节点和所述第七节点之间；
隔离电路，包括：
第十开关晶体管，第一端连接所述第六节点，第二端连接所述第八节点，控制端连接所述第三电源端；
第一控制电路，包括：
第十一开关晶体管，第一端连接所述第五节点，第二端连接所述第一时钟信号端，控制端连接所述第六节点；
第二控制电路，包括：
第十二开关晶体管，第一端连接所述第五节点，控制端连接所述第五节点；
第十三开关晶体管，第一端连接所述第十二开关晶体管的第二端，第二端连接所述第六节点，控制端连接所述第二时钟信号端；
第二反相器电路，包括：
第十四开关晶体管，第一端连接所述第四电源端，第二端连接第九节点，控制端连接所述第七节点；
第十五开关晶体管，第一端连接所述第三电源端，第二端连接所述第九节点，控制端连接第三时钟信号端；
第十六开关晶体管，第一端连接所述第四电源端，第二端连接所述第一输出端，控制端连接所述第七节点；
第十七开关晶体管，第一端连接所述第三电源端，第二端连接所述第一输出端，控制端连接所述第九节点；
第五电容，连接于所述第一输出端和所述第九节点之间；
第六电容，连接于所述第九节点和第四时钟信号端之间；
所述第一反相器电路包括：
第十八N型开关晶体管，第一端连接第五电源端，第二端连接所述第二输出端，控制端连接所述第一输出端；
第十九P型开关晶体管，第一端连接第六电源端，第二端连接所述第二输出端，控制端连接所述第一输出端。
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