CN111199981B - 阵列基板及其制备方法、显示装置 - Google Patents
阵列基板及其制备方法、显示装置 Download PDFInfo
- Publication number
- CN111199981B CN111199981B CN201811366421.0A CN201811366421A CN111199981B CN 111199981 B CN111199981 B CN 111199981B CN 201811366421 A CN201811366421 A CN 201811366421A CN 111199981 B CN111199981 B CN 111199981B
- Authority
- CN
- China
- Prior art keywords
- alignment mark
- dielectric layer
- area
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 100
- 238000002360 preparation method Methods 0.000 title abstract 2
- 230000002093 peripheral effect Effects 0.000 claims abstract description 23
- 238000002161 passivation Methods 0.000 claims description 34
- 238000000059 patterning Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 23
- 239000010409 thin film Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 163
- 239000010408 film Substances 0.000 description 22
- 239000007772 electrode material Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- -1 region Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
本发明涉及一种阵列基板及其制备方法、显示装置。所述阵列基板包括衬底基板。所述衬底基板具有显示区域以及围绕所述显示区域的周边区域。所述周边区域包括至少一个对位标记区域。所述阵列基板还包括:在所述对位标记区域内的位于所述衬底基板上的对位标记;在所述对位标记区域内的位于所述衬底基板上且位于所述对位标记之间的辅助对位标记;以及覆盖所述衬底基板和所述对位标记的第一介质层。所述至少一个对位标记区域中的至少一个中的所述辅助对位标记包括位于所述第一介质层中的凹陷。
Description
技术领域
本发明的实施例涉及显示技术领域,尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
制作显示装置时通常包括使用掩模板来进行曝光、显影等。此时,掩模板需要与显示装置的基板进行精确地对位,从而进行各种膜层的制作,由此获得最终产品。
发明内容
本发明的实施例提供了一种阵列基板及其制备方法、显示装置,能够改善因前层对位标记受损而造成的后续膜层对位失准。
根据本发明的一方面,提供一种阵列基板。所述阵列基板包括:衬底基板,其具有显示区域以及围绕所述显示区域的周边区域,其中所述周边区域包括至少一个对位标记区域;在所述对位标记区域内的位于所述衬底基板上的对位标记;在所述对位标记区域内的位于所述衬底基板上且位于所述对位标记之间的辅助对位标记;以及覆盖所述衬底基板和所述对位标记的第一介质层。所述至少一个对位标记区域中的至少一个中的所述辅助对位标记包括位于所述第一介质层中的凹陷。
在本发明的实施例中,所述阵列基板还包括在所述对位标记区域内的位于所述第一介质层上的第二介质层。所述第二介质层具有暴露所述第一介质层的第一开口,所述第一开口的底部在所述衬底基板上的正投影覆盖所述辅助对位标记在所述衬底基板上的正投影。
在本发明的实施例中,所述第一开口具有台阶状的侧壁。
在本发明的实施例中,所述阵列基板还包括在所述对位标记区域内的覆盖所述凹陷、所述第一介质层和所述第二介质层的第一导电层。
在本发明的实施例中,所述至少一个对位标记区域包括第一对位标记区域和第二对位标记区域。所述第一对位标记区域中的所述辅助对位标记包括所述凹陷。所述第二对位标记区域中的所述辅助对位标记包括位于所述第一介质层上的凸起。
在本发明的实施例中,所述第一对位标记区域与所述第二对位标记区域不相邻。
在本发明的实施例中,所述对位标记与所述显示区域中的薄膜晶体管的栅极同层设置。所述第一介质层包括栅极绝缘层和位于所述栅极绝缘层上的钝化层。
在本发明的实施例中,所述第一导电层与所述显示区域中的公共电极同层设置。
在本发明的实施例中,所述凸起与所述显示区域中的公共电极同层设置。
根据本发明的一方面,还提供了一种包括如上所述的阵列基板的显示装置。
根据本发明的一方面,还提供了一种制备阵列基板的方法。所述方法包括:提供衬底基板,所述衬底基板具有显示区域以及围绕所述显示区域的周边区域,其中所述周边区域包括对个对位标记区域;在所述对位标记区域内在所述衬底基板上形成对位标记;形成覆盖所述衬底基板和所述对位标记的第一介质层;以及在所述对位标记区域内在所述衬底基板上且在所述对位标记之间形成辅助对位标记。所述至少一个对位标记区域中的至少一个中的所述辅助对位标记包括位于所述第一介质层中的凹陷。
在本发明的实施例中,形成所述凹陷包括:在形成所述第一介质层之后,构图所述第一介质层以在所述第一介质层中形成所述凹陷。
在本发明的实施例中,所述方法还包括:在所述对位标记区域内在所述第一介质层上形成第二介质层;以及构图所述第二介质层以在第二介质层中形成暴露所述第一介质层的第一开口。所述第一开口的底部在所述衬底基板上的正投影覆盖所述辅助对位标记在所述衬底基板上的正投影。
在本发明的实施例中,所述第一开口具有台阶状的侧壁。
在本发明的实施例中,通过半色调掩模构图所述第二介质层。
在本发明的实施例中,所述方法还包括在所述对位标记区域内形成覆盖所述凹陷、所述第一介质层和所述第二介质层的第一导电层。
在本发明的实施例中,所述至少一个对位标记区域包括第一对位标记区域和第二对位标记区域。所述第一对位标记区域中的所述辅助对位标记包括所述凹陷。所述第二对位标记区域中的所述辅助对位标记包括位于所述第一介质层上的凸起。
在本发明的实施例中,所述第一对位标记区域与所述第二对位标记区域不相邻。
在本发明的实施例中,形成所述对位标记包括:在所述衬底基板上形成第二导电层;构图所述第二导电层以在所述显示区域内形成薄膜晶体管的栅极和在所述标记区域内形成所述对位标记。形成所述第一介质层包括:形成覆盖所述衬底基板和所述对位标记的栅极绝缘层;以及在所述栅极绝缘层上形成钝化层。
在本发明的实施例中,构图所述第二导电层还包括在所述周边区域形成第一布线。构图所述第一介质层还包括形成暴露所述第一布线的第二开口。
在本发明的实施例中,形成所述凸起包括构图所述第一导电层以形成所述凸起和位于所述显示区域中的公共电极。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解,本申请的各个方面可以单独或者与一个或多个其他方面组合实施。还应当理解,本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
附图说明
本文中描述的附图用于仅对所选择的实施例的说明的目的,并不是所有可能的实施方式,并且不旨在限制本申请的范围,其中:
图1示意性示出了一种显示基板的横截面图;
图2示出了对位标记区域中的部分对位标记的平面示意图;
图3示意性示出了对位标记区域中的部分对位标记区域的横截面结构图;
图4示意性示出了对位标记区域中的部分对位标记区域的横截面结构图;
图5示出了对位标记区域中的部分对位标记的平面示意图;
图6示意性地示出了根据本发明的实施例的阵列基板的横截面结构图;
图7示意性地示出了根据本发明的实施例的对位标记区域中的第一对位标记区域的横截面结构图;
图8示意性地示出了根据本发明的实施例的对位标记区域中的第二对位标记区域的横截面结构图;
图9示出了根据本发明的实施例的对位标记区域中的部分对位标记的平面示意图;以及
图10示出了根据本发明的实施例的制备阵列基板的方法的流程图。
贯穿这些附图的各个视图,相应的参考编号指示相应的部件或特征。
具体实施方式
首先,需要说明的是,除非上下文中另外明确地指出,否则在本文和所附权利要求中所使用的词语的单数形式包括复数,反之亦然。因而,当提及单数时,通常包括相应术语的复数。相似地,措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地,术语“包括”和“或”应当解释为包括在内的,除非本文中另有说明。在本文中使用术语“实例”之处,特别是当其位于一组术语之后时,所述“实例”仅仅是示例性的和阐述性的,且不应当被认为是独占性的或广泛性的。
另外,还需要说明的是,当介绍本申请的元素及其实施例时,冠词“一”、“一个”、“该”和“所述”旨在表示存在一个或者多个要素;除非另有说明,“多个”的含义是两个或两个以上;用语“包含”、“包括”、“含有”和“具有”旨在包括性的并且表示可以存在除所列要素之外的另外的要素;术语“第一”、“第二”、“第三”等仅用于描述的目的,而不能理解为指示或暗示相对重要性及形成顺序。
此外,在附图中,为了清楚起见夸大了各层的厚度及区域。应当理解的是,当提到层、区域、或组件在别的部分“上”时,指其直接位于别的部分上,或者也可能有别的组件介于其间。相反,当某个组件被提到“直接”位于别的组件上时,指并无别的组件介于其间。
本公开中描绘的流程图仅仅是一个例子。在不脱离本公开精神的情况下,可以存在该流程图或其中描述的步骤的很多变型。例如,所述步骤可以以不同的顺序进行,或者可以添加、删除或者修改步骤。这些变型都被认为是所要求保护的方面的一部分。
现将参照附图更全面地描述示例性的实施例。
目前,在构图工艺中,需要借助对位标记来形成所需图案。然而,由于对位标记区域中的结构段差,会造成用于后续膜层的对位标记受到影响,由此会影响后续膜层的对位,从而影响产品质量。
具体地,图1示意性示出了一种显示基板的横截面图。如图1所示,显示基板10包括显示区域A以及围绕显示区域A的周边区域B。周边区域B可以包括布线区域和对位标记区域。需要说明的是,为了清楚地描述附图,图1仅示出了周边区域B的布线区域的横截面结构,而对位标记区域B1的具体结构在图2中示出,其不能视为是对本发明的限定。
图2示出了对位标记区域中的部分对位标记的平面示意图。从图2中可以看到,包括用于形成图1中的钝化层的对位标记的钝化层对位标记区域和包括用于形成图1中显示区域A内的公共电极以及金属层的对位标记的和金属层对位标记区域彼此相邻。
图3示意性地示出了对位标记区域中包括用于形成图1中的钝化层的对位标记的钝化层对位标记区域的横截面结构图。参考图1,在显示区域A内,在钝化层中形成开口时,需要使用用于曝光钝化层的掩模板。为了使该掩模板与衬底基板精确对位以获得准确的膜层图案,如图3所示,需要使掩模板上的对位标记与衬底基板上的钝化层对位标记精确对位。在曝光、显影等步骤之后,钝化层对位标记区域内会留下与掩模板上的对位标记对应的钝化层图案。需要说明的是,这里的钝化层对位标记与栅极层同层设置。这里的“同层设置”指的是由同一膜层同时形成。
进一步地,参考图1,为了使周边区域B中的布线暴露,需要蚀刻钝化层下方的栅极绝缘层。相应地,在钝化层对位标记区域内,在图案化钝化层之后被暴露的栅极绝缘层也被蚀刻掉了。由此,形成钝化层对位标记。
紧接着,参考图1,在形成有机层之后,形成显示区域A内的公共电极,例如,该公共电极的材料可以是氧化铟锡(indium tin oxid,ITO)。相应地,也会在钝化层对位标记区域内形成公共电极材料膜层,如图4所示。这里,公共电极材料膜层指的是与公共电极同时形成且由相同的材料形成的膜层。
然而,参考图4,由于较大的结构段差,也就是,有机层的顶表面至暴露钝化层对位标记的开口的底表面的高度H较高,因此在图案化公共电极材料膜层时,形成在该开口内的公共电极材料膜层之上的光刻胶较厚,则部分公共电极材料膜层未被蚀刻掉,从而造成公共电极材料膜层残留,形成了较大的类圆形残留,如图5所示。
图5是与图4的横截面图对应的平面示意图。具体地,图4是沿图5中的线AA截取的横截面图。在图5中,钝化层对位标记区域包括第一钝化层对位标记区域和第二钝化层对位标记区域。在本发明中使用的是第一钝化层对位标记区域。第二钝化层对位标记区域包括备份的钝化层对位标记,其在第一钝化层对位标记区域中的钝化层对位标记失效时启用。
然而,如图2所示,由于钝化层对位标记区域和用于形成公共电极以及金属层的公共电极和金属层对位标记区域彼此相邻,因此图5中的公共电极材料的圆形残留会对公共电极和金属层对位标记造成影响,由此会影响后续在图案化金属层时的掩模板与衬底基板的对位。
本发明的实施例提供了一种阵列基板,能够改善因前层对位标记受损而造成的后续膜层对位失准。具体地,本发明提供的阵列基板能够改善因钝化层对位标记区域中的公共电极材料残留而造成的金属层对位失准。
图6示意性地示出了根据本发明的实施例的阵列基板的横截面结构图。如图6所示,阵列基板10’包括衬底基板1,其具有显示区域A’以及围绕显示区域A’的周边区域B’。周边区域B’包括至少一个对位标记区域。需要说明的是,为了清楚地描述对位标记区域,图6仅示出位于周边区域B’内的布线区域的结构,而至少一个对位标记区域内的部分对位标记区域的横截面结构图在图7和图8中示出。
图7和图8示意性地示出了根据本发明的实施例的对位标记区域中的部分对位标记区域的横截面结构图。具体地,图7示出的是根据本发明的实施例的包括用于图案化图6中的第一介质层45的第一对位标记区域的横截面结构图。图8示出的是根据本发明的实施例的包括用于图案化图6中的公共电极和金属层的第二对位标记区域的横截面结构图。需要说明的是,在制造阵列基板的过程中,根据实际需要,各个膜层可以覆盖整个衬底基板,也就是,各个膜层同时覆盖显示区域和周边区域(包括对位标记区域)。
在图7和图8中,阵列基板10’包括:在第一和第二对位标记区域内的位于衬底基板1上的对位标记2;在第一和第二对位标记区域内的位于衬底基板1上且位于对位标记2之间的辅助对位标记3;以及覆盖衬底基板1和对位标记2的第一介质层45。
在本发明的实施例中,阵列基板10’还包括在第一和第二对位标记区域内的位于第一介质层45上的第二介质层6。该第二介质层6具有暴露第一介质层45的第一开口6’。该第一开口6’的底部在衬底基板1上的正投影覆盖辅助对位标记3在衬底基板1上的正投影。
在本发明的示例性实施例中,在图7中,第一对位标记区域中的辅助对位标记3包括位于第一介质层45中的凹陷45’。
在本发明的实施例中,在图7中,阵列基板10’还包括在第一对位标记区域内的覆盖凹陷45’、第一介质层45和第二介质层6的第一导电层7。
在本发明的实施例中,第一导电层7与图6的显示区域A’中的公共电极同层设置。需要说明的是,这里的“同层设置”指的是由同一膜层同时形成。
在本发明的示例性实施例中,公共电极的材料包括氧化铟锡。
在图7中,第一开口6’的底部在衬底基板1上的正投影覆盖凹陷45’在衬底基板1上的正投影。
在本发明的实施例中,图7中的第一开口6’具有台阶状的侧壁。由于台阶状的侧壁能够减小结构段差,因而能够改善公共电极材料的残留,不影响后续膜层的对位。
此外,在本发明的实施例中,为了更好地减小结构段差,可以使整个对位标记区域内的第二介质层具有暴露全部对位标记的一个开口,由此,避免造成公共电极材料的残留。
在本发明的示例性实施例中,在图8中,第二对位标记区域中的辅助对位标记3包括位于第一介质层45上的凸起7’。在本公开的实施例中,图8中的凸起7’与图6中的公共电极同层设置。
在图8中,该第一开口6’的底部在衬底基板1上的正投影覆盖凸起7’在衬底基板1上的正投影。
应注意,图7和图8中的辅助对位标记3为图案化对应的膜层时,使用的相应掩模上的对位标记在衬底基板上留下的图案。具体地,图7中的凹陷45’为图案化第一介质层45时,使用的相应掩模上的对位标记在衬底基板上留下的图案。图8中的凸起7’为图案化第一导电层7时,使用的相应掩模上的对位标记在衬底基板上留下的图案。
图9示出了根据本发明的实施例的对位标记区域B1’中的部分对位标记的平面示意图。在本发明的实施例中,凸起7’与凹陷45’不相邻。进一步地,如图9所示,包括用于图6中的第一介质层45的对位标记的第一对位标记区域与包括用于图6中的公共电极和金属层的对位标记的第二对位标记区域不相邻。由此,在第一位标记区域内出现公共电极材料残留的情况下,不会对第二对位标记区域造成影响,从而获得质量较好的膜层图案。
在本发明的实施例中,图7和图8中的对位标记2与图6中显示区域A’中的薄膜晶体管的栅极同层设置。
在本发明的实施例中,第一介质层45包括栅极绝缘层4和位于栅极绝缘层4上的钝化层5。
需要说明的是,在本发明的实施例中,第一对位标记区域包括用于钝化层的对位标记,第二对位标记区域是包括用于公共电极和金属层的对位标记。
在本发明的实施例中,还提供了一种包括如上所述的阵列基板10’的显示装置,能够改善因前层对位标记受损而造成的后续膜层对位失准。
在本发明的实施例中,还提供了一种制备阵列基板的方法。图10示出了根据本发明的实施例的制备阵列基板的方法的流程图。
接下来参考图6-8和图10来描述根据本发明的实施例的制备阵列基板的方法。该方法包括步骤S101-S104。
在步骤S101中,提供衬底基板1。该衬底基板1具有显示区域A’以及围绕显示区域A’的周边区域B’。该周边区域B’包括至少一个对位标记区域(即,包括图7所示的第一对位标记区域和图8所示的第二对位标记区域等)。
参考图7和图8,在步骤S102中,在第一和第二对位标记区域内在衬底基板1上形成对位标记2。在步骤S103中,形成覆盖衬底基板1和对位标记2的第一介质层45。在步骤S104中,在第一和第二对位标记区域内在衬底基板1上且在对位标记2之间形成辅助对位标记3。
在本公开的实施例中,例如,在图7示出的第一对位标记区域内,该辅助对位标记3包括位于第一介质层45中的凹陷45’。再例如,在图8示出的第二对位标记区域内,辅助对位标记3包括位于第一介质层45上的凸起7’。
在本发明的实施例中,参考图7,形成凹陷45’包括:在形成第一介质层45之后,构图第一介质层45以在第一介质层45中形成凹陷45’。
接着,在本发明的实施例中,参考图7和图8,该方法还包括:在步骤S105中,在第一和第二对位标记区域内在第一介质层45上形成第二介质层6;以及在步骤S106中,构图第二介质层6以在第二介质层6中形成暴露第一介质层45的第一开口6’。该第一开口6’的底部在衬底基板1上的正投影覆盖辅助对位标记3在衬底基板1上的正投影。
在本发明的实施例中,在图7示出的第一对位标记区域内,第一开口6’具有台阶状的侧壁。作为示例,通过半色调掩模构图第二介质层6以形成具有台阶状的侧壁的第一开口6’。
在本发明的实施例中,参考图7,方法还包括在第一对位标记区域内形成覆盖凹陷45’、第一介质层45和第二介质层6的第一导电层7。
在本发明的实施例中,在图8示出的第二对位标记区域内,辅助对位标记3包括位于第一介质层45上的凸起7’。
在本发明的实施例中,形成凸起7’包括:构图第一导电层7以形成凸起7’和位于显示区域中的公共电极。
在本发明的示例性实施例中,公共电极的材料包括氧化铟锡。
在本发明的实施例中,图8示出的第二对位标记区域内的凸起7’与图7示出的第一对位标记区域内的凹陷45’不相邻。进一步地,如图9所示,包括用于图6中的第一介质层45的对位标记的第一对位标记区域与包括用于图6中的公共电极和金属层的对位标记的第二对位标记区域不相邻。由此,在第一对位标记区域内出现ITO残留的情况下,不会对第二对位标记区域造成影响,从而获得质量较好的膜层图案。
在本发明的实施例中,参考图6-8,形成对位标记2包括:在衬底基板1上形成第二导电层(未示出);构图第二导电层以在显示区域A’内形成薄膜晶体管的栅极和在标记区域(即,图7示出的第一对位标记区域和图8示出的第二对位标记区域)内形成对位标记2。
在本发明的实施例中,参考图6-8,形成第一介质层45包括:形成覆盖衬底基板1和对位标记2的栅极绝缘层4;以及在栅极绝缘层4上形成钝化层5。
在本发明的实施例中,参考图6,构图第二导电层还包括在周边区域B’形成第一布线。参考图6和图7,构图第一介质层45还包括形成暴露第一布线的第二开口O。
需要说明的是,在本发明的实施例中,第一对位标记区域包括用于钝化层的对位标记,第二对位标记区域是包括用于公共电极和金属层的对位标记。
另外,关于该实施例的各个部件的其他描述与上述实施例类似,在此不再赘述。
以上为了说明和描述的目的提供了实施例的前述描述。其并不旨在是穷举的或者限制本申请。特定实施例的各个元件或特征通常不限于特定的实施例,但是,在合适的情况下,这些元件和特征是可互换的并且可用在所选择的实施例中,即使没有具体示出或描述。同样也可以以许多方式来改变。这种改变不能被认为脱离了本申请,并且所有这些修改都包含在本申请的范围内。
Claims (17)
1.一种阵列基板,包括:
衬底基板,其具有显示区域以及围绕所述显示区域的周边区域,其中所述周边区域包括至少一个对位标记区域;
在所述对位标记区域内的位于所述衬底基板上的对位标记;
在所述对位标记区域内的位于所述衬底基板上且位于所述对位标记之间的辅助对位标记;
覆盖所述衬底基板和所述对位标记的第一介质层;以及
在所述对位标记区域内的位于所述第一介质层上的第二介质层,
其中,所述至少一个对位标记区域中的至少一个中的所述辅助对位标记包括位于所述第一介质层中的凹陷,
其中,所述第二介质层具有暴露所述第一介质层的第一开口,所述第一开口的底部在所述衬底基板上的正投影覆盖所述辅助对位标记在所述衬底基板上的正投影,
其中,所述第一开口具有台阶状的侧壁。
2.根据权利要求1所述的阵列基板,还包括在所述对位标记区域内的覆盖所述凹陷、所述第一介质层和所述第二介质层的第一导电层。
3.根据权利要求2所述的阵列基板,其特征在于,所述至少一个对位标记区域包括第一对位标记区域和第二对位标记区域,
所述第一对位标记区域中的所述辅助对位标记包括所述凹陷,
其中,所述第二对位标记区域中的所述辅助对位标记包括位于所述第一介质层上的凸起。
4.根据权利要求3所述的阵列基板,其特征在于,所述第一对位标记区域与所述第二对位标记区域不相邻。
5.根据权利要求3所述的阵列基板,其特征在于,所述对位标记与所述显示区域中的薄膜晶体管的栅极同层设置,
所述第一介质层包括栅极绝缘层和位于所述栅极绝缘层上的钝化层。
6.根据权利要求3所述的阵列基板,其特征在于,所述第一导电层与所述显示区域中的公共电极同层设置。
7.根据权利要求6所述的阵列基板,其特征在于,所述凸起与所述显示区域中的公共电极同层设置。
8.一种显示装置,包括根据权利要求1至7中任一项所述的阵列基板。
9.一种制备阵列基板的方法,包括:
提供衬底基板,所述衬底基板具有显示区域以及围绕所述显示区域的周边区域,其中所述周边区域包括至少一个对位标记区域;
在所述对位标记区域内在所述衬底基板上形成对位标记;
形成覆盖所述衬底基板和所述对位标记的第一介质层;
在所述对位标记区域内在所述第一介质层上形成第二介质层;
构图所述第二介质层以在第二介质层中形成暴露所述第一介质层的第一开口;以及
在所述对位标记区域内在所述衬底基板上且在所述对位标记之间形成辅助对位标记,
其中,所述至少一个对位标记区域中的至少一个中的所述辅助对位标记包括位于所述第一介质层中的凹陷,
其中,所述第一开口的底部在所述衬底基板上的正投影覆盖所述辅助对位标记在所述衬底基板上的正投影,
其中,所述第一开口具有台阶状的侧壁。
10.根据权利要求9所述的方法,其特征在于,形成所述凹陷包括:在形成所述第一介质层之后,构图所述第一介质层以在所述第一介质层中形成所述凹陷。
11.根据权利要求9所述的方法,其特征在于,通过半色调掩模构图所述第二介质层。
12.根据权利要求9所述的方法,还包括在所述对位标记区域内形成覆盖所述凹陷、所述第一介质层和所述第二介质层的第一导电层。
13.根据权利要求12所述的方法,其特征在于,所述至少一个对位标记区域包括第一对位标记区域和第二对位标记区域,
所述第一对位标记区域中的所述辅助对位标记包括所述凹陷,
其中,所述第二对位标记区域中的所述辅助对位标记包括位于所述第一介质层上的凸起。
14.根据权利要求13所述的方法,其特征在于,所述第一对位标记区域与所述第二对位标记区域不相邻。
15.根据权利要求10所述的方法,其特征在于,形成所述对位标记包括:
在所述衬底基板上形成第二导电层;
构图所述第二导电层以在所述显示区域内形成薄膜晶体管的栅极和在所述标记区域内形成所述对位标记,以及
形成所述第一介质层包括:形成覆盖所述衬底基板和所述对位标记的栅极绝缘层;以及
在所述栅极绝缘层上形成钝化层。
16.根据权利要求15所述的方法,其特征在于,构图所述第二导电层还包括在所述周边区域形成第一布线,以及
构图所述第一介质层还包括形成暴露所述第一布线的第二开口。
17.根据权利要求13所述的方法,其特征在于,形成所述凸起包括构图所述第一导电层以形成所述凸起和位于所述显示区域中的公共电极。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811366421.0A CN111199981B (zh) | 2018-11-16 | 2018-11-16 | 阵列基板及其制备方法、显示装置 |
PCT/CN2019/082078 WO2020098210A1 (en) | 2018-11-16 | 2019-04-10 | Substrate of display panel with alignment marks, and manufacturing method thereof |
EP19856414.8A EP3881357A1 (en) | 2018-11-16 | 2019-04-10 | Substrate of display panel with alignment marks, and manufacturing method thereof |
US16/605,494 US11424193B2 (en) | 2018-11-16 | 2019-04-10 | Substrate of a display panel with alignment marks, and a method of making the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811366421.0A CN111199981B (zh) | 2018-11-16 | 2018-11-16 | 阵列基板及其制备方法、显示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111199981A CN111199981A (zh) | 2020-05-26 |
CN111199981B true CN111199981B (zh) | 2023-04-07 |
Family
ID=70730232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811366421.0A Active CN111199981B (zh) | 2018-11-16 | 2018-11-16 | 阵列基板及其制备方法、显示装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11424193B2 (zh) |
EP (1) | EP3881357A1 (zh) |
CN (1) | CN111199981B (zh) |
WO (1) | WO2020098210A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111882988B (zh) * | 2020-07-31 | 2023-01-31 | 北海惠科光电技术有限公司 | 一种显示面板、显示面板的制作方法和显示装置 |
CN114628403B (zh) * | 2020-11-27 | 2025-02-07 | 京东方科技集团股份有限公司 | 显示基板母板及其制备方法、显示基板及显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6589852B1 (en) * | 2002-05-23 | 2003-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of replicating alignment marks for semiconductor wafer photolithography |
CN105206624A (zh) * | 2015-10-22 | 2015-12-30 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板和显示装置 |
CN105845555A (zh) * | 2015-01-14 | 2016-08-10 | 南京瀚宇彩欣科技有限责任公司 | 半导体装置及其制造方法 |
CN105845710A (zh) * | 2016-05-13 | 2016-08-10 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
CN105990094A (zh) * | 2015-02-05 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种psm对准标记结构的制备方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070273803A1 (en) * | 2006-05-25 | 2007-11-29 | Meng-Chi Liou | Active component array substrate and fabricating method thereof |
TWI446074B (zh) * | 2011-01-28 | 2014-07-21 | Chunghwa Picture Tubes Ltd | 薄膜電晶體陣列基板及其製作方法 |
KR102164941B1 (ko) | 2014-01-13 | 2020-10-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 |
KR20170038964A (ko) * | 2015-09-30 | 2017-04-10 | 삼성디스플레이 주식회사 | 표시 패널 및 그의 제조 방법 |
CN105446039B (zh) | 2016-01-04 | 2018-10-12 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
KR102602083B1 (ko) * | 2016-03-14 | 2023-11-14 | 삼성디스플레이 주식회사 | 표시 장치 |
-
2018
- 2018-11-16 CN CN201811366421.0A patent/CN111199981B/zh active Active
-
2019
- 2019-04-10 EP EP19856414.8A patent/EP3881357A1/en not_active Withdrawn
- 2019-04-10 US US16/605,494 patent/US11424193B2/en active Active
- 2019-04-10 WO PCT/CN2019/082078 patent/WO2020098210A1/en unknown
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6589852B1 (en) * | 2002-05-23 | 2003-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of replicating alignment marks for semiconductor wafer photolithography |
CN105845555A (zh) * | 2015-01-14 | 2016-08-10 | 南京瀚宇彩欣科技有限责任公司 | 半导体装置及其制造方法 |
CN105990094A (zh) * | 2015-02-05 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种psm对准标记结构的制备方法 |
CN105206624A (zh) * | 2015-10-22 | 2015-12-30 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板和显示装置 |
CN105845710A (zh) * | 2016-05-13 | 2016-08-10 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
Also Published As
Publication number | Publication date |
---|---|
US11424193B2 (en) | 2022-08-23 |
WO2020098210A1 (en) | 2020-05-22 |
US20210366836A1 (en) | 2021-11-25 |
EP3881357A1 (en) | 2021-09-22 |
CN111199981A (zh) | 2020-05-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109326614B (zh) | 显示基板及其制造方法、显示装置 | |
US8017423B2 (en) | Method for manufacturing a thin film structure | |
WO2017133097A1 (zh) | 阵列基板及其制造方法以及显示面板 | |
CN109283758B (zh) | 阵列基板及其制作方法、显示装置 | |
CN105206624B (zh) | 阵列基板及其制备方法、显示面板和显示装置 | |
WO2018120691A1 (zh) | 阵列基板及其制造方法、显示装置 | |
CN111199981B (zh) | 阵列基板及其制备方法、显示装置 | |
CN105826330A (zh) | 阵列基板及其制作方法、显示面板、显示装置 | |
US8584053B2 (en) | Manufacturability enhancements for gate patterning process using polysilicon sub layer | |
CN110176474B (zh) | 显示面板及其制造方法、显示装置 | |
CN106129063B (zh) | 薄膜晶体管阵列基板及其制造方法 | |
CN108305881B (zh) | 阵列基板及其制造方法、显示面板、显示装置 | |
CN106298811A (zh) | 阵列基板及其制备方法、显示装置 | |
CN110767539B (zh) | 一种显示基板及其制作方法、显示装置 | |
CN110690231A (zh) | 显示背板及其制作方法、显示面板和显示装置 | |
WO2017181753A1 (zh) | 阵列基板、显示面板、显示装置及阵列基板制作方法 | |
CN110114882A (zh) | 显示基板、显示装置、掩模板和制造方法 | |
US10942403B2 (en) | Display substrate and display apparatus | |
CN107507822B (zh) | 一种阵列基板及其制备方法、显示装置 | |
CN109300926B (zh) | 一种显示面板及其制作方法 | |
CN107425011A (zh) | 阵列基板及其制作方法、显示装置 | |
JP2000077312A (ja) | 半導体装置 | |
CN114823737B (zh) | 显示面板、显示装置及显示面板的制作方法 | |
CN112466918A (zh) | 一种显示基板及其制备方法、显示装置 | |
CN110429061B (zh) | 一种显示基板及其制作方法、显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |