CN111129107A - 半导体器件及其制作方法 - Google Patents

Abstract

本公开提供一种半导体器件及其制作方法，其中该半导体器件包括：半导体衬底，所述半导体衬底包括导电沟道；第一掺杂区，位于所述导电沟道的第一侧；第二掺杂区，位于所述导电沟道的第二侧；轻掺杂区，位于所述第一掺杂区和所述导电沟道以及所述第二掺杂区和所述导电沟道之间，且所述轻掺杂区中掺杂离子的浓度随着所述导电沟道的深度的变化而变化。本公开通过对加工工艺进行改进，形成离子浓度渐变的轻掺杂区，同时使得导电沟道的长度随着所述导电沟道的深度的增加而变长，以此来降低半导体器件发生结面崩溃的风险，抑制热载流子效应，降低漏电流。

Description

半导体器件及其制作方法

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体器件及其制作方法。

背景技术

集成电路中的金属氧化物半导体场效应晶体管(Metal Oxide SemiconductorField Effect Transistor，简称MOSFET)器件工作一段时间后，器件的电学性能会逐步发生变化。

目前，半导体器件的沟道尺寸已进入纳微米时代，器件在操作过程中，短沟道效应特别严重。在高漏极偏压作用下产生的漏致势垒降低效应(Drain Induced BarrierLowering，简称DIBL)造成阈值电压大幅下降，使得短沟道效应变得更为严重。由于纳米级别的器件在PN接面能位分布空间缩短，更加深了短沟道效应以及热载子注入效应的泄漏电流对器件特性的影响。

因此，现有技术的技术方案会因短沟道效应及热载子注入效应造成阈值电压的大幅降低，以及热载流子注入效应所产生的泄漏电流对器件的寿命以及稳定性产生不良影响，还存在有待改进之处。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体器件及其制作方法，用于至少在一定程度上克服由于相关技术中因短沟道效应及热载子注入效应造成阈值电压的大幅降低以及热载流子注入效应所产生的泄漏电流对器件的寿命以及稳定性产生不良影响的问题。

根据本公开的一个方面，提供一种半导体器件，包括：

半导体衬底，所述半导体衬底包括导电沟道；

第一掺杂区，位于所述导电沟道的第一侧；

第二掺杂区，位于所述导电沟道的第二侧；

轻掺杂区，位于所述第一掺杂区和所述导电沟道以及所述第二掺杂区和所述导电沟道之间，且所述轻掺杂区中掺杂离子的浓度随着所述导电沟道的深度的变化而变化。

在本公开的一种示例性实施例中，所述导电沟道的长度随着所述导电沟道的深度的增加而递增。

在本公开的一种示例性实施例中，所述第一轻掺杂区和所述第二轻掺杂区中掺杂离子的浓度随着所述导电沟道的深度的增加而递减。

在本公开的一种示例性实施例中，还包括：

栅极结构，位于所述导电沟道之上；

间隔层，包覆在所述栅极结构的侧壁上，所述间隔层由至少2层间隔侧壁组成；

其中所述轻掺杂区与所述导电沟道的边界由所述间隔侧壁的厚度限定。

在本公开的一种示例性实施例中，所述轻掺杂区为经过多次不同浓度的离子注入形成。

根据本公开的一个方面，提供一种半导体器件的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成栅极结构，所述栅极结构下方的所述半导体衬底中形成导电沟道；

在所述栅极结构表面的侧壁上形成第一间隔侧壁，，并通过所述第一间隔侧壁定义出第一次轻掺杂离子注入区域；

按照所述第一次轻掺杂离子注入区域进行第一次离子注入；

在所述第一间隔侧壁表面形成第二间隔侧壁，并通过所述第二间隔侧壁定义出第二次轻掺杂离子注入区域；

按照所述第二次轻掺杂离子注入区域进行第二次离子注入；

所述第一次离子注入区域和所述第二次离子注入区域组成轻掺杂区；

在所述导电沟道的两侧分别形成第一掺杂区、第二掺杂区，所述轻掺杂区位于所述第一掺杂区与所述导电沟道之间以及所述第二掺杂区与所述导电沟道之间。

在本公开的一种示例性实施例中，至少进行2次间隔侧壁的形成和2次离子注入。

在本公开的一种示例性实施例中，所述第二次离子注入浓度小于所述第一次离子注入浓度，所述第二次离子注入深度大于所述第一次离子注入深度。

在本公开的一种示例性实施例中，多次离子注入中，后次注入离子浓度小于前次离子注入浓度，后次离子注入深度大于前次离子注入深度。

在本公开的一种示例性实施例中，还包括：在所述第一次离子注之前进行Halo离子注入。

本公开实施例提供的半导体器件及其制作方法，通过对导电沟道和源极/漏极电极区之间的轻掺杂区的掺杂浓度进行控制，形成具有调变浓度的轻掺杂区，使得导电沟道的长度随着所述导电沟道的深度的增加而变长，以此来有效增加硅表面沟道下方两端源/漏区域间的距离，降低漏极和硅基板逆偏时的最大电场强度以改善MOSFET短沟道效应、热载子注入效应、降低泄漏电流及增加崩溃电压，提升半导体器件的可靠度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中传统的具有LDD的半导体器件的结构示意图。

图2是相关技术中热载子注入效应下漏电流路径示意图。

图3是相关技术中穿隧效应下崩溃电流路径示意图。

图4是本公开实施例中半导体器件的示意图。

图5是本公开实施例中半导体器件的制作方法的流程图。

图6是本公开一个实施例中半导体器件制作方法的实施流程图。

图7是本公开一个实施例中步骤S601完成后的剖面示意图。

图8是本公开一个实施例中步骤S602完成后的剖面示意图。

图9是本公开一个实施例中步骤S603完成后的剖面示意图。

图10是本公开一个实施例中步骤S604完成后的剖面示意图。

图11是本公开一个实施例中步骤S605完成后的剖面示意图。

图12是本公开一个实施例中步骤S606完成后的剖面示意图。

图13是本公开一个实施例中步骤S607完成后的剖面示意图。

图14是本公开一个实施例中步骤S608完成后的剖面示意图。

图15是本公开一个实施例中步骤S609完成后的剖面示意图。

图16是本公开一个实施例中步骤S610完成后的剖面示意图。

图17是本公开一个实施例中步骤S611完成后的剖面示意图。

图18是本公开一个实施例中步骤S612完成后的剖面示意图。

图19是本公开一个实施例中步骤S613完成后的剖面示意图。

图20是本公开一个实施例中步骤S614完成后的剖面示意图。

图21是本公开一个实施例中步骤S615完成后的剖面示意图。

图22是本公开一个实施例中步骤S616完成后的剖面示意图。

图23是本公开一个实施例中步骤S617完成后的剖面示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

在本公开的相关实施例中，随着栅极宽度不断减小，栅结构下的沟道长度也不断减小，为了有效防止短沟道效应，在集成电路制造工艺中引入轻掺杂漏极(Lightly DopedDrain，简称LDD)。

图1为传统的具有LDD的半导体器件的结构示意图，如图1所示，半导体器件100包括衬底101、阱102、源极掺杂区103、漏极掺杂区104、靠近源极掺杂区103和漏极掺杂区104设置的轻掺杂漏极区105、栅极氧化层106和栅电极107组成的栅极结构，以及覆盖所述栅极结构之上和侧壁的间隔层108，其中衬底101可以为Si衬底，栅极氧化层106可以为二氧化硅SiO2。

图2为热载子注入效应下漏电流路径示意图，如图2所示，以NMOS为例，其中N表示电子，P表示空穴，S表示源极，D表示漏极，G表示栅极，源极S接地，由于漏极D电压V_D大于源极D电压V_S。在衬底与源、漏、沟道之间有反向电流流过，衬底中的电子被耗尽区的电场拉出并加速向沟道运动，当PN结面逆偏最大电场附近的电场足够高时，这些电子有足够的能量可以到达衬底Si与栅氧SiO2界面，并注入到SiO2中，造成器件的阈值电压、泄漏电流及操作寿命的恶化，然而随着半导体器件沟道尺寸的减小，由于PN接面能位分布空间缩短，更加深了短沟道效应以及热载子注入效应对器件特性的影响。

图3为穿隧效应下崩溃电流路径示意图，如图3所示，在耗尽区边界产生由源极流向漏极的崩溃电流，随着器件沟道尺寸的缩小，也会更加容易使得穿隧崩溃(Punch-Through Breakdown)电压下降。

为了满足降低器件导通时的串联电阻，提升驱动电流的能力，在半导体器件的前段制程中，源/漏区域需要高浓度离子注入。尽管有LDD结构的存在，由于源/漏区域的高浓度离子注入后，经过后续高温回火，源/漏区域的高掺杂元素往往横向扩散进入沟道区，使得硅表面沟道下方两端源极和漏极区域间的距离变短(如图1所示)，造成阈值电压随着短沟道效应造成器件操作过程的不稳定，增加漏极和硅基板逆偏时的最大电场强度，造成严重的热载子效应，导致泄漏电流的增加以及穿隧电压的下降。

基于上述，如何进行LDD优化的设计来有效抑制短沟道及热载子注入效应所造成阈值电压的大幅降低、降低泄漏电流以及如何提高崩溃电压，对于半导体器件性能的提高有重要意义。

本公开能够在不增加掩膜数目来抑制工艺成本增加的前提下，提供一种具有调变浓度的轻掺杂漏极区，以此来有效增加硅表面沟道下方两端源/漏区域间的距离，降低漏极和硅基板逆偏时的最大电场强度以改善MOSFET短沟道效应、热载子注入效应、降低泄漏电流及增加崩溃电压的制程方法。

下面结合附图对本公开示例实施方式进行详细说明。

图4是本公开实施例中半导体器件的示意图。

如图4所示，本公开提供的半导体器件包括：半导体衬底401，所述半导体衬底401包括第一掺杂区403、第二掺杂区404、轻掺杂区和导电沟道，第一掺杂区403位于所述导电沟道的第一侧，第二掺杂区404位于所述导电沟道的第二侧。轻掺杂区位于所述第一掺杂区403和所述导电沟道以及所述第二掺杂区404和所述导电沟道之间，且所述轻掺杂区中掺杂离子的浓度和分布区域随着所述导电沟道的深度的变化而变化。

如图4所示，本实施例中的轻掺杂区包括第一轻掺杂区405和第二轻掺杂区406，第一轻掺杂区405位于所述第一掺杂区403与所述导电沟道之间；第二轻掺杂区406位于所述第二掺杂区404与所述导电沟道之间。

基于本公开实施例提供的半导体器件，通过对导电沟道和源极/漏极电极区之间的轻掺杂区的掺杂浓度和分布区域进行控制，形成具有调变浓度的轻掺杂区，同时使得导电沟道的长度随着所述导电沟道的深度的增加而变长，可以有效增加硅表面沟道下方两端源/漏区域间的距离，降低漏极和硅基板逆偏时的最大电场强度以改善MOSFET短沟道效应、热载子注入效应、降低泄漏电流及增加崩溃电压。

以图4所示的半导体器件为例，在半导体器件中，导电沟道和掺杂区具体的可以位于半导体衬底401经过掺杂形成的阱402中，轻掺杂区中掺杂离子的浓度随导电沟道变化，同时所述导电沟道的长度随着所述导电沟道的深度的增加而变长。

在本公开的一种示例性实施例中，轻掺杂区中掺杂离子的浓度随导电沟道变化具体为：所述轻掺杂区中掺杂离子的浓度随着所述导电沟道的深度的增加而递减，所述导电沟道的长度随着所述导电沟道深度的增加而递增。

在本公开的一种示例性实施例中，由于所述轻掺杂区包括第一轻掺杂区405和第二轻掺杂区406，其中所述第一轻掺杂区405和所述第二轻掺杂区406中掺杂离子的浓度随着所述导电沟道的深度的增加而递减，同时导电沟道的长度随着深度的增加而递增。变化趋势如图4所示，位于导电沟道第一侧(如图4中所示的左侧)的第一轻掺杂区405与导电沟道的边界呈现出沿着导电沟道的深度的增加而逐渐向远离导电沟道的方向倾斜，相反的，位于导电沟道第二侧(如图4中所示的右侧)的第二轻掺杂区406与导电沟道的边界呈现出沿着导电沟道的深度的增加而逐渐向远离导电沟道的方向倾斜。

在本公开的一种示例性实施例中，其中所述轻掺杂区距离所述第一掺杂区和/或所述第二掺杂区的最远的边界由所述间隔层邻近所述栅极结构侧壁上的间隔层的位置限定，所述轻掺杂区距离所述第一掺杂区和/或所述第二掺杂区的最近的边界由所述间隔层远离所述栅极结构侧壁上的间隔层的位置限定。

在本公开的一种示例性实施例中，如图4所示，在半导体器件中除了上述结构之外，还包括：栅极氧化层407、栅电极410和栅极保护层415组成的栅极结构，所述栅极结构位于所述导电沟道之上，栅极氧化层407形成在半导体衬底401的表面。

另外，半导体器件中还包括：间隔层，覆盖在所述栅极结构的侧壁，其中间隔层由至少2层间隔侧壁组成。具体的，间隔层包括栅极结构第一侧壁(如图4所示的左侧壁)表面的第一间隔层408和栅极结构第二侧壁(如图4所示的右侧壁)表面的第二间隔层409。在一示例性实施例中，所述第一间隔层408和所述第二间隔层409由至少2层间隔侧壁组成。具体的，所述间隔侧壁的成分相同或不同或部分不同。在一示例实施例，所述间隔侧壁由第一间隔侧壁和第二间隔侧壁组成，所述第一间隔侧壁为氮化硅，所述第二间隔侧壁为氧化硅。在另一示例实施例，所述间隔侧壁均为氮化硅或者氧化硅。所述间隔侧壁的厚度相同或不同或部分不同，在一示例实施例，所述间隔侧壁的厚度相同，均为2nm，利用间隔侧壁形成的轻掺杂区的分布与导电沟道的分界呈线性变化，导电沟道的长度随深度的变化呈线性递增。在另一示例性实施例中，所述间隔侧壁的厚度不相同或部分不同，以第一间隔侧壁和第二间隔侧壁为例，所述第一间隔侧壁厚度为2nm，所述第二间隔侧壁厚度为3nm，利用间隔侧壁形成的轻掺杂区的分布与导电沟道的分界呈非线性变化，导电沟道的长度随深度的变化而单调递增。

在本公开的一种示例性实施例中，第一掺杂区403可以为源极区403，第二掺杂区404可以为漏极区404，因此在半导体衬底401上还包括对应源极区403形成的源极412和对应漏极区404形成的漏极411。另外，在栅电极410之上还形成有栅极接触413，栅极接触413可以与源极412和漏极411经同一层金属刻蚀而分别形成在不同位置的金属电极。

还需要说明的是，在源极412与源极区403之间、漏极411与漏极区404之间以及栅电极410与栅极接触413之间均形成欧姆接触区414。其中图4中仅对一个欧姆接触区(即对应漏极区404的欧姆接触区)进行标记，而实际上在对应源极区403以及栅电极410之上也均有欧姆接触区存在。欧姆接触是指金属与半导体的接触时的接触面的电阻值远小于半导体本身的电阻，使得半导体器件操作时，大部分的电压降在活动区而不在接触面，实现欧姆接触的主要措施是在半导体表面层进行高掺杂或者引入大量复合中心。

在本公开的一种示例性实施例中，所述轻掺杂区(第一轻掺杂区和第二轻掺杂区)为经过多次不同浓度的离子注入形成。进行多次离子注入时的离子注入的浓度和能量也不同，其中第一次离子注入时离子浓度最大，离子注入的能量最小，从而决定第一次离子注入在轻掺杂区形成的掺杂浓度最大，掺入深度最浅，即最靠近半导体衬底401表面。然后，每次离子注入时逐渐减小离子浓度，加大离子注入的能量，也就是越是靠近半导体衬底401表面的位置掺杂离子浓度越大，越是远离半导体衬底401表面的位置掺杂离子浓度越小，从而形成离子浓度递减变化的轻掺杂区。在一示例实施例，第一次离子注入的离子能量为1KeV，浓度是5E14每平方厘米，第二次离子注入的离子能量为6KeV，浓度是5E13每平方厘米。在另一示例实施例中，所述离子能量和浓度也可以按一定比例关系设定，第一次离子注入的离子能量为1KeV，浓度是5E14每平方厘米，第二次离子注入能量为第一次离子注入的离子能量的1.5倍，即1.5KeV，第二次离子注入浓度为第一次离子注入的浓度的0.8倍，即4E14每平方厘米，以此类推第三次离子注入能量和浓度，第四次离子注入能量和浓度，第五次离子注入能量和浓度……，从而形成线性调变的轻掺杂区域。进行多次离子注入时，所述离子注入的种类相同或不同或部分不同。在一示例实施例，P型离子注入均为磷离子。在另一示例实施例，P型离子注入为磷离子和砷离子，具体的，以三次离子注入为例，第一次离子注入为磷离子，第二次离子注入为砷离子，第三次离子注入为磷离子。

还需要说明的是，在使用时，半导体器件的栅极连接扫描信号线，以便向MOS场效应管的栅极输入栅极电压Vg。漏极连接数据线，以便向MOS场效应管的漏极输入数据电压Vd。

综上所述，本公开实施例中提供的半导体器件中由于调变离子浓度分布的LDD区域的存在，使得硅基板(半导体衬底401)内的导电沟道横向长度将由硅表面向硅基板内部逐渐递增来避免短沟道效应，且同时可避免穿隧崩溃，或提升穿隧崩溃电压，由于LDD区域浓度的递减，将会改变(或降低)LDD和硅基板间PN接面逆偏时的最大电场位置及降低其电场大小，减少热载子效应所产生的漏电流，使半导体器件的工作热载子注入效应、降低泄漏电流及增加崩溃电压，提升半导体器件的可靠度。

对于上述半导体器件，以NMOS管为例，其半导体衬底401可以采用N型衬底，在N型衬底401上设置有掺入P型离子(如硼B等+3价离子)形成的P阱402，第一掺杂区403、第二掺杂区404、第一轻掺杂区405和第二轻掺杂区406掺入的离子类型也是N型离子，如磷P或砷As等+5价离子。同理，如果是PMOS管，则掺杂离子类型等需要对应调整，此处不再赘述。

图5是本公开实施例中半导体器件的制作方法的流程图，包括以下步骤：

如图5所示，在步骤S501中，提供半导体衬底。具体的，所述半导体衬底是硅衬底，氮化镓、砷化镓和绝缘体上硅衬底中的一种，所述半导体衬底可以直接是P型衬底或N型衬底，还可以是在N型衬底上形成的P阱或是在P型衬底上形成的N阱。

如图5所示，在步骤S502中，在所述半导体衬底上形成栅极结构，所述栅极结构下方的所述半导体衬底中形成导电沟道。

如图5所示，在步骤S503中，在所述栅极结构的侧壁上形成第一间隔侧壁，并通过所述第一间隔侧壁定义出第一次轻掺杂离子注入区域。

如图5所示，在步骤S504中，按照所述第一次轻掺杂离子注入区域进行第一次离子注入。

如图5所示，在步骤S505中，在所述第一间隔侧壁表面形成第二间隔侧壁，并通过所述第二间隔侧壁定义出第二次轻掺杂离子注入区域，其中所述第二次轻掺杂离子注入区域小于第一次轻掺杂离子注入区域。

如图5所示，在步骤S506中，按照所述第二次轻掺杂离子注入区域进行第二次离子注入。

如图5所示，在步骤S507中，所述第一次离子注入区域和所述第二次离子注入区域组成轻掺杂区。

如图5所示，在步骤S508中，在所述导电沟道的两侧分别形成第一掺杂区、第二掺杂区，所述轻掺杂区位于所述第一掺杂区与所述导电沟道之间以及所述第二掺杂区与所述导电沟道之间。

需要说明的是，在本实例中需要至少进行2次间隔侧壁的形成和2次离子注入，即多次重复步骤S505的构图工艺形成间隔侧壁以及步骤S506的离子注入工艺。具体的，所述间隔侧壁的成分相同或不同或部分不同。在一示例实施例，所述间隔侧壁由第一间隔侧壁和第二间隔侧壁组成，所述第一间隔侧壁为氮化硅，所述第二间隔侧壁为氧化硅。在另一示例实施例，所述间隔侧壁均为氮化硅或者氧化硅。所述间隔侧壁的厚度相同或不同或部分不同，在一示例实施例，所述间隔侧壁的厚度相同，均为2nm，利用间隔侧壁形成的轻掺杂区的分布与导电沟道的分界呈线性分布，导电沟道的长度随深度的变化呈线性递增。在另一示例性实施例中，所述间隔侧壁的厚度不相同或部分不同，以第一间隔侧壁和第二间隔侧壁为例，所述第一间隔侧壁厚度为2nm，所述第二间隔侧壁厚度为3nm，利用间隔侧壁形成的轻掺杂区的分布与导电沟道的分界呈非线性变化，导电沟道的长度随深度的变化而单调递增。

在本公开的一种示例性实施例中，所述第二次离子注入的能量大于所述第一次离子注入的能量，以使在轻掺杂区注入离子的深度逐渐加深。所述第二次离子注入的浓度小于所述第一次离子注入的浓度，以使在轻掺杂区注入离子的浓度随深度的增加而逐渐减少。在至少大于2次的离子注入中，后次注入离子浓度小于前次离子注入浓度，后次离子注入深度大于前次离子注入深度。在一示例实施例，第一次离子注入的离子能量为1KeV，浓度是5E14每平方厘米，第二次离子注入的离子能量为6KeV，浓度是5E13每平方厘米。在另一示例实施例中，所述离子能量和浓度也可以按一定比例关系设定，第一次离子注入的离子能量为1KeV，浓度是5E14每平方厘米，第二次离子注入能量为第一次离子注入的离子能量的1.5倍，即1.5KeV，第二次离子注入浓度为第一次离子注入的浓度的0.8倍，即4E14每平方厘米，以此类推第三次离子注入能量和浓度，第四次离子注入能量和浓度，第五次离子注入能量和浓度……，从而形成线性调变的轻掺杂区域。进行多次离子注入时，所述离子注入的种类相同或不同或部分不同。在一示例实施例，P型离子注入均为磷离子。在另一示例实施例，P型离子注入为磷离子和砷离子，具体的，以三次离子注入为例，第一次离子注入为磷离子，第二次离子注入为砷离子，第三次离子注入为磷离子。

在本公开的一种示例性实施例中，在所述第一次离子注之前还包括：进行Halo离子注入。

以下图6结合一具体实例对上述半导体器件的制作方法进行介绍，包括如下步骤：

步骤S601，在半导体衬底上沉积氧化物。图7示出步骤S601完成后的剖面示意图，即在半导体衬底701上形成氧化物702。其中半导体衬底701的类型可以是N型或P型，本实施例中以NMOS管为例，其可以采用N型半导体衬底。

步骤S602，进行阱区离子注入，在半导体衬底701之上一定深度区域内形成阱703。图8示出步骤S602完成后的剖面示意图，即在半导体衬底701中形成阱703。仍以NMOS管为例，在N型半导体衬底上经过离子注入形成P阱，反之，如果是PMOS管，则是在P型半导体衬底上经过离子注入形成N阱。

步骤S603，通过离子注入调整阈值电压。图9示出步骤S603完成后的剖面示意图。通常影响阈值电压的因素较多，例如可以通过控制氧化层厚度和离子注入等方式实现对MOS管阈值电压的调整，本实施例中通过在半导体衬底表面处注入硼离子(导致阈值电压正偏移)或磷离子(导致阈值电压负偏移)等杂质离子，通过精确控制注入离子的能量和浓度，以调整半导体表面杂质浓度，从而达到调整阈值电压的目的。

步骤S604，进行退火及去除氧化物。图10示出步骤S604完成后的剖面示意图。离子注入后进行退火，可以加热注入硅片，氧化生成保护膜，修复晶格损伤，能够实现离子再分布，减小杂质浓度差，使杂质原子移动到晶格点，激活注入杂质。退火后还需要去除氧化物702，例如可以采用干法刻蚀对氧化物进行去除。

步骤S605，形成栅极氧化层。图11示出步骤S605完成后的剖面示意图，在阱703上形成栅极氧化层704。

步骤S606，进行栅极材料的制作，所述栅极材料可以是多晶硅及离子注入形成。图12示出步骤S606完成后的剖面示意图，在栅极氧化层704上沉积形成多晶硅材料，然后在进行离子注入，如果是NMOS管，则该步骤中离子注入的离子类型是磷等N型离子；如果是PMOS管，则该步骤中离子注入的离子类型是硼等P型离子。

步骤S607，对注入离子的多晶硅栅极材料进行退火。图13示出步骤S607完成后的剖面示意图，该步骤中的退火同步骤S604的退火原理与过程相同，氧化生成保护膜，修复晶格损伤，能够实现离子再分布，减小杂质浓度差，使杂质原子移动到晶格点，激活注入杂质，从而在栅极氧化层704上形成栅电极705。另外，退火后进一步于栅电极705上沉积一层保护层706。

步骤S608，通过蚀刻工艺定义出主动区沟道。图14示出步骤S608完成后的剖面示意图，经过刻蚀工艺留下部分栅极氧化层704、栅电极705和保护层706。本实施例中的开始工艺可以根据需要选择湿刻或干刻方法实现，此处不再赘述。

步骤S609，进行第一间隔侧壁层的沉积及蚀刻来定义出第一次LDD离子注入区域。图15示出步骤S609完成后的剖面示意图，在图14所示的结构上进行SiN/SiO的沉积，形成第一间隔侧壁层(第一间隔侧壁层和后面步骤形成的第二间隔侧壁层均用707表示)，然后经过刻蚀工艺刻蚀掉多余部分，仅保留覆盖在栅极氧化层704、栅电极705以及保护层706的侧壁的部分，即定义出第一次LDD离子注入区域，如图15所示。

步骤S610，进行晕环离子注入(Halo implant)。图16示出步骤S610完成后的剖面示意图，如图16所示，在定义的第一次LDD离子注入区域进行晕环离子注入，从而导电沟道区域靠近掺杂区的位置处形成晕环区。其中，注入晕环区的离子类型与轻掺杂区的离子类型相反，注入晕环区的离子能量大于注入轻掺杂区的离子能量，注入晕环区的离子浓度小于注入轻掺杂区的离子浓度，通过晕环离子注入来改善HCI效应，避免穿隧崩溃效应，该步骤可以根据需要而选择性地增加在整个制程中。以制作NMOS为例，注入轻掺杂区的离子类型是N型，那么注入晕环区的离子类型是P型，本实施例中注入晕环区的离子能量为10～60KeV，浓度是5E12～5E13每平方厘米。

步骤S611，进行第一次LDD离子注入。图17示出步骤S611完成后的剖面示意图，第一次离子注入的浓度最高，能量最小，离子注入的深度最浅，接近硅基板表面。本实施例中第一次注入轻掺杂区的离子能量为1KeV，浓度是5E14每平方厘米。

步骤S612，进行第二间隔侧壁层的沉积及蚀刻来定义出第二次LDD离子注入区域。图18示出步骤S612完成后的剖面示意图，原理和加工过程同上述步骤S609，此处不再赘述。如图18所示，该步骤是在上述步骤的基础上继续沉积，所述第二间隔侧壁形成在所述第一间隔侧壁的表面上(第一间隔侧壁和第二间隔侧壁仅是分次形成，其材料和沉积方式相同，因此均用707表示)。

步骤S613，进行第二次LDD离子注入。图19示出步骤S613完成后的剖面示意图，第二次离子注入的浓度小于前次注入浓度，能量比第一次离子注入的能量大，使得离子注入的深度较前次注入深度更深，距离硅基板的表面更远。然后以此类推，完成N次间隔侧壁层的沉积刻蚀以及LDD离子注入。本实施例中第二次注入轻掺杂区的离子能量为2KeV，浓度是3E14每平方厘米。

步骤S614，进行最后第一次LDD离子注入。图20示出步骤S614完成后的剖面示意图，最后一次离子注入的浓度最小，能量最大，离子注入的深度最深，从而完成掺杂LDD注入工艺。本实施例中最后一次注入轻掺杂区的离子能量为6KeV，浓度5E13每平方厘米。

步骤S615，进行源漏极侧壁(Side Wall)介电层沉积及蚀刻来定义出源/漏区域。图21示出步骤S615完成后的剖面示意图，即形成的介电层(第一间隔侧壁层和第二间隔侧壁层707)定义出位于阱703两边的源极和漏极的区域。

步骤S616，进行源/漏区域离子注入。图22示出步骤S616完成后的剖面示意图，分别在阱中形成两区域708'和709'。

步骤S617，进行退火。图23示出步骤S617完成后的剖面示意图，该步骤中的退火同步骤S604和步骤S607的退火原理与过程相同，分别在阱中形成源极区708和漏极区709，并在源极区708与导电沟道之间以及漏极区709与导电沟道之间形成轻掺杂区710。该请掺杂区710是通过第一次离子注入区域和第二次离子注入区域组成的。

该步骤之后再通过掩膜进行蚀刻，定义出电极接触窗区域(即欧姆接触区)，并进行离子注入以及退火，来降低接触电阻。例如分别在栅极结构对应的窗口以及源极区和漏极区对应的窗口分别形成三个欧姆接触区。然后，进行金属电极沉积和蚀刻完成MOSFET器件，最终得到如图4所示的器件，通过对沉积的金属层进行刻蚀，可以在栅极结构上形成栅极接触，在源极区之上形成源极，在漏极区之上形成漏极。

基于上述步骤S601至步骤S617，结合图7至图23示出的剖面示意图可以看出，本实施例提供的制作方法在完成晕环离子注入之后，利用LDD掺杂元素离子注入与间隔层沉积蚀刻制程来回多次进行，其中，掺杂离子的注入浓度将随注入次数增加而依序递减，且注入能量随次数依序递增，以完成浓度递减分布的LDD区域。

综上所述，通过采用本实施例提供的半导体器件的制作方法，由于LDD区域以及离子浓度随导电沟道深度的增加而变小，使得硅基板内的导电沟道横向长度将由硅表面向硅基板内部逐渐递增来避免短沟道效应，且同时可避免穿隧崩溃，或提升穿隧崩溃电压，由于LDD区域浓度的递减，将会改变(或降低)LDD和硅基板间PN接面逆偏时的最大电场位置及降低其电场大小，减少热载子效应所产生的漏电流，使半导体器件的工作热载子注入效应、降低泄漏电流及增加崩溃电压，提升半导体器件的可靠度。

所属技术领域的技术人员能够理解，本发明的各个方面可以实现为系统、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。

此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底包括导电沟道；

第一掺杂区，位于所述导电沟道的第一侧；

第二掺杂区，位于所述导电沟道的第二侧；

轻掺杂区，位于所述第一掺杂区和所述导电沟道以及所述第二掺杂区和所述导电沟道之间，且所述轻掺杂区中掺杂离子的浓度和分布区域随着所述导电沟道的深度的变化而变化。

2.如权利要求1所述的半导体器件，其特征在于，所述导电沟道的长度随着所述导电沟道深度的增加而递增。

3.如权利要求1所述的半导体器件，其特征在于，所述第一轻掺杂区和所述第二轻掺杂区中掺杂离子的浓度随着所述导电沟道的深度的增加而递减。

4.如权利要求1所述的半导体器件，其特征在于，还包括：

栅极结构，位于所述导电沟道之上；

间隔层，包覆在所述栅极结构的侧壁上，所述间隔层由至少2层间隔侧壁组成；

其中所述轻掺杂区与所述导电沟道的边界由所述间隔侧壁的厚度限定。

5.如权利要求4所述的半导体器件，其特征在于，所述轻掺杂区为经过多次不同浓度的离子注入形成。

6.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成栅极结构，所述栅极结构下方的所述半导体衬底中形成导电沟道；

在所述栅极结构表面的侧壁上形成第一间隔侧壁，通过所述第一间隔侧壁定义出第一次轻掺杂离子注入区域；

按照所述第一次轻掺杂离子注入区域进行第一次离子注入；

在所述第一间隔侧壁表面形成第二间隔侧壁，并通过所述第二间隔侧壁定义出第二次轻掺杂离子注入区域；

按照所述第二次轻掺杂离子注入区域进行第二次离子注入；

所述第一次离子注入区域和所述第二次离子注入区域组成轻掺杂区；

在所述导电沟道的两侧分别形成第一掺杂区、第二掺杂区，所述轻掺杂区位于所述第一掺杂区与所述导电沟道之间以及所述第二掺杂区与所述导电沟道之间。

7.如权利要求6所述的半导体器件的制作方法，其特征在于，至少进行2次间隔侧壁的形成和2次离子注入。

8.如权利要求6所述的半导体器件的制作方法，其特征在于，所述第二次离子注入浓度小于所述第一次离子注入浓度，所述第二次离子注入深度大于所述第一次离子注入深度。

9.如权利要求7所述的半导体器件的制作方法，其特征在于，多次离子注入中，后次注入离子浓度小于前次离子注入浓度，后次离子注入深度大于前次离子注入深度。

10.如权利要求6所述的半导体器件的制作方法，其特征在于，还包括：在所述第一次离子注之前进行Halo离子注入。

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