CN111063689B - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明的实施方式提供一种能够减小半导体层内的晶粒的粒径的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1半导体层，作为具有导电性的多晶半导体层；第2半导体层，设置在所述第1半导体层上，作为具有导电性且粒径比所述第1半导体层小的多晶半导体层；及多个电极层，在第1方向相互隔开而积层于所述第2半导体层上。所述装置还具备：第3半导体层，在所述第1半导体层、所述第2半导体层、及各所述电极层内，以在所述第1方向延伸的方式设置，且以与所述第2半导体层相接的方式设置；及电荷储存层，设置于所述多个电极层与所述第3半导体层之间。
Description
【相关申请案】
本申请案享有以日本专利申请案2018-195696号(申请日：2018年10月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
在作为与半导体存储器的通道半导体层相接的配线层(例如源极层)而形成半导体层的情况下，存在理想的是减小配线层内的晶粒的粒径的情况。
发明内容
实施方式提供一种能够减小半导体层内的晶粒的粒径的半导体装置及其制造方法。
根据一实施方式，半导体装置具备：第1半导体层，作为具有导电性的多晶半导体层；第2半导体层，设置在所述第1半导体层上，作为具有导电性且粒径比所述第1半导体层小的多晶半导体层；以及多个电极层，在第1方向相互隔开而积层于所述第2半导体层上。所述装置还具备：第3半导体层，在所述第1半导体层、所述第2半导体层、及各所述电极层内，以在所述第1方向延伸的方式设置，且以与所述第2半导体层相接的方式设置；以及电荷储存层，设置在所述多个电极层与所述第3半导体层之间。
附图说明
图1是表示第1实施方式的半导体装置的构造的剖视图。
图2是表示第1实施方式的半导体装置的构造的放大剖视图。
图3～图16是表示第1实施方式的半导体装置的制造方法的剖视图。
图17是用来对第1实施方式的粒界进行说明的剖视图。
图18是表示第1实施方式的半导体装置的构造的剖视图。
图19是表示第1实施方式的半导体装置的制造方法的剖视图。
图20(a)～(d)是用来对第1实施方式的粒径进行说明的图。
图21是表示第2实施方式的半导体装置的构造的剖视图。
图22是表示第2实施方式的半导体装置的制造方法的剖视图。
图23是表示第3实施方式的半导体装置的构造的剖视图。
图24是表示第3实施方式的半导体装置的制造方法的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在图1至图24中，对相同或类似的构成附注相同的符号，并省略重复的说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置例如是三维存储器。
图1的半导体装置具备基板1、第1层间绝缘膜2、源极层3、第2层间绝缘膜4、栅极层5、多个绝缘层6、多个电极层7、第3层间绝缘膜8、存储器绝缘膜11、通道半导体层12、核心绝缘膜13、以及多个元件分离绝缘膜14。
基板1例如是硅基板等半导体基板。图1示出了与基板1的表面平行且相互垂直的X方向及Y方向、及与基板1的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向来处理，将-Z方向作为下方向来处理。-Z方向可以与重力方向一致，也可以与重力方向不一致。Z方向是第1方向的例。
第1层间绝缘膜2、源极层3、第2层间绝缘膜4、及栅极层5依次形成于基板1上。第1层间绝缘膜2例如是氧化硅膜或氮化硅膜。源极层3包含依次形成于第1层间绝缘膜2上的金属层3a、下部半导体层3b、中间半导体层3c、及上部半导体层3d。金属层3a例如是钨层或钨硅化物层。下部半导体层3b、中间半导体层3c、及上部半导体层3d例如是具有导电性的多晶半导体层，更详细来说是多晶硅层。第2层间绝缘膜4例如是氧化硅膜或氮化硅膜。栅极层5例如是多晶硅层。
多个绝缘层6及多个电极层7成为交替地形成于栅极层5上的积层膜。第3层间绝缘膜8形成于该积层膜上。绝缘层6例如是氧化硅膜。电极层7例如是钨层。第3层间绝缘膜8例如是氧化硅膜。在电极层7间形成有绝缘层6，因此，电极层7彼此相互在Z方向隔开而积层。此外，绝缘层6也可以置换为气隙。
图1示出有以贯通第3层间绝缘膜8、多个电极层7、多个绝缘层6、栅极层5、第2层间绝缘膜4、上部半导体层3d、及中间半导体层3c的方式形成的多个柱状部CL。柱状部CL具有在Z方向延伸的柱状的形状。各柱状部CL包含依次形成于第3层间绝缘膜8、多个电极层7、多个绝缘层6、栅极层5、第2层间绝缘膜4、上部半导体层3d、中间半导体层3c、及下部半导体层3b的表面的存储器绝缘膜11、通道半导体层12、及核心绝缘膜13。通道半导体层12与中间半导体层3c相接，且电连接于中间半导体层3c。下部半导体层3b、中间半导体层3c、及通道半导体层14分别是第1、第2、及第3半导体层的例。
存储器绝缘膜11像图2所示的那样包含依次形成于多个电极层7或多个绝缘层6等的表面的阻挡绝缘膜11a、电荷储存层11b、及隧道绝缘膜11c。图2是表示第1实施方式的半导体装置的构造的放大剖视图，具体来说，表示图1所示的区域A。阻挡绝缘膜11a例如是氧化硅膜。电荷储存层11b例如是氮化硅膜。电荷储存层11b也可以并非为绝缘膜，例如也可以设为多晶硅层。隧道绝缘膜11c例如是氧化硅膜。通道半导体层12例如是具有导电性的多晶半导体层，更详细来说是多晶硅层。核心绝缘膜13例如是氧化硅膜。各电极层7与柱状部CL一同构成存储器单元MC，并作为字线发挥功能。通道半导体层12介隔电荷储存层11b而形成于各电极层7的侧面。
图1还示出有以贯通第3层间绝缘膜8、多个电极层7、多个绝缘层6、栅极层5、第2层间绝缘膜4、及上部半导体层3d的方式形成的多个元件分离绝缘膜14。元件分离绝缘膜14具有在Y方向延伸的板状的形状。元件分离绝缘膜14例如是氧化硅膜。
图3至图16是表示第1实施方式的半导体装置的制造方法的剖视图。
首先，在基板1上依次形成第1层间绝缘膜2、金属层3a、下部半导体层3b、第1保护膜21、牺牲层22、第2保护膜23、上部半导体层3d、第2层间绝缘膜4、及栅极层5(图3)。第1保护膜21例如是氧化硅膜。牺牲层22例如是多晶硅层。第2保护膜23例如是氧化硅膜。第1保护膜21、牺牲层22、及第2保护膜23是第1膜的例。
其次，在栅极层5上依次形成多个绝缘层6及多个牺牲层24，并在这些绝缘层6及牺牲层24上形成第3层间绝缘膜8(图4)。牺牲层24例如是氮化硅膜。牺牲层24是第2膜的例。牺牲层24通过下述步骤而置换为电极层7。此外，在采用将该下述步骤省略的程序的情况下，在图4的步骤中代替牺牲层24而形成电极层7。该情况下的电极层7也是第2膜的例。
接下来，通过光刻法及RIE(Reactive Ion Etching，反应性离子刻蚀法)形成贯通第3层间绝缘膜8、多个牺牲层24、多个绝缘层6、栅极层5、第2层间绝缘膜4、上部半导体层3d、第2保护膜23、牺牲层22、及第1保护膜21的多个内存洞MH(图5)。
接下来，在这些内存洞MH内依次形成存储器绝缘膜11、通道半导体层12、及核心绝缘膜13(图6)。结果是，在这些内存洞MH内形成多个柱状部CL。此外，存储器绝缘膜11通过在内存洞MH内依次形成上述阻挡绝缘膜11a、电荷储存层11b、及隧道绝缘膜11c而形成。
接下来，通过光刻法及RIE而形成贯通第3层间绝缘膜8、多个牺牲层24、多个绝缘层6、及栅极层5的多个元件分离槽ST(图7及图8)。本实施方式的RIE在图7所示的阶段以前，使用第1蚀刻气体进行，在图7所示的阶段以后，使用与第1蚀刻气体不同的第2蚀刻气体进行。
接下来，通过蚀刻，从元件分离槽ST的底面将第2保护膜23去除(图9)，在元件分离槽ST的表面形成衬垫层25(图10)，通过蚀刻从元件分离槽ST的底面将衬垫层25去除(图11)。结果是，元件分离槽ST的侧面由衬垫层25保护，另一方面，在元件分离槽ST的底面露出牺牲层22。衬垫层25例如是氮化硅膜。
接下来，通过使用元件分离槽ST的湿式蚀刻，将牺牲层22去除(图12)。结果是，在第1保护膜21与第2保护膜23之间形成空腔(气隙)C1，在空腔C1的侧面露出存储器绝缘膜11。
接下来，通过使用元件分离槽ST的CDE(Chemical Dry Etching，化学干式蚀刻)将第1保护膜21、第2保护膜23、及在空腔C1的侧面露出的存储器绝缘膜11去除(图13)。结果是，在空腔C1的上表面露出上部半导体层3d，在空腔C1的下表面露出下部半导体层3b，在空腔C1的侧面露出通道半导体层12。
接下来，于在空腔C1内露出的上部半导体层3d、下部半导体层3b、及通道半导体层12的表面形成中间半导体层3c，由此，在空腔C1内形成中间半导体层3c(图14)。结果是，与上部半导体层3d、下部半导体层3b、及通道半导体层12相接的中间半导体层3c形成于上部半导体层3d与下部半导体层3b之间。此外，对于图14的步骤的详情、即本实施方式的中间半导体层3c的形成方法的详情，在下文中进行叙述。
接下来，通过使用元件分离槽ST的湿式蚀刻或干式蚀刻，将元件分离槽ST内的衬垫层25、及绝缘层6间的牺牲层24去除(图15)。结果是，在这些绝缘层6间形成多个空腔(气隙)C2。
接下来，通过CVD(Chemical Vapor Deposition，化学气相沉积)在这些空腔C2内形成多个电极层7(图16)。结果是，在栅极层5与第3层间绝缘膜8之间形成交替地包含多个绝缘层6及多个电极层7的积层膜。
然后，在元件分离槽ST内形成元件分离绝缘膜14。进而，在基板1上形成各种插塞、配线、层间绝缘膜等。以此方式制造图1所示的半导体装置。
图17是用来对第1实施方式的粒界进行说明的剖视图。
图17表示下部半导体层3b、中间半导体层3c、及上部半导体层3d。本实施方式的下部半导体层3b、中间半导体层3c、及上部半导体层3d是多晶硅层，包含多数个晶粒。
更详细来说，本实施方式的下部半导体层3b及上部半导体层3d以晶粒的粒径变大的方式形成。由此，能够降低下部半导体层3b及上部半导体层3d的电阻。
另外，本实施方式的中间半导体层3c形成于上部半导体层3d或下部半导体层3b的表面(参照图14)。在此情况下，如果以普通的方法形成中间半导体层3c，那么上部半导体层3d或下部半导体层3b的粒径的尺寸会对中间半导体层3c的粒径的尺寸造成影响，由此，中间半导体层3c也以晶粒的粒径变大的方式形成。
图17示意性地表示在此情况下形成于下部半导体层3b、中间半导体层3c、及上部半导体层3d内的粒界S的一例。如果这些半导体层内的晶粒的粒径变大，那么在这些半导体层内，会稀疏地形成粒界S。结果是，在通道半导体层12的表面，产生与粒界S相接或靠近的部位、及远离粒界S的部位。在此情况下，在前者的部位及后者的部位，通道半导体层12或中间半导体层3c的特性可能会大不相同，而有使半导体装置的性能劣化的可能性。例如，在前者的部位及后者的部位，杂质的磷原子的扩散不均可能会变化。
因此，在本实施方式中，像以下所说明的那样，以中间半导体层3c的晶粒的粒径变小的方式形成中间半导体层3c。由此，能够抑制因粒界S导致的上述现象。
图18是表示第1实施方式的半导体装置的构造的剖视图。图18表示图1所示的下部半导体层3b、中间半导体层3c、及上部半导体层3d。
本实施方式的下部半导体层3b及上部半导体层3d是包含B(硼)原子、P(磷)原子、As(砷)原子等掺杂物原子及掺杂物原子以外的杂质原子作为杂质的多晶硅层。掺杂物原子以外的杂质原子例如是C(碳)原子或N(氮)原子。例如，下部半导体层3b及上部半导体层3d包含P原子及C原子(或N原子)，下部半导体层3b及上部半导体层3d内的C原子(或N原子)的平均浓度成为低于1.4×1021个/cm3的值(例如4.0×1020个/cm3左右)。
本实施方式的下部半导体层3b及上部半导体层3d以晶粒的粒径变大的方式形成。本实施方式的下部半导体层3b及上部半导体层3d内的晶粒的平均粒径是大于100nm的值(例如300nm左右)。在本实施方式的下部半导体层3b及上部半导体层3d中，晶粒的粒径较大，所以粒界S变得稀疏。
中间半导体层3c具备作为第1区域的例的小粒径层31、及作为第2区域的例的中粒径层32。小粒径层31在下部半导体层3b与上部半导体层3d之间形成于下部半导体层3b的上表面或上部半导体层3d的下表面或通道半导体层12的侧面等。中粒径层32介隔小粒径层31而形成于下部半导体层3b与上部半导体层3d之间。反过来说，小粒径层31形成于中粒径层32的下表面与下部半导体层3b的上表面之间或中粒径层32的上表面与上部半导体层3d的下表面之间或中粒径层32的侧面与通道半导体层3d的侧面之间等。
本实施方式的中间半导体层3c以与下部半导体层3b或上部半导体层3d相比，晶粒的粒径变小的方式形成。由此，中间半导体层3c内的粒界S变得比下部半导体层3b或上部半导体层3d内的粒界S更密。进而，中粒径层32以与小粒径层31相比，晶粒的粒径变大的方式形成。由此，中粒径层32内的粒界S变得比小粒径层31内的粒界S更稀疏。本实施方式的小粒径层31内的晶粒的平均粒径是小于50nm的值(例如20nm左右)。本实施方式的中粒径层32内的晶粒的平均粒径是大于50nm小于100nm的值(例如70nm左右)。小粒径层31内的晶粒的粒径是第1粒径的例，中粒径层32内的晶粒的粒径是第2粒径的例。
本实施方式的小粒径层31是包含B原子、P原子、As原子等掺杂物原子、及掺杂物原子以外的杂质原子作为杂质的多晶硅层。掺杂物原子以外的杂质原子例如是C原子或N原子。例如，小粒径层31包含P原子及C原子(或N原子)，小粒径层31内的C原子(或N原子)的平均浓度成为高于1.4×1021个/cm3的值(例如2.0×1021个/cm3左右)。在本实施方式中，通过以这样包含高浓度的C原子(或N原子)的方式形成小粒径层31，小粒径层31内的晶粒的粒径变小。
本实施方式的中粒径层32是作为杂质包含B原子、P原子、As原子等掺杂物原子但完全不包含或只包含微量的掺杂物原子以外的杂质原子的多晶硅层。例如，中粒径层32包含P原子，但完全不包含或只包含微量的C原子(或N原子)，中粒径层32内的C原子(或N原子)的平均浓度成为低于1.4×1021个/cm3的值(例如大致为零)。本实施方式的中粒径层32虽不包含高浓度的C原子(或N原子)，但如下所述的那样，形成于小粒径层31的表面。因此，中粒径层32内的晶粒的粒径虽不像小粒径层31内的晶粒的粒径那样小，但因小粒径层31的影响导致比下部半导体层3b或上部半导体层3d内的晶粒的粒径小。
此外，本实施方式的通道半导体层12内的晶粒的平均粒径例如为100nm左右。由此，在本实施方式中，下部半导体层3b及上部半导体层3d内的晶粒的平均粒径大于通道半导体层12内的晶粒的平均粒径，小粒径层31或中粒径层32内的晶粒的平均粒径小于通道半导体层12内的晶粒的平均粒径。
图19是表示第1实施方式的半导体装置的制造方法的剖视图。
首先，执行图3～图13的步骤。此时，下部半导体层3b或上部半导体层3d以作为杂质包含掺杂物原子、及掺杂物原子以外的低浓度的杂质原子的方式形成。由此，能够形成包含平均粒径大于100nm的晶粒的下部半导体层3b或上部半导体层3d。
其次，通过在上部半导体层3d、下部半导体层3b等的表面形成小粒径层31，而在空腔C1的表面形成小粒径层31(图19)。此时，小粒径层31以包含掺杂物原子、及掺杂物原子以外的高浓度的杂质原子作为杂质的方式形成。由此，可以形成包含平均粒径小于50nm的晶粒的小粒径层31。例如，小粒径层31以C原子的平均浓度高于1.4×1021个/cm3的方式形成。
接下来，通过在小粒径层31的表面形成中粒径层32而在空腔C1内形成中粒径层32。由此，实现图18所示的构造。此时，中粒径层32以作为杂质包含掺杂物原子但完全不包含或只包含微量的掺杂物原子以外的杂质原子的方式形成。由此，可以形成包含平均粒径大于50nm小于100nm的晶粒的中粒径层32。例如，中粒径层32以C原子的平均浓度低于1.4×1021个/cm3的方式形成。
在本实施方式中，然后，执行图15及图16的步骤。以此方式，制造图1所示的半导体装置。
图20是用来对第1实施方式的粒径进行说明的图。
图20(a)表示小粒径层31的某个截面S1。图20(a)的符号P1表示截面S1内的某个晶粒P1。图20(b)表示具有与晶粒P1的截面相同面积的圆C1。符号D1表示圆C1的直径。
图20(c)表示中粒径层32的某个截面S2。图20(c)的符号P2表示截面S2内的某个晶粒P2。图20(d)表示具有与晶粒P2的截面相同面积的圆C2。符号D2表示圆C2的直径。
本实施方式的晶粒P1的粒径设为圆C1的直径D1。例如，取得小粒径层31的截面S1的显微镜图像，使用显微镜图像算出截面S1内的晶粒P1的截面面积，根据晶粒P1的截面面积算出直径D1，由此，能够算出晶粒P1的粒径。晶粒P1的截面面积例如能够根据显微镜图像内的晶粒P1的像素数算出。同样的，本实施方式的晶粒P2的粒径设为圆C2的直径D2。
在本实施方式中，算出截面S1内的各个晶粒的粒径，并算出这些晶粒的粒径的平均值，由此，能够算出小粒径层31内的晶粒的平均粒径。在本实施方式或下述其它实施方式中，其它半导体层内的晶粒的平均粒径也能够同样地算出。
如上所述，根据本实施方式，通过使中间半导体层3c内的晶粒的粒径比下部半导体层3b或上部半导体层3d内的晶粒的粒径小，能够减小与通道半导体层12相接的半导体层内的晶粒的粒径。由此，根据本实施方式，例如，能够抑制在通道半导体层12的表面附近稀疏地形成粒界S，从而能够抑制因粒界S导致的半导体装置的性能的劣化。
(第2实施方式)
图21是表示第2实施方式的半导体装置的构造的剖视图。图21表示图1所示的下部半导体层3b、中间半导体层3c、及上部半导体层3d。
本实施方式的下部半导体层3b大致整体由大粒径层35形成，但大粒径层35的上表面具备小粒径层33。另一方面，本实施方式的中间半导体层3c只由中粒径层34形成。结果是，小粒径层33形成于中粒径层34的下表面与大粒径层35的上表面之间。此外，本实施方式的上部半导体层3d的构造与第1实施方式的上部半导体层3d的构造相同。在本实施方式中，大粒径层35是第1半导体层的例，小粒径层33及中粒径层34是第2半导体层的例，上部半导体层3d是第3半导体层的例。另外，小粒径层33是第1区域的例，中粒径层34是第2区域的例。
本实施方式的大粒径层35及上部半导体层3d的构造分别与第1实施方式的下部半导体层3b及上部半导体层3d的构造相同。例如，大粒径层35及上部半导体层3d包含P原子及C原子，大粒径层35及上部半导体层3d内的C原子的平均浓度成为低于1.4×1021个/cm3的值。大粒径层35及上部半导体层3d内的晶粒的平均粒径是大于100nm的值。
本实施方式的小粒径层33及中粒径层34的构造分别与第1实施方式的小粒径层31及中粒径层32的构造相同。例如，小粒径层33包含P原子及C原子，小粒径层33内的C原子的平均浓度成为高于1.4×1021个/cm3的值。例如，另外，中粒径层34包含P原子，但完全不包含或只包含微量的C原子，中粒径层34内的C原子的平均浓度成为低于1.4×1021个/cm3的值。小粒径层33内的晶粒的平均粒径是小于50nm的值。中粒径层34内的晶粒的平均粒径是大于50nm小于100nm的值。
图22是表示第2实施方式的半导体装置的制造方法的剖视图。
首先，执行图3～图13的步骤。此时，下部半导体层3b或上部半导体层3d以包含P原子及C原子的方式形成。由此，可以形成包含平均粒径大于100nm的晶粒的下部半导体层3b或上部半导体层3d。进而，在图3的步骤中，在下部半导体层3b形成后，在下部半导体层3b的上表面高浓度地掺杂C原子(图22)。由此，可以在下部半导体层3b内形成包含平均粒径小于50nm的晶粒的小粒径层33。结果是，下部半导体层3b内的剩余的部分成为大粒径层35。
其次，通过在小粒径层33的表面形成中粒径层34，而在空腔C1内形成中粒径层34。由此，实现图21所示的构造。此时，中粒径层34以包含P原子但完全不包含或只包含微量的C原子的方式形成。由此，可以形成包含平均粒径大于50nm小于100nm的晶粒的中粒径层34。
在本实施方式中，然后，执行图15及图16的步骤。以这样的方式制造图1所示的半导体装置。
如上所述，根据本实施方式，通过使小粒径层33内或中粒径层34内的晶粒的粒径小于大粒径层35内或上部半导体层3d内的晶粒的粒径，可以减小与通道半导体层12相接的半导体层内的晶粒的粒径。
(第3实施方式)
图23是表示第3实施方式的半导体装置的构造的剖视图。图23表示图1所示的下部半导体层3b、中间半导体层3c、及上部半导体层3d。
本实施方式的下部半导体层3b大致整体由大粒径层38形成，但在存储器绝缘膜11、通道半导体层12、及核心绝缘膜13的下方的大粒径层38的上表面具备小粒径层36。小粒径层36形成于大粒径层38的上表面与存储器绝缘膜11的下表面之间。另一方面，本实施方式的中间半导体层3c只由中粒径层37形成。此外，本实施方式的上部半导体层3d的构造与第1实施方式的上部半导体层3d的构造相同。在本实施方式中，大粒径层38是第1半导体层的例，小粒径层36及中粒径层37是第2半导体层的例，上部半导体层3d是第3半导体层的例。另外，小粒径层36是第1区域的例，中粒径层37是第2区域的例。
本实施方式的大粒径层38及上部半导体层3d的构造分别与第1实施方式的下部半导体层3b及上部半导体层3d的构造相同。例如，大粒径层38及上部半导体层3d包含P原子及C原子，大粒径层38及上部半导体层3d内的C原子的平均浓度成为低于1.4×1021个/cm3的值。大粒径层38及上部半导体层3d内的晶粒的平均粒径是大于100nm的值。
本实施方式的小粒径层36及中粒径层37的构造分别与第1实施方式的小粒径层31及中粒径层32的构造相同。例如，小粒径层36包含P原子及C原子，小粒径层36内的C原子的平均浓度成为高于1.4×1021个/cm3的值。例如，另外，中粒径层37包含P原子但完全不包含或只包含微量的C原子，中粒径层37内的C原子的平均浓度成为低于1.4×1021个/cm3的值。小粒径层36内的晶粒的平均粒径是小于50nm的值。中粒径层37内的晶粒的平均粒径是大于50nm小于100nm的值。
图24是表示第3实施方式的半导体装置的制造方法的剖视图。
首先，执行图3～图13的步骤。此时，下部半导体层3b或上部半导体层3d以包含P原子及C原子的方式形成。由此，可以形成包含平均粒径大于100nm的晶粒的下部半导体层3b或上部半导体层3d。进而，在图5的步骤中，在内存洞MH形成后，在内存洞MH内的下部半导体层3b的上表面高浓度地掺杂C原子(图24)。由此，可以在下部半导体层3b内形成包含平均粒径小于50nm的晶粒的小粒径层36。结果是，下部半导体层3b内的剩余的部分成为大粒径层38。
其次，通过在小粒径层36的表面形成中粒径层37，而在空腔C1内形成中粒径层37。由此，实现图23所示的构造。此时，中粒径层37以包含P原子但完全不包含或只包含微量的C原子的方式形成。由此，可以形成包含平均粒径大于50nm小于100nm的晶粒的中粒径层37。
在本实施方式中，然后，执行图15及图16的步骤。以这样的方式制造图1所示的半导体装置。
如上所述，根据本实施方式，通过使小粒径层36内或中粒径层37内的晶粒的粒径小于大粒径层38内或上部半导体层3d内的晶粒的粒径，可以减小与通道半导体层12相接的半导体层内的晶粒的粒径。
以上，对若干个实施方式进行了说明，但这些实施方式只是作为例提出的，并不意图限定发明的范围。本说明书中说明的新颖的装置及方法能够以其它多种方式实施。另外，可以在不脱离发明的主旨的范围内对本说明书中说明的装置及方法的方式进行各种省略、置换、变更。随附的申请专利范围及其均等的范围意图包含发明的范围或主旨所包含的此种方式或变化例。
【符号说明】
1 基板
2 第1层间绝缘膜
3 源极层
3a 金属层
3b 下部半导体层
3c 中间半导体层
3d 上部半导体层
4 第2层间绝缘膜
5 栅极层
6 绝缘层
7 电极层
8 第3层间绝缘膜
11 存储器绝缘膜
11a 阻挡绝缘膜
11b 电荷储存层
11c 隧道绝缘膜
12 通道半导体层
13 核心绝缘膜
14 元件分离绝缘膜
21 第1保护膜
22 牺牲层
23 第2保护膜
24 牺牲层
25 衬垫层
31 小粒径层
32 中粒径层
33 小粒径层
34 中粒径层
35 大粒径层
36 小粒径层
37 中粒径层
38 大粒径层
Claims (15)
1.一种半导体装置，具备：
第1半导体层，为具有导电性的多晶半导体层；
第2半导体层，设置在所述第1半导体层上，为具有导电性且粒径比所述第1半导体层小的多晶半导体层；
多个电极层，在第1方向上相互隔开而积层于所述第2半导体层上；
第3半导体层，在所述第1半导体层、所述第2半导体层、及各所述电极层内，以在所述第1方向延伸的方式设置，且以与所述第2半导体层相接的方式设置；及
电荷储存层，设置于所述多个电极层与所述第3半导体层之间；
所述第1半导体层的粒径大于100nm，所述第2半导体层的粒径小于100nm。
2.根据权利要求1所述的半导体装置，其中
所述第2半导体层具备具有第1粒径的多晶半导体层的第1区域、及具有比所述第1粒径大的第2粒径的多晶半导体层的第2区域。
3.根据权利要求2所述的半导体装置，其中
所述第1粒径小于50nm，所述第2粒径大于50nm。
4.根据权利要求2所述的半导体装置，其中
所述第1区域设置于所述第2区域与所述第1半导体层之间，或所述第2区域设置于所述第1区域与所述第1半导体层之间。
5.根据权利要求2所述的半导体装置，其中
所述第1区域设置于所述第2区域与所述第3半导体层之间。
6.根据权利要求2所述的半导体装置，其中
所述第1区域设置于所述第1半导体层的上表面与所述第3半导体层的下表面之间。
7.根据权利要求2所述的半导体装置，其中
所述第1区域至少包含除硼原子、磷原子、及砷原子以外的杂质原子。
8.根据权利要求7所述的半导体装置，其中
所述杂质原子是碳原子或氮原子。
9.根据权利要求7所述的半导体装置，其中
所述第1区域内的所述杂质原子的浓度高于1.4×1021个/cm3。
10.一种半导体装置，具备：
第1半导体层；
第2半导体层，设置于所述第1半导体层上，至少包含除硼原子、磷原子、及砷原子以外的杂质原子；
多个电极层，在第1方向上相互隔开而积层于所述第2半导体层上；
第3半导体层，在所述第1半导体层、所述第2半导体层、及各所述电极层内，以在所述第1方向延伸的方式设置，且以与所述第2半导体层相接的方式设置；及
电荷储存层，设置于所述多个电极层与所述第3半导体层之间；且
所述第2半导体层具备所述杂质原子的浓度高于1.4×1021个/cm3的第1区域、及所述杂质原子的浓度低于1.4×1021个/cm3的第2区域；
所述除硼原子、磷原子、及砷原子以外的杂质原子是碳原子或氮原子。
11.一种半导体装置的制造方法，包括：
形成多晶半导体层第1半导体层，
在所述第1半导体层上形成第1膜，
在所述第1膜上，在第1方向相互隔开而积层多个第2膜，
在所述第1半导体层、及各所述第2膜内，以在所述第1方向延伸的方式依次形成电荷储存层及第3半导体层，
在所述第3半导体层形成后，将所述第1膜去除，
在所述第1半导体层与所述多个第2膜之间，形成第2半导体层在所述第1半导体层的上表面，所述第2半导体层是粒径比所述第1半导体层小的多晶半导体层，且与所述第3半导体层相接。
12.根据权利要求11所述的半导体装置的制造方法，其中
所述第2半导体层具备具有第1粒径的多晶半导体层的第1区域、及具有比所述第1粒径大的第2粒径的多晶半导体层的第2区域。
13.根据权利要求12所述的半导体装置的制造方法，其中
所述第1区域在所述第1膜去除前或去除后形成，所述第2区域在所述第1膜去除后形成。
14.根据权利要求11至13中任一项所述的半导体装置的制造方法，其还包括：
将所述多个第2膜去除，在通过去除所述多个第2膜而形成的多个空腔内形成多个电极层。
15.一种半导体装置的制造方法，包括：
形成第1半导体层，
在所述第1半导体层上形成第1膜，
在所述第1膜上，在第1方向相互隔开而积层多个第2膜，
在所述第1半导体层、及各所述第2膜内，以在所述第1方向延伸的方式依次形成电荷储存层及第3半导体层，
在所述第3半导体层形成后将所述第1膜去除，
在所述第1半导体层与所述多个第2膜之间，形成至少包含除硼原子、磷原子、及砷原子以外的杂质原子且与所述第3半导体层相接的第2半导体层，且所述第2半导体层具备所述杂质原子的浓度高于1.4×1021个/cm3的第1区域、及所述杂质原子的浓度低于1.4×1021个/cm3的第2区域，
所述除硼原子、磷原子、及砷原子以外的杂质原子是碳原子或氮原子。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Tokyo Applicant after: Kaixia Co.,Ltd. Address before: Tokyo Applicant before: TOSHIBA MEMORY Corp. |
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| GR01 | Patent grant | ||
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