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JP2014093319A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】実施形態は、微細化に起因する特性劣化を抑制できる半導体装置およびその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、下地層と、前記下地層の上において前記下地層の上面に対して平行な平面内に配置された複数のトランジスタと、を備える。前記複数のトランジスタのそれぞれは、前記平面と交差する第１方向に電流を流すチャネルを含む。前記下地層は、第１の領域と、前記平面内で前記第１の領域の隣りに設けられた第２の領域と、を含む。前記複数のトランジスタのうちの前記第１の領域上に設けられた複数の前記トランジスタの前記チャネルは、第１の結晶配向を有し、前記複数のトランジスタのうちの前記第２の領域上に設けられた複数の前記トランジスタの前記チャネルは、前記第１の結晶配向とは異なる第２の結晶配向を有する。
【選択図】図１

Description

実施形態は、半導体装置およびその製造方法に関する。
ＮＡＮＤフラッシュメモリに代表される不揮発性メモリＬＳＩの高集積化技術は、メモリサイズの縮小からメモリ構造の３次元化へと進展しようとしている。例えば、制御回路が設けられる基板層と、書込/読出動作の際に特定のメモリセルを選択するためのスイッチ（トランジスタ）部と、情報の記憶を担うメモリセル部と、を積層した構造が検討されている。このように、選択トランジスタを基板層の上に形成するためには、トランジスタのチャネルを絶縁膜上ないし金属配線上に堆積する必要がある。このため、選択トランジスタのチャネルには、単結晶シリコンではなく多結晶シリコンが用いられる。
しかしながら、多結晶シリコンのキャリア移動度は、単結晶シリコンのキャリア移動度よりも小さい。このため、多結晶シリコントランジスタを微細化すると、十分な電流（駆動力）が得られず、メモリの読出/書込速度が劣化する場合がある。そこで、チャネルサイズを縮小しても、高い駆動力（移動度）を維持できる多結晶シリコントランジスタが必要とされている。
特開平５−２４３５７５号公報 特開平５−３２１２号公報
実施形態は、微細化に起因する特性劣化を抑制できる半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、下地層と、前記下地層の上において前記下地層の上面に対して平行な平面内に配置された複数のトランジスタと、を備える。前記複数のトランジスタのそれぞれは、前記平面と交差する第１方向に電流を流すチャネルを含む。前記下地層は、第１の領域と、前記平面内で前記第１の領域の隣りに設けられた第２の領域と、を含む。前記複数のトランジスタのうちの前記第１の領域上に設けられた複数の前記トランジスタの前記チャネルは、第１の結晶配向を有する。前記複数のトランジスタのうちの前記第２の領域上に設けられた複数の前記トランジスタの前記チャネルは、前記第１の結晶配向とは異なる第２の結晶配向を有する。
第１実施形態に係る半導体装置を表す模式図である。 第１実施形態に係る半導体装置の製造過程を表す模式図である。 図２に続く製造過程を表す模式図である。 図３に続く製造過程を表す模式図である。 図４に続く製造過程を表す模式図である。 実施形態に係るトランジスタの特性を表すグラフである。 実施形態に係るトランジスタの特性を表すグラフである。 実施形態に係るトランジスタの特性を表すグラフである。 実施形態に係るトランジスタの特性を表すグラフである。 実施形態に係るトランジスタの特性を表すグラフである。 実施形態に係るトランジスタの特性を表すＴＥＭ像とグラフである。 参考例に係るトランジスタの特性を表すＴＥＭ像とグラフである。 実施形態に係るトランジスタの特性を表す模式図である。 第１実施形態の変形例に係る製造過程を表す模式断面図である。 第２実施形態に係る半導体装置を表す模式図である。 第２実施形態に係る半導体装置の製造過程を表す模式図である。 図１６に続く製造過程を表す模式図である。 図１７に続く製造過程を表す模式図である。 図１８に続く製造過程を表す模式図である。 図１９に続く製造過程を表す模式図である。 第３実施形態に係る半導体装置の製造過程を表す模式図である。
以下に、実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００を表す模式図である。
図１（ａ）は、半導体装置１００の上面図である。
図１（ｂ）は、図１（ａ）に示すＡ−Ａ線に沿った模式断面図である。
図１（ｃ）は、Ｂ−Ｂ線に沿った模式断面図である。
本実施形態では、図中に示すＸＹＺ直交座標系におけるＺ方向は、トランジスタ１６のチャネル方向（チャネル長方向）であり、Ｘ方向はチャネル厚方向、Ｙ方向はチャネル幅方向である。
半導体装置１００は、金属層３と絶縁体層５ａとを含む下地層６０と、下地層６０の上に設けられたトランジスタ１６とを備える。トランジスタ１６は、例えば、金属層３の上に設けられ、Ｚ方向に延在する半導体ピラー４を有する。半導体ピラー４は、金属層３の側から順に設けられた、ソース６、チャネル７およびドレイン８を含む。半導体ピラー４の側面には、ゲート絶縁膜９が設けられる。ゲート絶縁膜９は、例えば、チャネル７の側面を覆う。ゲート電極１０とチャネル７との間にゲート絶縁膜９が設けられる。ゲート絶縁膜９を介してチャネル７に向き合うゲート電極１０が設けられる。トランジスタ１６は、チャネル７を含む。チャネル７は、下地層６０の主面６０ａ（上面）と交差する方向（第１方向）に電流を流す。第１方向は、下地層６０に対して平行な平面に対して交差する。例えば、第１方向は、主面６０ａに対して垂直な方向（Ｚ方向）である。チャネル７の側面は、第１方向に対して平行な面である。
半導体ピラー４は、例えば、細線状に設けられた、所謂ナノワイヤであっても良い。半導体ピラー４のＺ方向の高さが、Ｘ方向およびＹ方向の幅と同程度でもよい。半導体ピラー４のＺ方向の高さが、Ｘ方向およびＹ方向の幅よりも低くても良い。半導体ピラー４は、ボックス状でも良い。
下地層６０の上には、複数のトランジスタ１６が設けられる。そして、複数のトランジスタ１６のうちの１群は、第１の結晶配向を有する第１チャネルを含む。一方、複数のトランジスタのうちの別の群は、第１の結晶配向とは異なる第２の結晶配向を有する第２チャネルを含む（図１３参照）。
半導体装置１００は、例えば、不揮発性記憶装置であり、シリコン基板１の上に設けられたメモリセルアレイ１４を備える。半導体装置１００は、シリコン基板１とメモリセルアレイ１４との間に設けられた複数のトランジスタ１６を備える。トランジスタ１６は、選択トランジスタとして機能する。
図１（ｂ）および図１（ｃ）に表すように、シリコン基板１の上に、絶縁体層２を介して金属層３が設けられる。金属層３は、Ｘ方向に延在するストライプ状に設けられる。複数の金属層３が、Ｙ方向に並設される。金属層３は、例えば、グローバルビット線として機能する。シリコン基板１と絶縁体層２との間にメモリ制御用回路１５を設けても良い。
金属層３の上には、複数の半導体ピラー４が設けられる。半導体ピラー４は、トランジスタ１６のチャネル７を含み、例えば、金属層３とメモリセルアレイ１４との間を電気的に接続するローカルビット線として機能する。
さらに、半導体ピラー４を含むトランジスタ１６は、金属配線１１によりメモリセル１２に電気的に接続される。金属配線１１は、例えば、金属ローカルビット線として機能する。
メモリセルアレイ１４は、複数のメモリセル１２と、メモリセル１２に電気的に接続された配線１３ａおよび１３ｂと、を含む。メモリセル１２は、例えば、抵抗変化型のメモリセルであっても良いし、電荷蓄積型のメモリセルであっても良い。配線１３ａおよび１３ｂは、例えば、ワード線として機能する。
図１（ｂ）および（ｃ）に表すメモリセルアレイ１４は、メモリセル１２が２段に積層された構造を有するが、これに限定される訳ではない。例えば、メモリセル１２は、１段でも良いし、３段以上に積層されても良い。
半導体ピラー４は、例えば、多結晶シリコンを用いて形成され、ソース６およびドレイン８には、ｎ形不純物がドープされる。チャネル７の厚さ（Ｘ方向の幅）および幅（Ｙ方向の幅）は、例えば、３ナノメートル（ｎｍ）〜３０ｎｍに設けられる。
チャネル７は、不純物を含まないか、或いは含んでもソース６およびドレイン８よりも低濃度である。
チャネル７に含まれる多結晶シリコンの平均的なグレインサイズは、チャネル長Ｌｃの１０倍以上である。多結晶シリコンのグレインサイズは、例えば、透過型電子顕微鏡（ＴＥＭ）を用いて測定することができる。
ゲート電極１０には、例えば、多結晶シリコン単体膜、金属シリサイドなどの金属半導体化合物を含む単体膜、ＴｉＮ、Ｗ、ＴａＣ等の金属膜、および、それらの積層膜を用いる。例えば、金属半導体化合物膜と、多結晶シリコン等の半導体膜と、の積層膜、あるいは、金属膜と多結晶シリコン膜との積層膜であっても良い。
ゲート絶縁膜９には、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜およびジルコニウム酸化膜等の高誘電率膜（ｈｉｇｈ−ｋ膜）、あるいは、シリコン酸化膜と高誘電率膜の積層構造を適用できる。
金属層３および金属配線１１には、タングステン、チタンナイトライド、あるいはこれらの積層膜等を適用することが可能である。
メモリセルアレイ１４にアクセス（書込/消去/読出）する際は、各メモリセル１２に接続されているトランジスタ１６をオン・オフ制御する。例えば、選択対象のメモリセル１２に接続されたトランジスタ１６のゲート電極１０に正電圧を印加してオン状態にする。同時に、対象外のメモリセル１２に接続されたトランジスタ１６のゲート電極１０に負電圧を印加してオフ状態にする。
次に、半導体装置１００の製造方法を説明する。
図２（ａ）〜図５（ｂ）は、半導体装置１００の製造方法を表す模式図である。
図２（ａ）〜図２（ｃ）は、半導体装置１００の製造過程におけるシリコン基板１の部分断面を表す。
図３（ａ）、図４（ａ）および図５（ａ）は、シリコン基板１の上面を表す平面図である。
図３（ｂ）、図４（ｂ）および図５（ｂ）は、図３（ａ）〜図５（ａ）にそれぞれ示すＣ−Ｃ線、Ｄ−Ｄ線、Ａ−Ａ線に沿った断面図である。
まず、図２（ａ）に表すように、シリコン基板１の上に、絶縁体層２、金属層１７、多結晶半導体層（第４多結晶半導体層１８）、第１半導体層１９を形成する。図１に示したように、シリコン基板１の表面１ａにメモリ制御用回路１５を設けても良い。
多結晶半導体層１８は、例えば、ｎ形（第１導電形）の不純物がドープされた多結晶シリコン層である。第１半導体層１９は、例えば、ノンドープの非晶質（アモルファス）シリコン層である。第１半導体層１９の厚さ（第１の厚さ）は、例えば、１００ｎｍ以上、６００ｎｍ以下である。
ノンドープにおいては、例えば、不純物は意図的にドープされない。ノンドープの層では、例えば、不純物濃度が「ゼロ」（検出限界以下）である。また、これに限定されず、ノンドープ層が微量の不純物を含んでも良い。例えば、多結晶半導体層１８よりも低濃度のｎ形不純物を含んでも良い。以下の説明では、第１導電形をｎ形として説明するが、ｐ形であっても良い。
次に、第１半導体層１９に熱処理を施して結晶化し、第１多結晶半導体層２０を形成する（第１工程）。例えば、第１半導体層１９が非晶質シリコン層である場合、熱処理により結晶化し多結晶シリコン層となる。
熱処理温度は、例えば、５５０℃以上、１２００℃以下である。熱処理には、例えば、抵抗加熱炉、ＲＴＡ（Rapid Thermal Annealing）炉、フラッシュランプアニール炉などを用いる。抵抗加熱炉を用いる場合の熱処理時間は、例えば、数分から数十時間、ＲＴＡ炉を用いる場合の熱処理時間は、数秒から数百秒である。フラッシュランプアニール炉を用いる場合には、ミリ秒アニールが可能である。
次に、図２（ｂ）に表すように、第１多結晶半導体層２０を、第１の厚さよりも薄い第２の厚さに薄膜化する（第２工程）。第２の厚さは、例えば、１０ｎｍ以上、８０ｎｍ以下である。第１多結晶半導体層２０を薄膜化する方法として、例えば、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法、ウェットエッチング、熱酸化、ＣＭＰ（Chemical Mechanical Polishing）法などを用いる。
続いて、図２（ｃ）に表すように、薄膜化した第１多結晶半導体層２０の上に第２多結晶半導体層２１を形成する（第３工程）。第２多結晶半導体層２０は、例えば、ｎ形不純物をドープした多結晶シリコン層である。
第２多結晶半導体層２０は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成した多結晶シリコン層であっても良い。第１多結晶半導体層２０の上に第２半導体層、例えば、第２の非晶質シリコン層を形成した後、熱処理を施して結晶化した多結晶シリコン層であっても良い。
続いて、図３（ａ）および図３（ｂ）に表すように、金属層１７、第３多結晶半導体層１８、第１多結晶半導体層２０および第２多結晶半導体層２１をパターニングする。
金属層１７、多結晶半導体層１８、第１多結晶半導体層２０および第２多結晶半導体層２１を含む積層体は、例えば、Ｘ方向に延在し、Ｙ方向に並ぶ板状に加工される。この加工には、例えば、ＲＩＥ法を用いる。板状化した積層体のＹ方向の幅は、例えば、３ｎｍ以上、３０ｎｍ以下である。ここで、金属層１７は、Ｘ方向に延在する複数のストライプ状の金属層３に加工される。
続いて、板状化された積層体の間に絶縁体層５を埋め込む。絶縁体層５は、例えば、シリコン酸化膜でありローカルビット線間酸化膜として機能する。なお、絶縁体層５は、絶縁体層５ａおよび絶縁体層５ｂとして機能する。
次に、図４（ａ）および図４（ｂ）に表すように、板状化された積層体（第１の板状体）をパターニングし半導体ピラー４を形成する（第４工程）。
例えば、板状化された積層体の延在方向（Ｘ方向）に垂直なＹ方向に、積層体および絶縁体層５を加工し、半導体ピラー４および絶縁体層５を含む第２の板状体６２を形成する。第２の板状体６２のＸ方向の幅は、例えば、３ｎｍ以上、３０ｎｍ以下である。
半導体ピラー４は、金属層３の上に設けられる。多結晶半導体層１８、第１多結晶半導体層２０および第２多結晶半導体層２１は、それぞれトランジスタ１６のソース６、チャネル７およびドレイン８に加工される。例えば、半導体ピラー４を残して、多結晶半導体層１８、第１多結晶半導体層２０および第２多結晶半導体層２１を選択的にエッチングする。半導体ピラー４は、トランジスタ１６のソース６、チャネル７およびドレイン８を含むように形成される。
次に、図５（ａ）および図５（ｂ）に表すように、隣り合う第２の板状体６２の間にゲート電極１０を形成し、第２の板状体６２の間を埋め込む絶縁体層２３を形成する。
例えば、第２の板状体６２の側面にゲート絶縁膜９となる絶縁膜を形成する。続いて、ゲート絶縁膜９の上に、ゲート電極１０となる電極材料を堆積させる。その後、例えば、ＲＩＥ法（側壁残しプロセス）を用いて、チャネル７の両側にゲート電極１０を形成する。本実施形態では、ゲート電極１０は、Ｙ方向に延在するストライプ状に設けられるが、これに限定される訳では無い。
さらに、ゲート電極１０が形成された第２の板状体６２の間を、絶縁体層２３により埋め込みトランジスタ１６を完成させる。絶縁体層２３は、例えば、シリコン酸化膜である。絶縁体層２３は、絶縁体層５と共に、例えば、層間絶縁膜６５として機能する。
図５（ａ）、図５（ｂ）に表すように、トランジスタ１６は層間絶縁膜６５に埋め込まれ、その表面に各トランジスタのドレイン８が露出する。さらに、層間絶縁膜６５の上に、金属配線１１を形成した後、メモリセルアレイ１４を形成する（図１参照）。金属配線１１は、トランジスタ１６のドレイン８と、メモリセル１２と、を電気的に接続するように形成される。
次に、図６〜図１３を参照して、トランジスタ１６の特性を説明する。
図６〜図１０は、本実施形態に係るトランジスタ１６の特性を表すグラフである。
図１１は、本実施形態に係るトランジスタの特性１６を表すＴＥＭ像とグラフである。
図１２は、参考例に係るトランジスタの特性を表すＴＥＭ像とグラフである。
図１３は、本実施形態に係るトランジスタ１６の特性を表す模式図である。
図６は、多結晶シリコン層の膜厚ｄＳと移動度μｅの関係を示すグラフである。横軸は、多結晶シリコン層の膜厚ｄＳである。縦軸は、多結晶シリコントランジスタ（チャネル長１０μｍ、ゲート幅１００μｍ）のチャネル移動度μｅである。ここで、多結晶シリコン層は、非晶質シリコン層を熱処理することにより結晶化したものである。したがって、非晶質シリコン層と多結晶シリコン層の膜厚は同じである。
図６に示すように、チャネル移動度μｅは、多結晶シリコン層の膜厚ＤＳを薄くすると共に急激に低下する。この理由は、次のように考えることができる。
非晶質シリコンを結晶化した多結晶シリコンに含まれる結晶粒（グレイン）のサイズは、非晶質シリコン層の膜厚に依存する。非晶質シリコン層の膜厚が薄いほど、結晶化後のグレインサイズは小さくなる。そして、グレインサイズが小さいほど、多結晶シリコンの内部におけるグレインとグレインの境界（グレインバウンダリ）の数が増える。
一方、トランジスタのチャネルを走行するキャリアは、グレインバウンダリに存在する結晶欠陥の電荷によってクーロン散乱を受け、その移動度が劣化する。同じサイズのチャネルであれば、グレインサイズの小さい結晶を用いるほど多くのグレインバウンダリを含む。このため、グレインサイズの小さな多結晶シリコンを用いるとチャネル移動度μｅの低下を招く。
トランジスタを流れる電流は、チャネル移動度μｅに依存する。チャネル移動度μｅの小さい多結晶シリコントランジスタでは、メモリセルを駆動する電流（駆動力）が不足し、メモリの動作速度が低下する場合がある。例えば、メモリセルの選択トランジスタにチャネル幅および厚さが３０ｎｍ以下の多結晶シリコントランジスタを用いた場合、十分な電流（駆動力）が得られず、読出/書込速度が低下する場合がある。メモリセルの動作速度を維持するために、選択トランジスタのサイズまたはチャネル数を増加させると、チップ面積の増大を招き１チップあたりのビット数低下につながる。
本実施形態では、非晶質シリコン層の堆積厚を、例えば、１００ｎｍ以上として、結晶化を行う。そして、十分な大きさのグレインを含む多結晶シリコン層を形成した後、所定の厚さに薄膜化する。これにより、チャネルサイズの縮小とグレインサイズの拡大とを両立させながら、高いチャネル移動度μｅを得ることができる。結果として、選択トランジスタの駆動力を大きくし、メモリセルの動作速度を向上させることができる。
図７は、本実施形態に係る製造方法を用いた多結晶トランジスタのチャネル移動度μｅと反転チャネルのキャリア密度Ｎｉｎｖの関係を表すグラフである。横軸は、キャリア密度Ｎｉｎｖ、縦軸は、チャネル移動度μｅである。
例えば、厚さ１００ｎｍの熱酸化膜上に厚さ１００ｎｍの非晶質シリコン層を堆積し、抵抗加熱炉において６００℃、２時間の結晶化アニールを行う。アニール後、反応性イオンエッチングにより多結晶シリコンを薄層化し、厚さ２５ｎｍとする。そして、チャネル長１０μｍ、ゲート幅１００μｍの多結晶シリコントランジスタを製作する。
図７は、本実施形態に係るトランジスタＥＢのチャネル移動度μｅと、参考例に係るトランジスタＣＥのチャネル移動度μｅと、を示している。トランジスタＥＢは、厚さ１００ｎｍの非晶質シリコン層を結晶化し、厚さ２５ｎｍに薄膜化したチャネルを有する。トランジスタＣＥは、厚さ２５ｎｍの非晶質シリコン層を結晶化し、厚さ２５ｎｍの多結晶シリコン層としたチャネルを有する。同図に示すように、トランジスタＥＤのチャネル移動度μｅは、トランジスタＣＥのチャネル移動度μｅの約２倍になる。そして、トランジスタＥＢのチャネル移動度μｅの最高値は５０ｃｍ２／Ｖ・ｓを超える。
図８は、多結晶トランジスタのチャネル移動度μｅと、非晶質シリコン層の厚さＤＳ０と、の関係を表すグラフである。横軸は、非晶質シリコン層の厚さＤＳ０、縦軸は、反転チャネルのキャリア密度を１×１０１３ｃｍ−２とした場合のチャネル移動度μｅである。
チャネル移動度μｅは、非晶質シリコン層の厚さＤＳ０が厚いほど高くなる。厚さ１００ｎｍの非晶質シリコン層を結晶化し、厚さ２５ｎｍまで薄膜化した多結晶シリコン層を用いるトランジスタＥＢのチャネル移動度は、非晶質シリコン層の膜厚１００ｎｍに対応する値となる。非晶質シリコン層の膜厚ＤＳ０を１００ｎｍ以上とすれば、さらに高いチャネル移動度を得ることができる。
図９は、多結晶トランジスタのチャネル移動度μｅと、チャネル幅ＷＮＷと、の関係を表すグラフである。横軸は、チャネル幅ＷＮＷ、縦軸は、チャネル移動度μｅである。
図１０は、多結晶トランジスタのＳ値（ｍＶ／ｄｅｃ）と、チャネル幅ＷＮＷと、の関係を表すグラフである。横軸は、チャネル幅ＷＮＷ、縦軸は、Ｓ値である。
図９および図１０は、本実施形態に係るトランジスタＥＢのチャネル移動度μｅとＳ値、参考例に係るトランジスタＣＥのチャネル移動度μｅとＳ値、を示している。トランジスタＥＢは、例えば、厚さ１００ｎｍの多結晶シリコン層（非晶質シリコン層を結晶化）を、厚さ２５ｎｍまで薄膜化し、さらに細線化した多結晶シリコンナノワイヤをチャネルとする。トランジスタＣＥは、薄膜化しない多結晶シリコン（厚さ２５ｎｍの非晶質シリコンを結晶化）をチャネルとするナノワイヤトランジスタである。チャネル長Ｌｃは、いずれも１０μｍである。
図９および図１０によれば、トランジスタＥＢでは、チャネル幅ＷＮＷが２０ｎｍ以下であっても、チャネル移動度μｅは、トランジスタＣＥよりも高く、且つ、Ｓ値も低い。これらの特性の差は、チャネル中のグレインサイズの違いに起因し、グレインバウンダリ数の差に対応するものと考えられる。
このように、本実施形態によれば、チャネル移動度μｅを高くしてトランジスタの駆動力を向上させることが可能である。トランジスタのＳ値を小さくしてオフ電流を下げ、消費電力を低減することも可能である。チャネルサイズの縮小（ナノワイヤ化）と、高駆動力・低消費電力化と、を両立させることが可能である。
図１１（ａ）は、厚さ１００ｎｍの非晶質シリコン層を結晶化した後、厚さ２５ｎｍまで薄膜化した多結晶シリコン層のＴＥＭ像である。
図１１（ｂ）は、図１１（ａ）に示すＴＥＭ像から抽出したグレインサイズＤＧの分布を表している。
図１２（ａ）は、厚さ２５ｎｍの非晶質シリコン層を結晶化した多結晶シリコン層のＴＥＭ像である。
図１２（ｂ）は、図１２（ａ）に示すＴＥＭ像から抽出したグレインサイズＤＧの分布を表している。
図１１に示す多結晶シリコンでは、グレインサイズＤＧの平均値は２５９ｎｍである。一方、図１２に示す多結晶シリコンでは、グレインサイズＤＧの平均値は１２３ｎｍである。このように、結晶化時の非晶質シリコン層の厚さを１００ｎｍとすることにより、厚さ２５ｎｍの場合に比べてグレインサイズＤＧを倍増することができる。これに対応して、図７〜図９に示すチャネル移動度μｅも倍増しているものと考えられる。
例えば、チャネル長Ｌｃを２５ｎｍ以下とすれば、グレインサイズＤＧをチャネル長の約１０倍以上にすることができる。チャネル幅および厚さが２０ｎｍ以下であれば、グレインサイズＤＧは、チャネル幅および厚さの約１０倍以上になる。結晶化時の非晶質シリコン層の厚さをさらに厚くすれば、より大きなグレインサイズＤＧを得ることができる。
第１多結晶半導体層の上に積層される第２多結晶半導体層は、下地（第１多結晶半導体層）の結晶性を引き継ぐ。第２多結晶半導体層の結晶方位は、第１多結晶半導体層の結晶方位に沿う。第１の多結晶シリコン層のグレインサイズを拡大することにより、その上に形成される第２の多結晶シリコン層の結晶性（結晶配向、界面の連続性など）が向上し、トランジスタの特性を向上させることができる。
図１３は、下地層６０の主面６０ａの上に設けられる半導体ピラー４と、多結晶シリコンのグレインと、の関係を表す模式図である。本実施形態によれば、グレインサイズＤＧは、チャネル幅および厚さの１０倍以上に形成することができる。したがって、同図中に示すように、１つのグレインの中に複数の半導体ピラー４を形成することが可能であり、複数のトランジスタ１６を設けることができる。
グレインバウンダリＧＢに囲まれた１つのグレインは、一定の結晶配向を有する。したがって、１つのグレイン中に形成される一群の半導体ピラー４は、同じ結晶配向を有する。一方、隣り合うグレインの結晶配向は相互に異なる。異なるグレインから形成される半導体ピラー４ａ〜４ｆは、それぞれ異なる結晶配向を有する。
同一のグレインから形成される一群の半導体ピラー４を含む複数のトランジスタにおいては、チャネル長方向の結晶方位が、同一となる。このため、例えば、トランジスタ間の特性（電流や閾値電圧）のばらつきが抑制される。
例えば、半導体ピラー４ａが設けられる領域（第１の領域９１）および半導体ピラー４ｂが設けられる領域（第２の領域９３）は、それぞれ１つのグレインに対応する。そして、それぞれの領域に、半導体ピラー４ａを含む複数の第１トランジスタと、半導体ピラー４ｂを含む第２トランジスタが設けられる。半導体ピラー４ａおよび４ｂの両側には、それぞれ第１ゲート電極および第２ゲート電極が形成される。
そして、第１トランジスタの第１チャネルの結晶配向（第１の結晶配向）は、第２トランジスタの第２チャネルの結晶配向（第２の結晶配向）とは異なる。下地層６０の主面６０ａに平行なＸ−Ｙ平面における第１および第２トランジスタが設けられる領域のサイズは、第１および第２トランジスタのチャネル長Ｌｃの１０倍以上とすることができる。
メモリセルアレイの１ブロックのサイズを、半導体ピラーが同一のグレインから形成される領域（例えば第１の領域９１や第２の領域９３）のサイズよりも小さく設計すれば、１つのブロックに含まれるトランジスタは、同一の結晶配向を有する半導体ピラーから形成される。このため、例えば、メモリセルアレイ動作のばらつきを最小化することができる。
次に、図１４を参照して、本実施形態の変形例に係る製造方法を説明する。
図１４（ａ）〜図１４（ｃ）は、第１実施形態の変形例に係る製造方法を表す模式断面図である。
本変形例では、図１４（ａ）に表すように、シリコン基板１の上に、絶縁体層２、金属層１７、第１半導体層６８を形成する。第１半導体層６８は、例えば、ｎ形不純物をドープした非晶質（アモルファス）シリコン層である。第１半導体層６８の厚さ（第１の厚さ）は、例えば、１００ｎｍ以上、６００ｎｍ以下である。
続いて、第１半導体層６８に熱処理を施して結晶化し、第１多結晶半導体層７２を形成する（第１工程）。熱処理温度は、例えば、５５０℃以上、１２００℃以下である。熱処理には、例えば、抵抗加熱炉、ＲＴＡ炉、フラッシュランプアニール炉などを用いる。拡散炉を用いる場合の熱処理時間は、例えば、数分から数十時間、ＲＴＡ炉を用いる場合の熱処理時間は、数秒から数百秒である。フラッシュランプアニール炉を用いる場合には、ミリ秒アニールが可能である。
次に、図１４（ｂ）に表すように、第１多結晶半導体層７２を、第１の厚さよりも薄い第２の厚さに薄膜化する（第２工程）。第２の厚さは、例えば、１０ｎｍ以上、８０ｎｍ以下である。第１多結晶半導体層７２を薄膜化する方法として、例えば、ＲＩＥ法、ウェットエッチング、熱酸化、ＣＭＰ法などを用いる。
本変形例では、第１多結晶半導体層７２は、例えば、ｎ形多結晶シリコン層であり、トランジスタ１６のソース６となる。
続いて、図１４（ｃ）に表すように、薄膜化した第１多結晶半導体層７２の上に第２多結晶半導体層７４を形成する（第３工程）。第２多結晶半導体層７４は、例えば、第１多結晶半導体層７２の上に形成した第２半導体層７６に熱処理を施すことにより形成する。熱処理条件は、例えば、第１半導体層６８の熱処理条件と同じである。
第２半導体層７６は、第２多結晶半導体層７４と同じ厚さに形成し、熱処理により形成される第２多結晶半導体層の薄層化を行わない。第２半導体層７６は、粒塊の大きい第１多結晶半導体層７２の上に形成されるため、薄層（第２の厚さ）の状態で熱処理を実施してもその粒塊を大きくすることができる。第１多結晶半導体層の結晶性を引き継ぐことができる。
また、第２半導体層７６は、例えば、不純物濃度ゼロ（検出限界以下）もしくは、第１多結晶半導体層７２よりも低濃度の不純物を含む。
さらに、第２多結晶半導体層７４の上に第３多結晶半導体層７８を形成する。第３多結晶半導体層７８は、例えば、ｎ形不純物をドープしたｎ形多結晶シリコン層である。
第３多結晶半導体層７８は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成した多結晶シリコン層であっても良い。第２半導体層７６の上に第３半導体層７８ａ、例えば、第３の非晶質シリコン層を形成した後、熱処理を施して結晶化した多結晶シリコン層であっても良い。
以下、図３（ａ）〜図５（ｂ）に示す製造過程にしたがって、半導体装置１００を完成させることができる。本変形例では、第２多結晶半導体層７４および第４多結晶半導体層７８は、それぞれトランジスタ１６のチャネル７およびドレイン８に加工される。
上記のように、本実施形態に係る半導体装置１００では、多結晶半導体層のグレインサイズを拡大することにより、トランジスタ１６の駆動力を向上させることができる。これにより、トランジスタ１６の微細化によるメモリセルの集積度（メモリビット数）の向上と、トランジスタ１６の高駆動力化によるメモリ書込/読出速度を向上と、を両立させることができる。さらに、トランジスタ１６のS値も改善され、メモリのオフリーク電流の低減による低消費電力化も実現できる。
本実施形態では、アレイ状に形成される複数の半導体ピラー４が同一のグレインから切り出されるため、各トランジスタ１６のチャネル７におけるチャネル長方向の結晶方位を揃えることが可能である。このため、トランジスタ間の特性（電流や閾値電圧）のばらつきを抑制することが可能である。
本実施形態の製造方法では、第１半導体層の結晶化を比較的低温で行うことが可能である。これにより、例えば、多結晶半導体層１８から第１多結晶半導体層２０へのｎ形不純物の拡散を抑制し、チャネル移動度μｅの低下を抑えることが可能である。シリコン基板１にメモリ制御用回路１５を設ける場合は、その金属配線の劣化などを抑制することも可能である。
（第２実施形態）
図１５は、第２実施形態に係る半導体装置２００を表す模式図である。
図１５（ａ）は、半導体装置２００の上面図である。
図１５（ｂ）は、図１（ａ）に示すＡ−Ａ線に沿った模式断面図である。
図１５（ｃ）は、Ｂ−Ｂ線に沿った模式断面図である。
本実施形態でも、シリコン基板１の上に金属層３と絶縁体層５ａとを含む下地層６０が設けられる。シリコン基板１と絶縁体層２との間にメモリ制御用回路１５を形成しても良い（図１参照）。
金属層３の上には、多結晶半導体配線４３が設けられる。多結晶半導体配線４３は、金属層３と共に、例えば、グローバルビット線として機能する。そして、多結晶半導体配線４３の上には、複数のトランジスタ１６が設けられる。
トランジスタ１６は、半導体ピラー４を含み、半導体ピラー４の間は、絶縁体層５ｂおよび４５により絶縁される。半導体ピラー４は、多結晶半導体配線４３の上に、ソース６、チャネル７、ドレイン８が順に積み重なった構造を有する。ソース６とドレイン８には、ｎ形不純物がドープされる。チャネル７の両側（Ｘ方向）には、ゲート絶縁膜９を介してゲート電極１０が設けられる。
トランジスタ１６の上には、金属配線１１を介してメモリセルアレイ１４が設けられる。メモリセルアレイ１４は、複数のメモリセル１２と、メモリセル１２を制御する配線１３ａおよび１３ｂを含む。金属配線１１は、トランジスタ１６とメモリセル１２を電気的に接続する。
トランジスタ１６のチャネル７の厚さ及び幅は、例えば、３ｎｍ〜３０ｎｍである。チャネル長Ｌｃは、例えば、２５ｎｍ以下である。チャネル７の平均的なグレインサイズは、チャネル長の１０倍以上である。
次に、半導体装置２００の製造方法を説明する。
図１６（ａ）〜図２０（ｂ）は、半導体装置２００の製造方法を表す模式図である。
図１６（ａ）および図１６（ｃ）は、半導体装置２００の製造過程におけるシリコン基板１の部分断面を表す。
図１７（ａ）、図１９（ａ）および図２０（ａ）は、シリコン基板１の上面を表す平面図である。
図１７（ｂ）、図１９（ｂ）および図２０（ｂ）は、図１７（ａ）〜図２０（ａ）に示すＭ−Ｍ線、Ｎ−Ｎ線およびＬ−Ｌ線に沿ったそれぞれの断面図を表している。
まず、図１６（ａ）に示すように、シリコン基板１の上に、絶縁体層２、金属層１７、第１半導体層１９を形成する。第１半導体層１９は、例えば、ｎ形不純物がドープされた非晶質シリコン層である。第１半導体層１９の厚さ（第１の厚さ）は、例えば、１００ｎｍ以上、６００ｎｍ以下である。
続いて、第１半導体層１９に熱処理を施し、第１多結晶半導体層２０を形成する（第１工程）。
さらに、図１６（ｂ）に示すように、第１多結晶半導体層２０を薄膜化し、第２の厚さにする（第２工程）。第２の厚さは、例えば、１０ｎｍ以上、８０ｎｍ以下である。
第１半導体層１９の熱処理温度は、例えば、５５０℃以上、１２００℃以下である。熱処理時間は、抵抗加熱炉を用いる場合は数分から数十時間、ＲＴＡ炉を用いる場合は、数秒から数百秒である。抵抗加熱炉やＲＴＡ炉以外にも、フラッシュランプアニール炉などのミリ秒アニール装置を用いることができる。
薄膜化には、ＲＩＥ法、ウェットエッチング、熱酸化、ＣＭＰ法などを用いることができる。
このように、第１の厚さの第１半導体層１９を熱処理した後に薄膜化することにより、第１多結晶半導体層２０のグレインサイズを大きくすることができる。
次に、図１７に示すように、金属層１７および第１多結晶半導体層２０をパターニングし、金属層３および多結晶半導体配線４３を形成する。例えば、ＲＩＥ法を用いて金属層１７および第１多結晶半導体層２０を加工し（一部を除去し）、Ｘ方向に延在するストライプ状の金属層３および多結晶半導体配線４３を形成する。そして、金属層３および多結晶半導体配線４３の積層体の間を、絶縁体層５で埋め込む。絶縁体層５は、例えば、シリコン酸化膜である。
続いて、図１８に示すように、多結晶半導体配線４３および絶縁体層５の上に、絶縁体層４４、ゲート電極１０および絶縁体層４５を順に形成する。
次に、図１９に示すように、絶縁体層４５、ゲート電極１０および絶縁体層４４をパターニングし、開口部４６を形成する。開口部４６の底面には、多結晶半導体配線４３が露出する。
次に、図２０に示すように、開口部４６のの内部にゲート絶縁膜９を形成する。続いて、開口部４６の内部に、第２半導体層８５を形成する（第３工程）。第２半導体層８５は、多結晶半導体配線４３の側から順に設けられた、第１部分４７、第２部分４８、及び、第３部分４９を含む。第１部分４７は、例えば、第１濃度で不純物（例えばｎ形の不純物）をドープした層である。第２部分４８における不純物濃度は、第１部分４７における不純物濃度よりも低い。第２部分４８は、例えば、ノンドープの層である。第３部分４９は、例えば、不純物（例えばｎ形の不純物）をドープした層である。第２半導体層８５は、例えば、非晶質シリコン層である。
続いて、第２半導体層８５に熱処理を施して、第２多結晶半導体層（半導体ピラー４）を形成する。半導体ピラー４は、第１部分４７が結晶化したソース６、第２部分４８が結晶化したチャネル７、および、第３部分４９が結晶化したドレイン８を含む。
第２半導体層８５の結晶化は、第１部分４７に接する多結晶半導体配線４３のグレインを種として進行する。上述したように、多結晶半導体配線４３に含まれるグレインのサイズが拡大されているため、第２多結晶半導体層に含まれるグレインのサイズも大きくすることができる。
上記の過程によりトランジスタ１６を形成した後、その上にメモリセルアレイ１４を形成して半導体装置２００を完成させる（図１５参照）。
本実施形態においても、トランジスタ１６のチャネル７を含む半導体ピラー４のグレインサイズを大きくしてチャネル移動度μｅを高くすることが可能である。これにより、トランジスタ１６を微細化して面内の集積度（メモリビット数）を増大させつつ、トランジスタ１６の駆動力を向上させてメモリ書込/読出速度を向上させることができる。さらに、トランジスタ１６のＳ値を改善することが可能であり、メモリのオフリーク電流を低減することにより低消費電力化を実現できる。
本実施形態の製造方法では、多結晶半導体配線４３のグレインを種結晶として第２半導体層８５の結晶化を行う。このため、熱処理を低温化することが可能である。例えば、６００℃程度の比較的低温で実施することができる。これにより、第２半導体層および第４半導体層にドープされたｎ形不純物の拡散を抑制し、チャネル移動度μｅの低下を抑制できる。下層のシリコン基板にメモリ制御用回路が形成されている場合は、その熱ダメージを抑制できる。
本実施形態では、第２半導体層８５を選択的に形成したが、第１実施形態と同じようにシリコン基板１の全面に形成して熱処理を施し、第２多結晶半導体層とした後で半導体ピラー４に加工しても良い。
〔第３実施形態〕
図２１は、第３実施形態に係る半導体装置３００を表す模式図である。
図２１（ａ）は、半導体装置３００の上面図である。
図２１（ｂ）は、図２１（ａ）に示すＲ−Ｒ線に沿った模式断面図である。
図２１（ｃ）は、Ｑ−Ｑ線に沿った模式断面図である。
本実施形態でも、シリコン基板１の上に金属層３と絶縁体層５ａとを含む下地層６０が設けられる。金属層３の上には、複数のトランジスタ８０が設けられる。トランジスタ８０は、半導体ピラー４を含む。半導体ピラー４の間は、絶縁体層５ｂおよび２３により絶縁される。半導体ピラー４は、多結晶半導体配線４３の上に、ソース６、チャネル７、ドレイン８が順に積み重なった構造を有する。ソース６とドレイン８には、ｎ形不純物がドープされている。
チャネル７の両側（Ｘ方向）には、ゲート絶縁膜９を介してゲート電極１０が設けられる。さらに、本実施形態では、ゲート絶縁膜９とゲート電極１０との間に電荷保持層が設けられる。この例では、電荷保持層として、電荷蓄積層８３が設けられる。電荷蓄積層８３とチャネル７との間に、ゲート絶縁膜９としてトンネル絶縁膜８１が設けられる。電荷蓄積層８３とゲート電極１０との間に、ブロック絶縁膜８５（コントロール絶縁膜）が設けられる。電荷蓄積層８３に代えて浮遊ゲート層を設けても良い。浮遊ゲート層は、電荷保持層として機能する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１・・・シリコン基板、 １ａ・・・表面、 ２・・・絶縁体層、 ３、１７・・・金属層、 ４、４ａ〜４ｄ・・・半導体ピラー、 ５、５ａ、５ｂ、２３、４４、４５・・・絶縁体層、 ６・・・ソース、 ７・・・チャネル、 ８・・・ドレイン、 ９・・・ゲート絶縁膜、 １０・・・ゲート電極、 １１・・・金属配線、 １２・・・メモリセル、 １３ａ、１３ｂ・・・配線、 １４・・・メモリセルアレイ、 １５・・・メモリ制御用回路、 １６、８０・・・トランジスタ、 １８・・・多結晶半導体層、 １９、６８・・・第１半導体層、 ２０、７２・・・第１多結晶半導体層、 ２１、７４・・・第２多結晶半導体層、 ４３・・・多結晶半導体配線、 ４６・・・開口部、 ４７・・・第１部分、 ４８・・・第２部分、 ４９・・・第３部分、 ６０・・・下地層、 ６０ａ・・・主面（上面）、 ６２・・・板状体、 ６５・・・層間絶縁膜、 ７６、８５・・・第２半導体層、 ７８・・・第３多結晶半導体層、 ７８ａ・・・第３半導体層、 ８１・・・トンネル絶縁膜、 ８３・・・電荷蓄積層（電荷保持層）、 ８５・・・ブロック絶縁膜、 ９１・・・第１の領域、 ９２・・・第２の領域、 １００、２００、３００・・・半導体装置、 ＤＧ・・・グレインサイズ、 ＧＢ・・・グレインバウンダリ

Claims (16)

  1. 下地層と、
    前記下地層の上において前記下地層の上面に対して平行な平面内に配置された複数のトランジスタと、
    を備え、
    前記複数のトランジスタのそれぞれは、前記平面と交差する第１方向に電流を流すチャネルを含み、
    前記下地層は、第１の領域と、前記平面内で前記第１の領域の隣りに設けられた第２の領域と、を含み、
    前記複数のトランジスタのうちの前記第１の領域上に設けられた複数の前記トランジスタの前記チャネルは、第１の結晶配向を有し、
    前記複数のトランジスタのうちの前記第２の領域上に設けられた複数の前記トランジスタの前記チャネルは、前記第１の結晶配向とは異なる第２の結晶配向を有する半導体装置。
  2. 前記第１の領域の前記平面に平行な第２方向の長さは、前記第１チャネルの前記第１方向の長さの１０倍以上である請求項１記載の半導体装置。
  3. 前記チャネルは前記第１方向に沿う側面を有し、
    前記複数のトランジスタのそれぞれは、
    ゲート電極と、
    前記ゲート電極と前記側面との間に設けられたゲート絶縁膜と、
    を含む請求項１または２に記載の半導体装置。
  4. 前記複数のトランジスタのそれぞれは、前記ゲート電極と前記ゲート絶縁膜との間に設けられた電荷保持層をさらに含む請求項３記載の半導体装置。
  5. 複数のメモリセルを含むメモリセルアレイをさらに備え、
    前記複数のトランジスタは、前記下地層と前記メモリセルアレイとの間に配置され、
    前記複数のトランジスタは、前記複数のメモリセルの動作を制御する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 下地層の上に設けられた第１半導体層に熱処理を施し、第１の厚さを有する第１多結晶半導体層を形成する第１工程と、
    前記第１多結晶半導体層の厚さを、前記第１の厚さよりも薄い第２の厚さに減少させる第２工程と、
    前記第２の厚さの前記第１多結晶半導体層の上に第２多結晶半導体層を形成する第３工程と、
    前記第１多結晶半導体層及び前記第２多結晶半導体層の少なくともいずれかの一部を除去して、前記第１多結晶半導体層及び前記第２多結晶半導体層の前記少なくともいずれかの残存部分を含み前記下地層の上面に対して平行な平面と交差する第１方向に電流を流すチャネルを含むトランジスタを形成する第４工程と、
    を備えた半導体装置の製造方法。
  7. 前記第２多結晶半導体層の結晶方位は、前記第１多結晶半導体層の結晶方位に沿う請求項６記載の半導体装置の製造方法。
  8. 前記第１多結晶半導体層は、不純物を含み、
    前記第２多結晶半導体層における不純物の濃度は、前記第１多結晶半導体層における前記不純物の濃度よりも低い請求項６または７に記載の半導体装置の製造方法。
  9. 前記第３工程は、
    前記第２の厚さの前記第１多結晶半導体層の上に第２半導体層を形成し、
    前記第２半導体層に熱処理を施し前記第２半導体層から前記第２多結晶半導体層を形成することを含む請求項８記載の半導体装置の製造方法。
  10. 前記第３工程と前記第４工程との間において、前記第２多結晶半導体層の上に不純物を含む第３多結晶半導体層をさらに形成する請求項８または９記載の半導体装置の製造方法。
  11. 前記第３多結晶半導体層を形成する工程は、前記第２半導体層の上に第３半導体層を形成し、前記第３半導体層に熱処理を施し、前記第３半導体層から前記第３多結晶半導体層を形成することを含む請求項１０記載の半導体装置の製造方法。
  12. 前記第２多結晶半導体層は、不純物を含み、
    前記第１多結晶半導体層における不純物の濃度は、前記第２多結晶半導体層における前記不純物の濃度よりも低い請求項６または７に記載の半導体装置の製造方法。
  13. 前記第１工程は、第１導電形の不純物を含む第４多結晶半導体層の上に前記第１半導体層を形成することを含む請求項１２記載の半導体装置の製造方法。
  14. 前記第２工程は、
    前記第２の厚さの前記第１多結晶半導体層の上に第２半導体層を形成し、
    前記第２半導体層に熱処理を施し前記第２半導体層から前記第２多結晶半導体層を形成することを含む請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記第１多結晶半導体層は、第１導電形の不純物を含み、
    前記第２工程は、
    前記第２の厚さの前記第１多結晶半導体層の上に第２半導体層を形成し、
    前記第２半導体層に熱処理を施し前記第２半導体層から前記第２多結晶半導体層を形成することを含み、
    前記第２半導体層は、前記第１多結晶半導体層の上に設けられた第１導電形の不純物を含む第１部分と、前記第１部分の上に設けられ不純物濃度が前記第１部分における前記不純物の濃度よりも低い第２部分と、を含む請求項６または７に記載の半導体装置の製造方法。
  16. 下地層の上に設けられた第１半導体層に熱処理を施し、第１の厚さを有する第１多結晶半導体層を形成する工程と、
    前記第１多結晶半導体層の厚さを、前記第１の厚さよりも薄い第２の厚さに減少させる工程と、
    前記第１多結晶半導体層の上に、開口部を有する導電層と、前記開口部の内部の前記導電層の側面上に設けられた絶縁層と、を含む層を形成する工程と、
    前記開口部の内側の空間において、前記第１多結晶半導体層の上に前記第２多結晶半導体層を形成し、前記第２多結晶半導体層の少なくとも一部を含み、前記下地層の上面に対して平行な平面と交差する第１方向に電流を流すチャネルを含むトランジスタを形成する工程と、
    を備えた半導体装置の製造方法。
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