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CN111052323A - 半导体装置及其制造方法 - Google Patents

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CN111052323A
CN111052323A CN201880053573.7A CN201880053573A CN111052323A CN 111052323 A CN111052323 A CN 111052323A CN 201880053573 A CN201880053573 A CN 201880053573A CN 111052323 A CN111052323 A CN 111052323A
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gate
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Abstract

具备：半导体基板(10)；半导体元件(18)，形成在半导体基板(10)的一面(10a)上；绝缘膜(20)，以将半导体元件(18)覆盖的状态形成在半导体基板(10)的一面(10a)上，形成有使半导体基板(10)的一面(10a)侧的区域露出的第1接触孔(21)以及使半导体元件(18)露出的第2接触孔(22)；第1电极(23)，经由第1接触孔(21)而与半导体基板(10)的一面(10a)侧的区域电连接；以及第2电极(24)，经由第2接触孔(22)而与半导体元件(18)电连接。并且，绝缘膜(20)的与半导体基板(10)的一面(10a)相反侧的一面(20a)被平坦化，并且使该一面(20a)与半导体基板的一面(10a)之间的间隔沿着半导体基板(10)的面方向相等。

Description

半导体装置及其制造方法
关联申请的相互参照
本申请基于2017年8月21日提出申请的日本专利申请第2017－158816号及2017年8月21日提出申请的日本专利申请第2017－158817号，这里通过参照引用其记载内容。
技术领域
本发明涉及在半导体基板上形成有二极管元件等半导体元件的半导体装置及其制造方法。
背景技术
以往，提出了在半导体基板上形成有作为半导体元件的二极管元件即感温二极管元件的半导体装置(例如，参照专利文献1)。具体而言，在这样的半导体装置中，在半导体基板上形成有用来使电流向该半导体基板内流动的各种区域。另外，所述的各种区域，例如是具有P型区域、N型区域等的MOSFET(即，Metal Oxide Semiconductor Field EffectTransistor)元件等。
并且，在半导体基板的一面上，隔着绝缘膜形成有感温二极管元件，并且形成有将感温二极管元件覆盖的绝缘膜。此外，在将感温二极管元件覆盖的绝缘膜中，形成有使形成在半导体基板的一面侧的区域露出的第1接触孔、以及使感温二极管元件露出的第2接触孔。
进而，在将感温二极管元件覆盖的绝缘膜上，形成有经由第1接触孔而与形成在半导体基板的一面侧的区域电连接的第1电极、以及经由第2接触孔而与感温二极管元件电连接的第2电极。
这样的半导体装置例如如以下这样制造。即，在半导体基板的一面上形成感温二极管元件之后，以将感温二极管元件覆盖的方式形成绝缘膜。另外，形成在半导体基板的一面侧的区域在形成感温二极管元件之前或形成之后适当形成。接着，在绝缘膜上配置光致抗蚀剂。接着，将光致抗蚀剂曝光、显影并布图，使绝缘膜中的形成第1接触孔的区域以及形成第2接触孔的区域从该光致抗蚀剂露出。然后，形成经由第1接触孔而与半导体基板的一面侧的区域电连接的第1电极、以及经由第2接触孔而与感温二极管元件电连接的第2电极，从而制造上述半导体装置。
现有技术文献
专利文献
专利文献1：日本特开2008－235405号公报
发明概要
但是，在这样的半导体装置中，当以将感温二极管元件覆盖的方式形成了绝缘膜时，该绝缘膜的将感温二极管元件覆盖的部分成为隆起的状态。即，该绝缘膜中的与半导体基板的一面相反侧的一面不为平坦的面。因此，如果将光致抗蚀剂配置在该绝缘膜上，则由于该光致抗蚀剂沿着绝缘膜中的与半导体基板的一面相反侧的一面形成，所以将感温二极管元件覆盖的部分成为隆起的状态。
于是，在对这样配置的光致抗蚀剂进行曝光的情况下，该光致抗蚀剂的曝光精度下降。即，例如，在使用正型的光致抗蚀剂的情况下，当将光致抗蚀剂曝光时，从光源经由光掩模，向光致抗蚀剂中的形成第1接触孔的区域上的部分以及形成第2接触孔的区域上的部分照射光。即，向光致抗蚀剂中的没有隆起的部分照射光，并向光致抗蚀剂中的隆起的部分照射光。因此，例如，如果将焦点对准光致抗蚀剂中的形成第1接触孔的区域上的部分，则焦点不对准光致抗蚀剂中的形成第2接触孔的区域上的部分。因而，对于形成第2接触孔的区域上的部分的曝光精度下降。同样，如果将焦点对准光致抗蚀剂中的形成第2接触孔的区域上的部分，则焦点不对准光致抗蚀剂中的形成第1接触孔的区域上的部分。因而，对于形成第1接触孔的区域上的部分的曝光精度下降。另外，这里以正型的光致抗蚀剂为例进行了说明，但负型的光致抗蚀剂也是同样的。
并且，当这样光致抗蚀剂的曝光精度下降，则第1接触孔及第2接触孔的加工精度下降。
此外，在上述半导体装置中，虽然隔着绝缘膜配置有二极管元件，但有可能因为在半导体基板侧发生的噪声等而二极管元件的特性变化或误动作。即，在上述半导体装置中，二极管元件的检测精度有可能下降。特别是，在具备栅极电极、通过使向栅极电极施加的栅极电压变化而对流到半导体基板内的电流进行控制的半导体装置中，向栅极电极施加的栅极电压的变化容易对二极管元件造成影响。因此，二极管元件的检测精度有可能下降。
发明内容
本发明的目的在于提供能够抑制第1接触孔及第2接触孔的加工精度下降的半导体装置及其制造方法。此外，本发明的目的在于提供能够抑制二极管元件的检测精度下降的半导体装置。
根据本发明的一技术方案，半导体装置具备：半导体基板，具有一面；半导体元件，形成在半导体基板的一面上；绝缘膜，以将半导体元件覆盖的状态形成在半导体基板的一面上，形成有使半导体基板的一面侧的区域露出的第1接触孔以及使半导体元件露出的第2接触孔；第1电极，经由第1接触孔而与半导体基板的一面侧的区域电连接；以及第2电极，经由第2接触孔而与半导体元件电连接；绝缘膜的与半导体基板的一面相反侧的一面被平坦化，并且该一面与半导体基板的一面之间的间隔沿着半导体基板的面方向是相等的。
由此，绝缘膜的一面被平坦化，所以当在绝缘膜上配置光致抗蚀剂时，光致抗蚀剂中的与绝缘膜相反侧的一面也成为被平坦化的状态。因此，能够抑制该光致抗蚀剂的曝光精度下降，能够抑制以光致抗蚀剂为掩模而形成第1接触孔及第2接触孔时的加工精度的下降。
此外，根据本发明的另一技术方案，半导体装置具备：半导体基板，具有一面，形成有流过电流的半导体元件；以及二极管元件，形成在半导体基板的一面上；在半导体基板的一面上，形成有被维持为规定的电位的屏蔽布线部；二极管元件形成在屏蔽布线部上。
由此，二极管元件形成在被维持为规定的电位的屏蔽布线部上。因此，抑制了因半导体基板侧的噪声等而二极管元件的检测精度下降的情况。
此外，根据本发明的另一技术方案，在半导体装置的制造方法中，进行以下工序：准备具有一面的半导体基板；在半导体基板的一面上形成半导体元件；在半导体基板的一面上，形成将半导体元件覆盖的绝缘膜；在绝缘膜中，形成使半导体基板的一面侧的区域露出的第1接触孔，并且形成使半导体元件露出的第2接触孔；形成经由第1接触孔而与半导体基板的一面侧的区域电连接的第1电极；形成经由第2接触孔而与半导体元件电连接的第2电极；在形成第1接触孔及第2接触孔之前，在绝缘膜上配置光致抗蚀剂，将光致抗蚀剂曝光并显影从而将该光致抗蚀剂布图。并且，在形成第1接触孔及第2接触孔的工序中，以光致抗蚀剂为掩模，同时形成第1接触孔及第2接触孔；在配置光致抗蚀剂之前，将绝缘膜中的与半导体基板的一面相反侧的一面平坦化。
由此，在配置光致抗蚀剂之前，使绝缘膜中的与半导体基板的一面相反侧的一面平坦化。因此，当配置光致抗蚀剂时，能够使光致抗蚀剂中的与绝缘膜相反侧的一面也成为平坦化的状态。因而，能够抑制光致抗蚀剂的曝光精度下降，能够抑制以光致抗蚀剂为掩模来形成第1接触孔及第2接触孔时的加工精度的下降。
另外，对各构成要素等赋予的带括号的标号表示该构成要素等与在后述的实施方式中记载的具体的构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的半导体装置的剖视图。
图2A是表示图1所示的半导体装置的制造工序的剖视图。
图2B是表示接着图2A的半导体装置的制造工序的剖视图。
图2C是表示接着图2B的半导体装置的制造工序的剖视图。
图2D是表示接着图2C的半导体装置的制造工序的剖视图。
图2E是表示接着图2D的半导体装置的制造工序的剖视图。
图2F是表示接着图2E的半导体装置的制造工序的剖视图。
图2G是表示接着图2F的半导体装置的制造工序的剖视图。
图2H是表示接着图2G的半导体装置的制造工序的剖视图。
图2I是表示接着图2H的半导体装置的制造工序的剖视图。
图3是第2实施方式的半导体装置的剖视图。
图4A是表示图3所示的半导体装置的制造工序的剖视图。
图4B是表示接着图4A的半导体装置的制造工序的剖视图。
图4C是表示接着图4B的半导体装置的制造工序的剖视图。
图4D是表示接着图4C的半导体装置的制造工序的剖视图。
图4E是表示接着图4D的半导体装置的制造工序的剖视图。
图4F是表示接着图4E的半导体装置的制造工序的剖视图。
图4G是表示接着图4F的半导体装置的制造工序的剖视图。
图4H是表示接着图4G的半导体装置的制造工序的剖视图。
图4I是表示接着图4H的半导体装置的制造工序的剖视图。
图4J是表示接着图4I的半导体装置的制造工序的剖视图。
图4K是表示接着图4J的半导体装置的制造工序的剖视图。
图4L是表示接着图4K的半导体装置的制造工序的剖视图。
图5是表示第3实施方式的半导体装置的剖视图。
图6是表示第4实施方式的半导体装置的剖视图。
图7是表示第5实施方式的半导体装置的剖视图。
图8是第6实施方式的半导体装置的剖视图。
图9A是表示图8所示的半导体装置的制造工序的剖视图。
图9B是表示接着图9A的半导体装置的制造工序的剖视图。
图9C是表示接着图9B的半导体装置的制造工序的剖视图。
图9D是表示接着图9C的半导体装置的制造工序的剖视图。
图9E是表示接着图9D的半导体装置的制造工序的剖视图。
图9F是表示接着图9E的半导体装置的制造工序的剖视图。
图9G是表示接着图9F的半导体装置的制造工序的剖视图。
图9H是表示接着图9G的半导体装置的制造工序的剖视图。
图9I是表示接着图9H的半导体装置的制造工序的剖视图。
图9J是表示接着图9I的半导体装置的制造工序的剖视图。
图9K是表示接着图9J的半导体装置的制造工序的剖视图。
图9L是表示接着图9K的半导体装置的制造工序的剖视图。
图10是其他实施方式的半导体装置的剖视图。
图11是其他实施方式的半导体装置的剖视图。
图12是其他实施方式的半导体装置的剖视图。
图13是其他实施方式的半导体装置的剖视图。
图14是其他实施方式的半导体装置的剖视图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下的各实施方式中，对于相互相同或等同的部分赋予相同的标号而进行说明。
(第1实施方式)
以下，参照附图对第1实施方式进行说明。在本实施方式中，对在半导体基板上形成有MOSFET元件的半导体装置进行说明。
如图1所示，半导体装置具有作为漂移层11发挥功能的N－型的半导体基板10。并且，在漂移层11上(即，半导体基板10的一面10a侧)形成有P型的基体(base)层12。在基体层12上，形成有比漂移层11高杂质浓度的N+型的源极层13。即，在本实施方式中，在漂移层11上，从漂移层11侧起依次形成有基体层12及源极层13。并且，在本实施方式中，通过这样形成源极层13，得到半导体基板10的一面10a具有源极层13的结构。另外，在本实施方式中，源极层13相当于第1导电型层。
此外，在半导体基板10上，形成有将源极层13及基体层12贯通而达到漂移层11的多个沟槽14。由此，基体层12被多个沟槽14隔断。在本实施方式中，多个沟槽14沿着半导体基板10的一面10a的面方向中的规定方向以条状等间隔地形成。另外，在图1中，多个沟槽14分别沿着图1中纸面进深方向形成。此外，在本实施方式中，基体层12中的与沟槽14相接的区域相当于沟道区域。
各沟槽14被以将各沟槽14的壁面覆盖的方式形成的栅极绝缘膜15和形成在该栅极绝缘膜15之上的栅极电极16填埋。由此，构成沟槽栅构造。另外，栅极电极16在与图1不同的截面中与在半导体基板10的一面10a上形成的未图示的栅极布线电连接。并且，栅极电极16被从未图示的栅极控制电路施加规定的栅极电压。此外，在本实施方式中，栅极绝缘膜15由氧化膜等构成，栅极电极16由多晶硅(以下记作Poly－Si)等构成。
在半导体基板10的一面10a上，以将栅极电极16覆盖的方式形成有由氧化膜等构成的一面绝缘膜17。在本实施方式中，在一面绝缘膜17上形成有感温二极管元件18，该感温二极管元件18输出与由于MOSFET元件动作而产生的热相对应的检测信号。感温二极管元件18通过将由P型Poly－Si构成的阳极区域18a与由N型Poly－Si构成的阴极区域18b连接而构成。并且，以将感温二极管元件18覆盖的方式，形成有由氧化膜等构成的元件保护膜19。另外，在本实施方式中，感温二极管元件18相当于半导体元件。
进而，在一面绝缘膜17上，以将元件保护膜19(即，感温二极管元件18)覆盖的方式，形成有由氧化膜等构成的层间绝缘膜20。层间绝缘膜20的与半导体基板10的一面10a侧相反侧的一面20a被平坦化。更详细地讲，层间绝缘膜20的一面20a被平坦化，以使该层间绝缘膜20的一面20a与半导体基板10的一面10a之间的间隔沿着半导体基板10的面方向相等。即，在一面20a与半导体基板10的一面10a之间的间隔中，层间绝缘膜20的将感温二极管元件18覆盖的部分的间隔、和与将感温二极管元件18覆盖的部分不同的部分的间隔相等。
在层间绝缘膜20，形成有使源极层13及基体层12露出的第1接触孔21，并且形成有使感温二极管元件18露出的第2接触孔22。具体而言，第1接触孔21形成有多个，在相邻的各沟槽14间分别以将源极层13贯通而达到基体层12的方式形成。由此，源极层13从第1接触孔21的侧面露出，基体层12成为从第1接触孔21的侧面及底面露出的状态。此外，第2接触孔22形成有2个，一个以使阳极区域18a露出的方式形成，另一个以使阴极区域18b露出的方式形成。
在层间绝缘膜20上，形成有经由第1接触孔21而与源极层13及基体层12电连接的第1上部电极23。此外，形成有经由第2接触孔22而与感温二极管元件18电连接的第2上部电极24。另外，在本实施方式中，第1上部电极23相当于第1电极，第2上部电极24相当于第2电极。
在本实施方式中，第1上部电极23具有被填埋到第1接触孔21内的第1填埋电极部23a、以及被配置在层间绝缘膜20上并与第1填埋电极部23a电连接的第1上层电极部23b。同样，第2上部电极24具有被填埋到第2接触孔22内的第2填埋电极部24a、以及被配置在层间绝缘膜20上并与第2填埋电极部24a电连接的第2上层电极部24b。另外，第1、第2填埋电极部23a、24a在本实施方式中由W(即，钨)构成。即，第1、第2填埋电极部23a、24a为所谓的W插塞。此外，第1、第2上层电极部23b、24b由Al(即，铝)等构成。
在漂移层11中的与基体层12侧相反侧(即，半导体基板10的另一面10b侧)，形成有比漂移层11高杂质浓度的N型的漏极层25。并且，隔着漏极层25而在漂移层11的相反侧形成有下部电极26。即，在半导体基板10的另一面10b上，形成有与漏极层25电连接的下部电极26。
以上是本实施方式的半导体装置的结构。另外，在本实施方式中，N+型、N型、N－型相当于第1导电型，P型、P+型相当于第2导电型。此外，如上述那样，本实施方式的半导体基板10包含漏极层25、漂移层11、基体层12、源极层13而构成。
接着，参照附图对上述半导体装置的制造工序进行说明。另外，关于半导体基板10的另一面10b侧(即，漏极层25侧)的制造工序，与以往是同样的，所以省略说明。
首先，如图2A所示，准备半导体基板10。并且，在半导体基板10的一面10a上适当形成掩模，通过干式蚀刻等形成多个沟槽14。并且，通过热氧化等，在沟槽14的壁面上形成栅极绝缘膜15，并且在半导体基板10的一面10a上形成构成一面绝缘膜17的一部分的下侧绝缘膜17a。
接着，如图2B所示，用CVD(即，Chemical Vapor Deposition)法等将Poly－Si成膜以将沟槽14内填埋，构成栅极电极16。并且，在与图2B不同的截面中，将层叠在半导体基板10的一面10a上的Poly－Si适当布图，形成与栅极电极16电连接的栅极布线。然后，通过再次进行热氧化等，从下侧绝缘膜17a构成将栅极电极16覆盖的一面绝缘膜17。
接着，如图2C所示，在一面绝缘膜17上用CVD法等将Poly－Si成膜后，将该Poly－Si进行光刻等，从而形成感温二极管元件18的外形。并且，适当配置未图示的掩模，对残留的Poly－Si适当将P型杂质及N型杂质离子注入并热扩散。由此，形成具有由P型Poly－Si构成的阳极区域18a及由N型Poly－Si构成的阴极区域18b的感温二极管元件18。
此外，通过对半导体基板10的一面10a也适当将P型杂质及N型杂质离子注入并热扩散，形成基体层12及源极层13。然后，进行热扩散等，形成保护感温二极管元件18的元件保护膜19。
另外，在本实施方式中，由于在将构成感温二极管元件18的Poly－Si成膜后将杂质向半导体基板10离子注入，所以在感温二极管元件18的下方不形成基体层12及源极层13。但是，也可以在将基体层12及源极层13整体地形成之后，将构成感温二极管元件18的Poly－Si堆积，对该Poly－Si再次将杂质进行离子注入等。即，也可以在感温二极管元件18的下方形成基体层12及源极层13。由此，在感温二极管元件18的下方形成基体层12及源极层13，所以能够有效地利用感温二极管元件18的下方的区域。
接着，如图2D所示，在一面绝缘膜17上，以将元件保护膜19(即，感温二极管元件18)覆盖的方式，通过CVD法等形成层间绝缘膜20。另外，在刚刚形成层间绝缘膜20之后，层间绝缘膜20成为在将感温二极管元件18覆盖的部分和不将感温二极管元件18覆盖的部分间形成有阶差的状态。换言之，层间绝缘膜20成为在一面20a形成有阶差的状态。即，层间绝缘膜20的将感温二极管元件18覆盖的部分成为隆起的状态。此外，在该工序中，层间绝缘膜20形成为，与将感温二极管元件18覆盖的部分不同的部分处的一面20a的高度，比从半导体基板10的一面10a到感温二极管元件18的表面的高度高。另外，所述的感温二极管元件18的表面，是感温二极管元件18的与半导体基板10的一面10a相反侧的面。
接着，如图2E所示，将层间绝缘膜20的一面20a用CMP(Chemical MechanicalPolishing)法等平坦化。详细地讲，在层间绝缘膜20的一面20a与半导体基板10的一面10a的间隔中，将感温二极管元件18覆盖的部分的间隔等于与将感温二极管元件18覆盖的部分不同的部分的间隔。
接着，如图2F所示，在层间绝缘膜20上配置光致抗蚀剂27。此时，由于层间绝缘膜20的一面20a被平坦化，所以光致抗蚀剂27也平坦化而配置。另外，在本实施方式中，配置正型的光致抗蚀剂27。
并且，如图2G所示，将光致抗蚀剂27曝光、显影并布图，以使层间绝缘膜20中的形成第1接触孔21及第2接触孔22的区域露出。
这里，在将光致抗蚀剂27曝光时，在光致抗蚀剂27上配置未图示的光掩模。并且，向光致抗蚀剂27中的位于形成第1接触孔21的区域上的部分以及位于形成第2接触孔22的区域上的部分，从光源照射穿过了光掩模的光。此时，在本实施方式中，光致抗蚀剂27平坦化而配置。因此，能够使光源与光致抗蚀剂27中的位于形成第1接触孔21的区域上的部分之间的距离大致等于光源与位于形成第2接触孔22的区域上的部分之间的距离。因而，向光致抗蚀剂27中的位于形成第1接触孔21的区域上的部分照射的光、和向光致抗蚀剂27中的位于形成第2接触孔22的区域上的部分照射的光的焦点偏差得以抑制。由此，抑制了对于光致抗蚀剂27的曝光精度下降，抑制了光致抗蚀剂27的加工精度下降。
接着，如图2H所示，以光致抗蚀剂27为掩模而进行干式蚀刻等，同时地形成第1接触孔21及第2接触孔22。此时，由于抑制了光致抗蚀剂27的加工精度下降，所以抑制了第1接触孔21及第2接触孔22的加工精度下降。即，能够高精度地形成第1接触孔21及第2接触孔22。
然后，如图2I所示，将光致抗蚀剂27除去，形成与基体层12及源极层13电连接的第1上部电极23，并且形成与感温二极管元件18电连接的第2上部电极24。在本实施方式中，首先，在第1接触孔21及第2接触孔22内通过CVD法等将W填埋，形成第1、第2填埋电极部23a、24a。接着，将层叠在层间绝缘膜20的一面20a上的W膜除去。然后，在层间绝缘膜20上通过CVD法等将Al等的金属膜成膜。接着，通过将成膜的金属膜布图，形成与第1填埋电极部23a电连接的第1上层电极部23b，并且形成与第2填埋电极部24a电连接的第2上层电极部24b。如以上这样，制造本实施方式的半导体装置。
如以上说明，在本实施方式中，在形成层间绝缘膜20之后，将层间绝缘膜20的一面20a平坦化。并且，在平坦化了的层间绝缘膜20的一面20a上配置光致抗蚀剂27。因此，光致抗蚀剂27平坦化而配置。于是，能够使光源与光致抗蚀剂27中的位于形成第1接触孔21的区域上的部分之间的距离大致等于光源与位于形成第2接触孔22的区域上的部分之间的距离。因而，抑制了向光致抗蚀剂27中的位于形成第1接触孔21的区域上的部分照射的光、和向光致抗蚀剂27中的位于形成第2接触孔22的区域上的部分照射的光的焦点偏差。由此，抑制了曝光精度下降。
因此，通过以该光致抗蚀剂27为掩模而形成第1接触孔21及第2接触孔22，能够抑制第1接触孔21及第2接触孔22的加工精度下降。
此外，在本实施方式中，关于层间绝缘膜20，与将感温二极管元件18覆盖的部分不同的部分的一面20a与半导体基板10的一面10a之间的间隔等于将感温二极管元件18覆盖的部分的一面20a与半导体基板10的一面10a之间的间隔。即，例如，与以将感温二极管元件18覆盖的方式形成、但是与将感温二极管元件18覆盖的部分不同的部分的一面20a与半导体基板10的一面10a之间的间隔短于将感温二极管元件18覆盖的部分的一面20a与半导体基板10的一面10a之间的间隔的情况相比，层间绝缘膜20较厚。因此，配置在栅极电极16与第1上部电极23之间的层间绝缘膜20变厚，能够减小寄生电容。因而，根据本实施方式，由于栅极电极16的栅极电位变动而产生的噪声容易被层间绝缘膜20吸收，能够抑制半导体装置及与该半导体装置接近配置的周边电路的误动作。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了栅极电极16的结构，关于其他是与第1实施方式同样的，所以省略说明。
在本实施方式中，如图3所示，半导体装置具有形成MOSFET元件的单元区域1以及与该单元区域1不同的周边区域2。另外，这里的周边区域2，是与单元区域1不同的区域，除了以将单元区域1包围的方式配置的外缘区域以外，还包括配置在相邻的单元区域1之间的中间区域。即，本实施方式的周边区域2例如是也有位于半导体装置的中心附近的情况的区域。
首先，对单元区域1的结构进行说明。在本实施方式中，单元区域1的沟槽栅构造采用所谓的分裂栅(split gate)构造。具体而言，在各沟槽14，配置有第1栅极绝缘膜15a、第2栅极绝缘膜15b、第1栅极电极16a及第2栅极电极16b。并且，在各沟槽14内，通过在该沟槽14的开口部侧配置第1栅极绝缘膜15a及第1栅极电极16a而构成上段侧栅极构造。此外，通过在沟槽14的底部侧配置第2栅极绝缘膜15b及第2栅极电极16b而构成下段侧栅极构造。
各第1栅极电极16a在与图3不同的截面中分别与未图示的栅极布线电连接，被从栅极控制电路施加规定的栅极电压。此外，各第2栅极电极16b在与图3不同的截面中相互被电连接，并且被维持为规定的电位。在本实施方式中，第2栅极电极16b如后述那样，与第1上部电极23电连接而被维持为第1上部电极23的电位。
此外，第1栅极电极16a从半导体基板10的一面10a侧一直形成到比基体层12的底部深的位置。即，第1栅极电极16a被配置为，在被施加了栅极电压时，在基体层12形成将源极层13与漂移层11相连的沟道。此外，第1栅极绝缘膜15a沿着第1栅极电极16a形成，从半导体基板10的一面10a侧一直形成到比基体层12的底部深的位置。
第2栅极电极16b从上段侧栅极构造的底部朝向沟槽14的底部侧形成。第2栅极绝缘膜15b沿着第2栅极电极16b配置，被配置在沟槽14的底部侧。此外，第2栅极绝缘膜15b比第1栅极绝缘膜15a厚。另外，在第1栅极电极16a与第2栅极电极16b之间配置有第1栅极绝缘膜15a。
在本实施方式中，通过构成这样的分裂栅构造，能够抑制在沟槽14的底部发生电场集中，能够实现耐压的提高。
接着，对周边区域2的结构进行说明。周边区域2与单元区域1同样形成有沟槽14。并且，沟槽14被以将各沟槽14的壁面覆盖的方式形成的屏蔽绝缘膜28和形成在屏蔽绝缘膜28上的屏蔽电极29填埋。另外，形成在周边区域2中的屏蔽绝缘膜28及屏蔽电极29与形成在单元区域1中的第2栅极绝缘膜15b及第2栅极电极16b是同样的。此外，形成在周边区域2中的屏蔽电极29在与图3不同的截面中与形成在单元区域1中的第2栅极电极16b电连接。
在半导体基板10的一面10a上，在沟槽14的开口部周边形成有与屏蔽绝缘膜28相连的下层绝缘膜30。在下层绝缘膜30上，形成有与屏蔽电极29电连接的作为引出布线部的屏蔽布线部31。并且，屏蔽布线部31在与图3不同的截面中经由形成于层间绝缘膜20的接触孔而与第1上部电极23电连接。由此，屏蔽电极29成为经由屏蔽布线部31而被维持为与第1上部电极23相同电位的状态。另外，形成在单元区域1中的第2栅极电极16b由于与形成在周边区域2中的屏蔽电极29电连接，所以成为被维持为第1上部电极23的电位的状态。
此外，以将屏蔽布线部31覆盖的方式形成有布线绝缘膜32。并且，隔着布线绝缘膜32而在屏蔽布线部31上形成有感温二极管元件18，以将感温二极管元件18覆盖的方式形成有元件保护膜19。即，在本实施方式中，感温二极管元件18配置在周边区域2。并且，感温二极管元件18与第1实施方式同样，经由形成于层间绝缘膜20的第2接触孔22而与第2上部电极24电连接。
以上是本实施方式的半导体装置的结构。接着，对上述半导体装置的制造方法进行说明。
首先，如图4A所示，在半导体基板10形成沟槽14之后，通过热氧化等构成第2栅极绝缘膜15b及屏蔽绝缘膜28。另外，在该工序中，在半导体基板10的一面10a上也形成绝缘膜，由该绝缘膜形成周边区域2的下层绝缘膜30。
接着，如图4B所示，以将沟槽14填埋的方式，通过CVD法等将Poly－Si成膜。并且，在单元区域1中的沟槽14内形成第2栅极电极16b，在周边区域2中的沟槽14内形成屏蔽电极29。接着，适当形成掩模并进行干式蚀刻等，在周边区域2中，将形成在半导体基板10的一面10a上的Poly－Si布图而构成屏蔽布线部31。此外，在单元区域1中，将形成在半导体基板10的一面10a上的Poly－Si、以及在沟槽14中的配置第1栅极电极16a的部分配置的Poly－Si除去。
然后，如图4C所示，配置未图示的掩模，在单元区域1中，将沟槽14中的配置第1栅极绝缘膜15a的部分、以及形成在半导体基板10的一面10a上的绝缘膜除去。此外，在周边区域2中，以在屏蔽布线部31的下方保留下层绝缘膜30的方式，将形成在半导体基板10的一面10a上的绝缘膜除去。
接着，如图4D所示，进行热氧化等，在单元区域1中，在沟槽14中形成第1栅极绝缘膜15a，并且在半导体基板10的一面10a上形成构成一面绝缘膜17的下侧绝缘膜17a。此外，在周边区域2中，在半导体基板10的一面10a上形成构成一面绝缘膜17的下侧绝缘膜17a，并且形成将屏蔽布线部31覆盖的布线绝缘膜32。
接着，如图4E所示，以将沟槽14填埋的方式，用CVD法等将Poly－Si成膜，构成第1栅极电极16a。并且，适当形成掩模并进行干式蚀刻等，将形成在半导体基板10的一面10a上的poly－Si适当布图，构成未图示的栅极布线。
接着，如图4F所示，进行与上述图2C同样的工序，形成感温二极管元件18、基体层12及源极层13。另外，在本实施方式中，将感温二极管元件18形成在屏蔽布线部31上。然后，进行热氧化等，形成保护感温二极管元件18的元件保护膜19，并且形成将第1栅极电极16a覆盖的一面绝缘膜17。
然后，如图4G～图4L所示，进行与上述图2D～图2I同样的工序。即，如图4G所示，在一面绝缘膜17上，以将元件保护膜19(即，感温二极管元件18)覆盖的方式形成层间绝缘膜20。并且，如图4H所示，将层间绝缘膜20中的与半导体基板10的一面10a相反侧的一面20a用CMP法等进行平坦化。接着，如图4I所示，在层间绝缘膜20上配置光致抗蚀剂27。
并且，如图4J所示，将光致抗蚀剂27曝光、显影并布图，以使层间绝缘膜20中的形成第1接触孔21及第2接触孔22的区域露出。接着，如图4K所示，以光致抗蚀剂27为掩模进行干式蚀刻等，同时地形成第1接触孔21及第2接触孔22。然后，如图4L所示，形成与基体层12及源极层13电连接的第1上部电极23，并且形成与感温二极管元件18电连接的第2上部电极24。如以上这样，制造出本实施方式的半导体装置。
如以上说明，在本实施方式中，在周边区域2配置感温二极管元件18。此外，感温二极管元件18配置在被维持为规定电位的屏蔽布线部31上。因此，能够抑制由于第1栅极电极16a的栅极电位的变动而感温二极管元件18误动作、并且得到与上述第1实施方式同样的效果。
(第3实施方式)
对第3实施方式进行说明。本实施方式对第1实施方式组合了第2实施方式的栅极构造，关于其他是与第1实施方式同样的，所以省略说明。
在本实施方式中，如图5所示，沟槽栅构造与第2实施方式同样被做成分裂栅构造。即，在沟槽14内，在该沟槽14的开口部侧，构成了配置有第1栅极绝缘膜15a及第1栅极电极16a的上段侧栅极构造。此外，在该沟槽14的底部侧，构成了配置有第2栅极绝缘膜15b及第2栅极电极16b的下段侧栅极构造。并且，感温二极管元件18配置在分裂栅构造上。
如以上说明，可以将感温二极管元件18配置在分裂栅构造上。即使是这样的半导体装置，也只要层间绝缘膜20的一面20a平坦化，就能够得到与上述第1实施方式同样的效果。
另外，这样的半导体装置通过将在上述第1实施方式及第2实施方式中说明的制造方法适当组合而制造。
(第4实施方式)
对第4实施方式进行说明。本实施方式相对于第1实施方式而言具备周边区域，关于其他是与第1实施方式同样的，所以省略说明。
在本实施方式中，如图6所示，具有单元区域1和周边区域2，在单元区域1配置有感温二极管元件18。并且，位于感温二极管元件18的下方的一面绝缘膜17比上述第1实施方式厚。具体而言，一面绝缘膜17的厚度足以抑制由于对栅极电极16施加的栅极电压的变动或来自半导体基板10的噪声等而感温二极管元件18误动作，例如为300nm。换言之，一面绝缘膜17被设为感温二极管元件的特性不因施加在栅极电极16上的栅极电压的变动或来自半导体基板10的噪声等而变化的厚度。
另外，在本实施方式中，栅极电极16以一部分从半导体基板10的一面10a突出的状态形成，例如以200nm左右突出。即，一面绝缘膜17形成得比栅极电极16的突出量更厚。即，一面绝缘膜17形成为，将栅极电极16中的从半导体基板10的一面10a突出的部分覆盖。此外，这里的一面绝缘膜17的厚度，是半导体基板10的一面10a与一面绝缘膜17中的和半导体基板10相反侧的表面之间的间隔。
关于周边区域2，在半导体基板10的一面10a侧，作为多重环构造而形成有比基体层12高杂质浓度的多个P型的保护环33。并且，在周边区域2也形成有一面绝缘膜17及层间绝缘膜20。
在形成在周边区域2中的一面绝缘膜17及层间绝缘膜20，形成有使保护环33露出的第3接触孔34。并且，在层间绝缘膜20上，形成有经由第3接触孔34而与保护环33电连接的第3上部电极35。另外，第3上部电极35采用与第1上部电极23及第2上部电极24同样的结构，采用具有第3填埋电极部35a和第3上层电极部35b的结构。
这里，在本实施方式中，为了抑制感温二极管元件18误动作而使单元区域1中的一面绝缘膜17较厚，而周边区域2中的一面绝缘膜17被设为与单元区域1中的一面绝缘膜17同样的厚度。即，在本实施方式中，一面绝缘膜17不是仅在感温二极管元件18的下方较厚地形成，而是整体上较厚地形成。此外，一面绝缘膜17的与半导体基板10侧相反侧的一面被平坦化。
如以上说明，也可以通过使一面绝缘膜17较厚，来抑制因施加在栅极电极16上的栅极电压的变动而感温二极管元件18误动作。此外，一面绝缘膜17遍及单元区域1及周边区域2的整体而平坦化。因此，在上述图2C的工序中形成感温二极管元件18时，在将Poly－Si成膜时在该Poly－Si处形成阶差的情况得以抑制。因此，能够抑制将该Poly－Si光刻时的加工精度下降，能够高精度地形成感温二极管元件18。
此外，与上述第1实施方式同样，由于层间绝缘膜20的一面20a被平坦化，所以还能够抑制第3接触孔34的加工精度下降。
(第5实施方式)
对第5实施方式进行说明。本实施方式将第2实施方式与第4实施方式进行了组合，关于其他是与第1实施方式同样的，所以省略说明。
在本实施方式中，如图7所示，在周边区域2也形成有沟槽14。并且，沟槽14被屏蔽绝缘膜28和屏蔽电极29填埋。另外，屏蔽电极29与栅极电极16同样，以一部分从半导体基板10的一面10a突出的状态形成，例如以200nm左右突出。此外，在本实施方式中，在周边区域2没有形成屏蔽布线部31。但是，虽然没有特别图示，但在与图7不同的截面中，屏蔽电极29与形成在半导体基板10的一面10a上的引出布线部连接，该引出布线部与第1上部电极23连接从而被维持为第1上部电极23的电位。
一面绝缘膜17以将栅极电极16中的从半导体基板10的一面10a突出的部分以及屏蔽电极29覆盖的方式形成。另外，在本实施方式中，一面绝缘膜17与上述第4实施方式同样，厚度被设为300nm。并且，感温二极管元件18隔着一面绝缘膜17而配置在屏蔽电极29上。另外，单元区域1采用与上述第4实施方式同样的结构。
如以上说明，即使在屏蔽电极29上隔着一面绝缘膜17配置感温二极管元件18，也由于一面绝缘膜17较厚，所以抑制了感温二极管元件误动作。
(第6实施方式)
对第6实施方式进行说明。本实施方式相对于第2实施方式变更了单元区域1的结构，关于其他是与第1实施方式同样的，所以省略说明。
在本实施方式中，如图8所示，将形成在单元区域1中的沟槽设为第1沟槽14a，将形成在周边区域2中的沟槽设为第2沟槽14b。另外，在本实施方式中，第2沟槽14b相当于屏蔽用沟槽。
并且，单元区域1的沟槽栅构造采用与上述第1实施方式同样的结构。即，第1沟槽14a被以将第1沟槽14a的壁面覆盖的方式形成的栅极绝缘膜15和形成在该栅极绝缘膜15之上的栅极电极16填埋。
此外，在周边区域2中，与上述第2实施方式同样，第2沟槽14b被以将第2沟槽14b的壁面覆盖的方式形成的屏蔽绝缘膜28和形成在该屏蔽绝缘膜28之上的屏蔽电极29填埋。另外，本实施方式的屏蔽电极29与第1上部电极23电连接而成为与该第1上部电极23相同的电位。
此外，本实施方式中，屏蔽电极29为了使耐压提高而被维持为规定的电位，所以屏蔽绝缘膜28形成得比栅极绝缘膜15厚。换言之，使栅极绝缘膜15比屏蔽绝缘膜28薄，以使得在栅极电极16上施加了规定的栅极电压时在基体层12形成反型层。
并且，在周边区域2中，与上述第2实施方式同样，在下层绝缘膜30上形成有与屏蔽电极29电连接的屏蔽布线部31。该屏蔽布线部31在与图8不同的截面中与第1上部电极23电连接。由此，屏蔽电极29成为经由屏蔽布线部31而被维持为与第1上部电极23相同电位的状态。并且，在屏蔽布线部31的表面侧及侧面侧，以将屏蔽布线部31覆盖的方式形成有由氧化膜等构成的布线绝缘膜32。
以上是本实施方式的半导体装置的结构。接着，参照附图对上述半导体装置的制造工序进行说明。
首先，如图9A所示，准备形成有第1沟槽14a及第2沟槽14b的半导体基板10。并且，进行热氧化等，在第2沟槽14b中形成屏蔽绝缘膜28，并且在第2沟槽14b的开口部周边形成下层绝缘膜30。另外，在该工序中，在第1沟槽14a、以及半导体基板10的一面10a中的与第2沟槽14b的开口部周边不同的部分也形成绝缘膜。
接着，如图9B所示，以将第2沟槽14b填埋的方式，通过CVD法等将Poly－Si成膜。由此，在周边区域2中，在第2沟槽14b内隔着屏蔽绝缘膜28而形成屏蔽电极29。并且，适当形成未图示的掩模并进行干式蚀刻等，在周边区域2中，将形成在半导体基板10的一面10a上的Poly－Si布图而形成屏蔽布线部31。此外，在单元区域1中，将形成在半导体基板10的一面10a上的Poly－Si以及配置在第1沟槽14a内的Poly－Si除去。
接着，如图9C所示，配置未图示的掩模，在单元区域1中，将在图9A的工序中形成的绝缘膜除去。此外，在周边区域2中，以保留配置在屏蔽布线部31下方的下层绝缘膜30的方式，将形成在半导体基板10的一面10a上的绝缘膜除去。
接着，如图9D所示，进行热氧化等。并且，在单元区域1中，在第1沟槽14a中形成栅极绝缘膜15，并且在半导体基板10的一面10a上形成构成一面绝缘膜17的下层侧的部分的下侧绝缘膜17a。此外，在周边区域2中，在半导体基板10的一面10a上形成构成一面绝缘膜17的下层侧的部分的下侧绝缘膜17a，并且形成将屏蔽布线部31覆盖的布线绝缘膜32。
接着，如图9E所示，在单元区域1中，以将各第1沟槽14a填埋的方式，通过CVD法等将Poly－Si成膜，形成栅极电极16。并且，适当形成掩模并进行干式蚀刻等，将形成在半导体基板10的一面10a上的Poly－Si适当布图，构成未图示的栅极布线。此外，将形成在周边区域2中的Poly－Si除去。
接着，如图9F所示，在屏蔽布线部31上用CVD法等将Poly－Si成膜后，通过将该Poly－Si进行光刻等，形成感温二极管元件18的外形。并且，适当配置未图示的掩模，对保留的Poly－Si适当将P型杂质及N型杂质离子注入并热扩散。由此，形成具有由P型Poly－Si构成的阳极区域18a及由N型Poly－Si构成的阴极区域18b的感温二极管元件18。
此外，通过对半导体基板10的一面10a也适当将P型杂质及N型杂质离子注入并热扩散，形成基体层12及源极层13。另外，在本实施方式中，由于在形成屏蔽布线部31等之后将杂质进行离子注入，所以在屏蔽布线部31的下方没有形成基体层12及源极层13。然后，进行热扩散等，形成保护感温二极管元件18的元件保护膜19并且从下侧绝缘膜17a形成一面绝缘膜17。
然后，如图9G～图9L所示，进行与上述图2D～图2I同样的工序。即，如图9G所示，在一面绝缘膜17上，以将元件保护膜19(即，感温二极管元件18)覆盖的方式形成层间绝缘膜20。并且，如图9H所示，将层间绝缘膜20中的与半导体基板10的一面10a相反侧的一面20a通过CMP法等而平坦化。接着，如图9I所示，在层间绝缘膜20上配置光致抗蚀剂27。
并且，如图9J所示，将光致抗蚀剂27曝光、显影并布图，以使层间绝缘膜20中的形成第1接触孔21及第2接触孔22的区域露出。接着，如图9K所示，以光致抗蚀剂27为掩模进行干式蚀刻等，同时地形成第1接触孔21及第2接触孔22。然后，如图9L所示，形成与基体层12及源极层13电连接的第1上部电极23，并且形成与感温二极管元件18电连接的第2上部电极24。如以上这样，制造出本实施方式的半导体装置。
如以上说明，在本实施方式中，感温二极管元件18被形成在屏蔽布线部31上，屏蔽布线部31与第1上部电极23电连接而被维持为规定的电位。因此，能够抑制因半导体基板10侧的噪声等而感温二极管元件18的检测精度下降。详细地讲，例如，能够抑制通过起因于施加于栅极电极16的栅极电压的变化的噪声而感温二极管元件18的检测精度下降。
此外，在本实施方式中，在周边区域2形成有第2沟槽14b，在该第2沟槽14b内配置有与屏蔽布线部31电连接的屏蔽电极29。因此，还能够实现周边区域2的耐压的提高。
进而，在本实施方式中，周边区域2是也有位于半导体装置的中心附近的情况的区域。因此，使半导体装置的中心附近成为周边区域2，在该周边区域2配置感温二极管元件18，从而能够实现温度的检测灵敏度的提高。
(其他实施方式)
将本发明依据实施方式进行了记述，但应理解的是本发明并不限定于该实施方式及构造。本发明也包含各种各样的变形例及等价范围内的变形。除此以外，各种各样的组合及形态，进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也包含在本发明的范畴及思想范围中。
例如，在上述各实施方式中，对将第1导电型设为N型、将第2导电型设为P型的情况进行了说明，但也可以采用将第1导电型设为P型、将第2导电型设为N型的半导体装置。即，也可以采用使在上述各实施方式中说明的各部的导电型反转的构造。
此外，在上述各实施方式中，形成在半导体基板10上的半导体元件也可以不是感温二极管元件18而例如是齐纳二极管元件。
并且，在上述各实施方式中，也可以代替具备漏极层25而具备P型的集电极层。即，也可以在半导体基板10上形成IGBT(即，Insulated Gate Bipolar Transistor)元件。此外，也可以采用在漏极层25上具有配置有N型的柱(column)区域和P型的柱区域的超结构造的半导体装置。
进而，在上述各实施方式中，也可以采用在漂移层11的表层部形成漏极层25、使电流沿半导体基板10的面方向流动的横型的半导体装置。
此外，在上述各实施方式中，也可以适当代替沟槽型的栅极构造而采用平面型的栅极构造。在此情况下，例如在上述第1实施方式中，通过使层间绝缘膜20的一面20a平坦化，也能够得到同样的效果。另外，在该结构中，通过半导体基板10的一面20a上形成的栅极构造，也能够抑制第1接触孔21及第2接触孔22的加工精度下降。此外，在上述第6实施方式中，即使是平面型的栅极构造，通过将感温二极管元件18配置到屏蔽布线部31上，也能够抑制感温二极管元件18的检测精度下降。
进而，在上述各实施方式中，也可以在第1接触孔21及第2接触孔22的壁面形成由Ti或TiN等构成的阻挡金属(barrier metal)。另外，这样的阻挡金属例如在形成第1、第2填埋电极部23a、24a之前通过溅射法等形成。
并且，在上述各实施方式中，第1上部电极23可以使用相同的材料构成第1填埋电极部23a和第1上层电极部23b，例如可以由Al构成。同样，第2上部电极24可以使用相同的材料构成第2填埋电极部24a和第2上层电极部24b，例如可以由Al构成。
进而，在上述各实施方式中，源极层13也可以在基体层12的表层部有选择地形成。即，可以采用半导体基板10的一面10a具有基体层12及源极层13的结构。在此情况下，第1接触孔21只要基体层12及源极层13露出就可以，所以也可以不一直形成到比半导体基板10的一面10a更深处。即，第1接触孔21只要形成为使得基体层12及源极层13从半导体基板10的一面10a露出就可以。
此外，在上述各实施方式中，感温二极管元件18也可以配置多个阳极区域18a和阴极区域18b而构成。
并且，在上述各实施方式中，形成第1接触孔21及第2接触孔22时的光致抗蚀剂27也可以是负型。
进而，在上述第2实施方式中，也可以在单元区域1中具备屏蔽布线部31，在单元区域1的屏蔽布线部31上配置感温二极管元件18。
此外，在上述第4实施方式中，如图10所示，感温二极管元件18也可以配置在周边区域2。即，也可以采用不在感温二极管元件18的正下方配置栅极电极16的结构。在这样的结构下也有可能因为施加在栅极电极16上的栅极电压的变动而感温二极管元件18误动作，所以与上述第4实施方式同样，通过使一面绝缘膜17较厚，能够抑制感温二极管元件18误动作。
此外，在上述第5实施方式中，虽然没有特别图示，但也可以采用不在感温二极管元件18的正下方配置屏蔽电极29的结构。
进而，在上述第4实施方式中，也可以不使一面绝缘膜17平坦化。另外，在此情况下，通过以至少将栅极电极16中的从半导体基板10的一面10a突出的部分覆盖的方式形成一面绝缘膜17，能够抑制栅极电极16成为露出的状态。即，能够抑制成为存在一面绝缘膜17中的从与半导体基板10侧相反侧的一面突出的部分的结构。因此，在上述图2C的工序中形成感温二极管元件18时，即使没有进行使一面绝缘膜17平坦化的工序，也能够抑制在成膜出Poly－Si时在该Poly－Si处形成阶差。同样，在上述第5实施方式中也可以不使一面绝缘膜17平坦化。
进而，在上述第6实施方式中，如图11所示，也可以不形成第2沟槽14b，做成不具备屏蔽电极29的结构。同样，在上述第2实施方式中，如图12所示，也可以在周边区域2中不形成沟槽14，做成不具备屏蔽电极29的结构。另外，在这些结构中，屏蔽布线部31也在与图11及图12不同的截面中与第1上部电极23连接。
进而，在上述第6实施方式中，也可以如图13所示那样不形成第2沟槽14b及屏蔽电极29，而在单元区域1及周边区域2中采用相同的沟槽栅构造。并且，屏蔽布线部31也可以形成在第1沟槽14a上。另外，在该结构中，屏蔽布线部31也在与图13不同的截面中与第1上部电极23连接。同样，在上述第2实施方式中，如图14所示，也可以在单元区域1及周边区域2中采用相同的沟槽栅构造，做成不具备屏蔽电极29的结构。并且，屏蔽布线部31在与图14不同的截面中与第2栅极电极16b连接。另外，在这些结构中，由于在单元区域1及周边区域2中采用相同的沟槽栅构造，所以感温二极管元件18既可以配置在单元区域1也可以配置在周边区域2。
在这些图11～图14所示的结构下，也能够通过将感温二极管元件18形成在被维持为规定的电位的屏蔽布线部31上，来抑制感温二极管元件18的检测精度下降。
此外，在上述第2、第6实施方式中，屏蔽电极29和屏蔽布线部31也可以由不同的材料形成，例如屏蔽布线部31也可以由Al等构成。

Claims (10)

1.一种半导体装置，在半导体基板(10)上形成有半导体元件(18)，其特征在于，
具备：
上述半导体基板，具有一面(10a)；
上述半导体元件，形成在上述半导体基板的一面上；
绝缘膜(20)，以将上述半导体元件覆盖的状态形成在上述半导体基板的一面上，形成有使上述半导体基板的一面侧的区域露出的第1接触孔(21)以及使上述半导体元件露出的第2接触孔(22)；
第1电极(23)，经由上述第1接触孔而与上述半导体基板的一面侧的区域电连接；以及
第2电极(24)，经由上述第2接触孔而与上述半导体元件电连接；
上述绝缘膜的与上述半导体基板的一面相反侧的一面(20a)被平坦化，并且该一面与上述半导体基板的一面之间的间隔沿着上述半导体基板的面方向是相等的。
2.如权利要求1所述的半导体装置，其特征在于，
具有被维持为规定电位的屏蔽布线部(31)；
上述半导体元件形成在上述屏蔽布线部上。
3.如权利要求2所述的半导体装置，其特征在于，
具有单元区域(1)以及与上述单元区域不同的周边区域(2)；
上述单元区域具有：
第1导电型的漂移层(11)；
第2导电型的基体层(12)，配置在上述漂移层上；
第1导电型层(13)，形成在上述基体层的表层部，与上述漂移层相比为高杂质浓度；
栅极绝缘膜(15)，将上述基体层中的位于上述第1导电型层与上述漂移层之间的部分的表面设为沟道区域的情况下，该栅极绝缘膜(15)形成在上述沟道区域上；以及
栅极电极(16)，形成在上述栅极绝缘膜上，被施加规定的栅极电压；
上述周边区域具有上述屏蔽布线部。
4.如权利要求1所述的半导体装置，其特征在于，
具有单元区域(1)以及与上述单元区域不同的周边区域(2)；
上述单元区域具有：
第1导电型的漂移层(11)；
第2导电型的基体层(12)，配置在上述漂移层上；
第1导电型层(13)，形成在上述基体层的表层部，与上述漂移层相比为高杂质浓度；
栅极绝缘膜(15)，将上述基体层中的位于上述第1导电型层与上述漂移层之间的部分的表面设为沟道区域的情况下，该栅极绝缘膜(15)形成在上述沟道区域上；以及
栅极电极(16)，形成在上述栅极绝缘膜上，被施加规定的栅极电压；
在上述半导体基板的一面，从上述单元区域到上述周边区域而配置有一面绝缘膜(17)，该一面绝缘膜(17)的与上述半导体基板侧相反侧的一面被平坦化；
上述半导体元件形成在上述一面绝缘膜上；
上述一面绝缘膜，被做成使上述半导体元件的特性不因施加于上述栅极电极的上述栅极电压而变化的厚度，并且在上述单元区域及上述周边区域中被做成均匀的厚度。
5.如权利要求4所述的半导体装置，其特征在于，
在上述单元区域，形成有将上述第1导电型层及上述基体层贯通而到达上述漂移层的沟槽(14)；
在上述沟槽中，配置有上述栅极绝缘膜及上述栅极电极；
上述栅极电极以一部分比上述半导体基板的一面突出的状态形成；
上述一面绝缘膜以将上述栅极电极中的比上述半导体基板的一面突出的部分覆盖的状态形成。
6.如权利要求4或5所述的半导体装置，其特征在于，
在上述周边区域形成有沟槽(14)；
在上述沟槽中形成有屏蔽绝缘膜(28)；
在上述屏蔽绝缘膜上，以一部分比上述半导体基板的一面突出的状态形成有屏蔽电极(29)，该屏蔽电极(29)被维持为规定电位；
上述一面绝缘膜以将上述屏蔽电极中的比上述半导体基板的一面突出的部分覆盖的状态形成。
7.一种半导体装置，在半导体基板(10)上形成有二极管元件(18)，其特征在于，
具备：
上述半导体基板，具有一面(10a)，形成有半导体元件；以及
上述二极管元件，形成在上述半导体基板的一面上；
在上述半导体基板的一面上，形成有被维持为规定的电位的屏蔽布线部(31)；
上述二极管元件形成在上述屏蔽布线部上。
8.如权利要求7所述的半导体装置，其特征在于，
在上述半导体基板，在上述屏蔽布线部的下方形成有屏蔽用沟槽(14b)；
在上述屏蔽用沟槽中，隔着屏蔽绝缘膜(28)而配置有与上述屏蔽布线部电连接的屏蔽电极(29)。
9.如权利要求7或8所述的半导体装置，其特征在于，
上述半导体基板具有第1导电型的漂移层(11)、配置在上述漂移层上的第2导电型的基体层(12)、以及形成在上述基体层的表层部并且与上述漂移层相比为高杂质浓度的第1导电型层(13)；
上述半导体装置具备：
栅极构造，将上述基体层中的位于上述第1导电型层与上述漂移层之间的部分的表面设为沟道区域的情况下，该栅极构造具有在包括上述沟道区域的区域上形成的栅极绝缘膜(15)、和形成在上述栅极绝缘膜上的栅极电极(16)；以及
电极(23)，与上述基体层及上述第1导电型层电连接；
上述屏蔽布线部被连接于上述电极。
10.一种半导体装置的制造方法，是在半导体基板(10)上形成有半导体元件(18)的半导体装置的制造方法，其特征在于，
进行以下工序：
准备具有一面(10a)的上述半导体基板；
在上述半导体基板的一面上形成上述半导体元件；
在上述半导体基板的一面上形成将上述半导体元件覆盖的绝缘膜(20)；
在上述绝缘膜中，形成使上述半导体基板的一面侧的区域露出的第1接触孔(21)，并且形成使上述半导体元件露出的第2接触孔(22)；
形成经由上述第1接触孔而与上述半导体基板的一面侧的区域电连接的第1电极(23)；
形成经由上述第2接触孔而与上述半导体元件电连接的第2电极(24)；
在形成上述第1接触孔及上述第2接触孔之前，进行在上述绝缘膜上配置光致抗蚀剂(27)的工序、以及将上述光致抗蚀剂曝光并显影从而将该光致抗蚀剂布图的工序；
在形成上述第1接触孔及上述第2接触孔的工序中，以上述光致抗蚀剂为掩模，同时地形成上述第1接触孔及上述第2接触孔；
在配置上述光致抗蚀剂之前，进行将上述绝缘膜中的与上述半导体基板的一面相反侧的一面(20a)平坦化的工序。
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