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CN110945591A - 对存储器件进行编程的方法及相关存储器件 - Google Patents

对存储器件进行编程的方法及相关存储器件 Download PDF

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CN110945591A
CN110945591A CN201980002588.5A CN201980002588A CN110945591A CN 110945591 A CN110945591 A CN 110945591A CN 201980002588 A CN201980002588 A CN 201980002588A CN 110945591 A CN110945591 A CN 110945591A
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Abstract

在包括形成于衬底中的多个存储单元、顶部虚设储存区、底部虚设储存区、多个字线和多个位线的存储器件中，在第一时段期间，对所述多个位线中的选择的位线、所述衬底中的沟道区和所述衬底中的源极区进行预充电，并且在所述第一时段期间，向所述底部虚设储存区施加负预脉冲电压。在所述第一时段之后的第二时段期间，对所述多个存储单元中的选择的存储单元进行编程，其中，所述选择的存储单元被耦合到所述选择的位线和所述多个字线中的选择的字线。

Description

对存储器件进行编程的方法及相关存储器件
技术领域
本发明涉及一种对存储器件进行编程的方法及相关存储器件，并且更具体地涉及一种在对具有3D QLC结构的存储器件进行编程时减小编程干扰的方法及相关存储器件。
背景技术
半导体存储器已经变得越来越流行用于各种电子器件中。例如，非易失性半导体存储器被应用于蜂窝电话、数码相机、个人数字助理、移动计算器件、非移动计算器件和其他器件中。最近，已提出了使用三维(3D)堆叠存储器结构(有时被称为比特成本可缩放(BitCost Scalable，BiCS)架构)的超高密度的储存器件。例如，可以由交替的导电和电介质层的阵列形成3D NAND堆叠闪存器件。在这些层中钻存储孔，以同时限定许多存储层。然后通过用适当的材料填充存储孔来形成NAND串。存储单元的控制栅极由导电层提供。
单级单元(SLC)非易失性存储器只能每个存储元件存储仅一个比特，而多级单元(MLC)非易失性存储器可以每个单元存储多于一个比特。例如，每个单元具有16个电压电平的NAND存储器可以称为四级单元(QLC)存储器，并且可以表示每个单元4比特的数据。
每个平面NAND存储器由通过多个字线和位线连接的存储单元的阵列组成。逐页地将数据编程到平面NAND存储器中或从平面NAND存储器中读取该数据。为了减轻浮栅到浮栅耦合的影响，可以通过粗略和精细编程来对3D QLC NAND存储器进行编程以提高整体编程速度。在现有技术的编程方法中，通过粗略编程将第一字线编程为第一电压VPGM1，通过粗略编程将第二字线编程为第一电压VPGM1，通过精细粗略编程将第一字线编程为第二电压VPGM2，通过精细粗略编程将第二字线编程为第二电压VPGM2，其中VPGM2>VPGM1。
在第一字线的精细编程期间，当选择的位线被预充电时，第一和第二字线之间的信号路径被切断，并且在对第一字线进行粗略编程时生成的残留电子不能被排出。因此，现有技术的编程方法往往引起编程干扰。
发明内容
本发明提供一种对存储器件进行编程的方法，所述存储器件包括形成于衬底中的多个存储单元、顶部虚设储存区、底部虚设储存区、多个字线和多个位线。所述方法包括：在第一时段期间，对所述多个位线中的选择的位线、所述衬底中的沟道区和所述衬底中的源极区进行预充电；在所述第一时段期间，向所述底部虚设储存区施加负预脉冲电压；以及在所述第一时段之后的第二时段期间，对所述多个存储单元中的选择的存储单元进行编程，其中，所述选择的存储单元被耦合到所述选择的位线和所述多个字线中的选择的字线。
本发明还提供一种存储器件，所述存储器件包括形成于衬底中的多个字线、多个位线、第一存储器串、第二存储器串、以及控制单元。所述第一存储器串包括：第一顶部虚设单元；第一底部虚设单元；多个第一存储单元，串联耦合在所述第一顶部虚设单元和所述第一底部虚设单元之间，并且所述多个第一存储单元包括由所述多个字线中的第一字线控制的选择的第一存储单元和由所述多个字线中的第二字线控制的未选择的第一存储单元；第一顶部选择栅极，被配置为选择性地将所述第一顶部虚设单元耦合到所述多个位线中的第一位线；以及第一底部选择栅极，被配置为选择性地将所述第一底部虚设单元耦合到第一源极线。所述第二存储器串包括：第二顶部虚设单元；第二底部虚设单元；多个未选择的第二存储单元，串联耦合在所述第二顶部虚设单元和所述第二底部虚设单元之间，并由所述多个字线控制；以及第二顶部选择栅极，被配置为选择性地将所述第二顶部虚设单元耦合到所述多个位线中的第二位线；以及第二底部选择栅极，被配置为选择性地将所述第二底部虚设单元耦合到第二源极线。述控制单元被配置为：在第一时段期间，对所述第一位线、所述衬底中的沟道区和所述衬底中的源极区进行预充电；在所述第一时段期间，向所述第一底部虚设单元施加负预脉冲电压；以及在所述第一时间段之后的第二时间段期间对所述选择的第一存储单元进行编程。
在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1是示出根据本发明的实施例的一个NAND串的顶视图。
图2是示出根据本发明的实施例的一个NAND串的等效电路的图。
图3是示出根据本发明的实施例的具有用于对存储单元进行并行读取和编程的读/写电路的存储器件的图。
图4是示出根据本发明的实施例的存储单元的阵列的示例性结构的图。
图5是示出根据本发明的实施例的当对存储器件中的存储单元的阵列进行编程时减小编程干扰的方法的流程图。
图6是示出当执行图5中描绘的方法时相关信号线的电平的图。
具体实施方式
图1是示出根据本发明的实施例的一个NAND串的顶视图。图2是示出其等效电路的图。在使用NAND结构的闪存系统中，多个晶体管串联布置并且被夹在两个选择栅极之间，其被称为NAND串。图1和图2中所描绘的NAND串包括串联耦合并夹在顶部选择栅极SG_T(在漏极侧)和底部选择栅极SG_B(在源极侧)之间的虚设晶体管100_DT、四个晶体管101～104和虚设晶体管100_DB。顶部选择栅极SG_T被布置用于经由位线接触部126将NAND串连接到位线，并且可以通过向选择栅极线SGTL施加适当的电压来控制该顶部选择栅极SG_T。底部选择栅极SG_B被布置用于将NAND串连接到源极线，并且可以通过向选择栅极线SGBL施加适当的电压来控制该底部选择栅极SG_B。虚设晶体管100_DT、虚设晶体管100_DB和晶体管101～104中的每个包括控制栅极和浮置栅极。例如，晶体管101包括控制栅极CG1和浮置栅极FG1，晶体管102包括控制栅极CG2和浮置栅极FG2，晶体管103包括控制栅极CG3和浮置栅极FG3，晶体管104包括控制栅极CG4和浮置栅极FG4，虚设晶体管100_DT包括控制栅极CGD_T和浮置栅极FGD_T，并且虚设晶体管100_DB包括控制栅极CGD_B和浮置栅极FGD_B。控制栅极CG1连接到字线WL1，控制栅极CG2连接到字线WL2，控制栅极CG3连接到字线WL3，控制栅极CG4连接到字线WL4，控制栅极CGD_T连接到虚设字线DWL_T，并且控制栅极CGD_B连接到虚设字线DWL_B。
为了说明目的，图1和图2示出了NAND串中的用于读/写操作的四个存储单元(晶体管101～104)和用于读/写测试的两个虚设单元(虚设晶体管100_DT和100_DB)。在其他实施例中，NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等。然而，NAND串中的存储单元或虚设单元的数量不限制本发明的范围。
用于使用NAND结构的闪存系统的典型架构包括若干NAND串。每个NAND串通过由选择线SGBL控制的其底部选择栅极SG_B连接到源极线，并且通过由选择线SGTL控制的其顶部选择栅极SG_T连接到其相关联的位线。每个位线和经由位线接触部连接到该位线的相应的NAND串(单个或多个)包括存储单元的阵列的列。位线被多个NAND串共享。典型地，位线在垂直于字线的方向上在NAND串的顶部延伸，并连接到一个或多个感测放大器。
图3是示出根据本发明的实施例的具有用于并行地对存储单元的页面(或其他单元)进行读取和编程的读/写电路的存储器件100的图。存储器件100包括存储单元10的阵列(二维或三维)、控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B以及控制器60。在一个实施例中，在阵列的相对侧上以对称的方式实现各种外围电路对存储器阵列10的访问，使得在每侧上的访问线和电路的密度减小一半。读/写电路30A和30B包括多个感测块SB，其允许对存储单元的页面并行地进行读取或编程。存储单元10的阵列可通过字线经由行解码器40A和40B以及通过位线经由列解码器50A和50B寻址。在典型的实施例中，存储单元10、控制电路20、读/写电路30A和30B、行解码器40A和40B以及列解码器50A和50B可以被制造在存储芯片70上。命令和数据通过信号线82在主机和控制器60之间传送，并且通过信号线84在控制器60和存储芯片70之间传送。可以在虚设储存区DMX和DMY中布置多个虚设单元、虚设字线和虚设位线(未示出)，虚设储存区DMX1-DMX2和DMY1-DMY2典型地沿存储阵列10的侧面设置，用于在存储器件100完成后进行读/写测试。
控制电路20被配置为与读/写电路30A和30B协作以对存储单元10的阵列执行存储操作。控制电路20包括状态机22、片上地址解码器24和功率控制模块26。状态机22被配置为提供存储操作的芯片级控制。片上地址解码器24被配置为在主机或存储控制器使用的地址到行解码器40A、40B和列解码器50A、50B使用的硬件地址之间提供地址接口。功率控制模块26被配置为在每次存储操作期间控制提供给字线和位线的功率和电压。
图4是示出根据本发明的实施例的存储单元10的阵列的示例性结构的图。存储单元10的阵列被分成由BLOCK1～BLOCKI表示的存储单元的多个块，其中I是正整数，并且典型地等于较大的数。块包含一组NAND串，该一组NAND串被经由位线BL1-BLM和一组公共字线WL1～WLN访问，其中M和N是大于1的整数。NAND串的一个端子经由顶部选择栅极(由选择栅极线SGTL控制)连接到对应的位线，并且另一端子经由底部选择栅极(由选择栅极线SGBL控制)连接到源极线。每个块典型地被分成多个页面。在一个实施例中，块是常规擦除的单位，而页面是常规编程的单位。然而，也可以使用擦除/编程的其他单位。
在实施例中，存储单元10的阵列包括三重阱，该三重阱包括p型衬底、在p型衬底内的n阱以及在n阱内的p阱。沟道区、源极区和漏极区典型地位于p阱中。p阱和n阱被视为是p型衬底的一部分，其中存储单元10的整个阵列在一个p阱内，p阱中的沟槽在NAND串之间提供电隔离。在另一实施例中，存储单元10的阵列包括三重阱，该三重阱包括n型衬底、在n型衬底内的p阱以及在p阱内的n阱。p阱和n阱被视为是n型衬底的一部分，其中沟道区、源极区和漏极区典型地位于n阱中。然而，NAND串中的存储单元的实施方式不限制本发明的范围。
在本发明中，存储器件100可以是NAND存储器件，其中存储单元10的阵列以3D QLC结构布置。然而，存储器件100的类型不限制本发明的范围。
图5是示出根据本发明的实施例的当对存储器件100中的存储单元10的阵列进行编程时减少编程干扰的方法的流程图。为了说明的目的，对存储器件100中的选择的NAND串和未选择的NAND串进行寻址。选择的NAND串包括由多个位线BL1-BLM中的选择的位线BLm和该组公共字线WL1～WLN控制的多个存储单元。在选择的NAND串的多个存储单元中，要编程的存储单元(称为选择的存储单元)由选择的位线和该组公共字线WL1～WLN中选择的字线控制。类似地，未选择的NAND串包括由多个位线BL1-BLM中的未选择的位线和该组公共字线WL1-WLN控制的多个未选择的存储单元。每个NAND串的顶部虚设单元布置在虚设储存区DMX1中且每个NAND串的底部虚设单元布置在虚设储存区DMX2中，如图1和2中描绘的。图5中的流程图包括以下步骤：
步骤510：在第一时段期间，对选择的位线、顶部虚设储存区DMX1、衬底的沟道区和衬底的源极区进行预充电。
步骤520：在第一时段期间，禁止未选择的位线，以使得未选择的NAND串的沟道浮置。
步骤530：在第一时段期间，增强衬底的沟道区和源极区的预充电。
步骤540：在第一时间段之后的第二时间段期间，对选择的字线进行编程。
在一个实施例中，控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B和/或控制器60中的一个或任意组合可以被称为能够执行如图5中所描绘的编程过程的控制单元。
图6是示出当执行图5中描绘的方法时相关信号线的电平的图。下表1中总结了相关信号线的偏置条件。
Figure BDA0002291279580000061
Figure BDA0002291279580000071
表1
在步骤510中，可以在第一时段T1期间，通过在将字线偏置于地电平GND的同时分别施加正预脉冲电压VPP1-VPP4到未选择的位线、顶部虚设储存区DMX1、衬底的沟道区和源极区而对选择的位线、顶部虚设储存区DMX1、衬底的沟道区和源极区进行预充电。在实施例中，VPP1＝VPP2＝VPP3＝VPP4。然而，正预脉冲电压VPP1-VPP4的值不限制本发明的范围。
在步骤520中，可以在第一时间段T1期间，通过在将未选择的顶部选择栅极线SGTL偏置于导通电压VCC1并且将未选择的底部选择栅极线SGBL偏置于地电平GND的同时向未选择的位线施加正禁止电压VINH，来禁止未选择的位线。在这种情况下，未选择的NAND串可以是浮置的，从而减少了对选择的字线的编程干扰。
在步骤530中，可以在第一时段T1期间，通过向底部虚设储存区DMX2施加负预脉冲电压VPP5来增强衬底中的沟道区和源极区的预充电。负偏置的底部虚设储存区DMX2可以增强衬底中的沟道区和源极区的预充电，从而增强沟道区和源极区对未选择的NAND串的沟道的耦合效应，并且因此进一步减少了对选择的字线的编程干扰。
在实施例中，沟道区和源极区可以位于其中形成存储单元10的阵列的p型衬底的p阱中。在另一实施例中，沟道区和源极区可以位于其中形成存储单元10的阵列的n型衬底的n阱中。然而，沟道区和源极区的掺杂类型不限制本发明的范围。
在步骤540中，可以通过如下来对选择的字线上的选择的存储单元10进行编程：使选择的字线斜坡变化到通过电压VPASS，并且然后斜坡变化到编程电压VPGM，使未选择的字线偏置于通过电压VPASS，使选择的位线、未选择的选择栅极线SGTL和选择栅极线SGBL偏置于地电平GND，使未选择的位线偏置于禁止电压VINH，使选择的选择栅极线SGTL斜坡变化至导通电压VCC1，使顶部虚设储存区DMX1和底部虚设储存区DMX2斜坡变化到缓冲电压VCC2，并且使衬底中的沟道区和源极区偏置于地电平GND。如果要对选择的字线上的一个以上的页面进行编程，则在进行至下一个字线之前，对所有要编程的页面进行编程。
在本发明中，当对选择的位线进行预充电时，负预脉冲电压被施加到位于存储单元10的阵列的底部虚设储存区中的虚设单元。因此，可以增强沟道区和源极区对未选择的NAND串的沟道的耦合效应，从而进一步减小了对选择的字线的编程干扰。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对器件和方法进行许多修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (15)

1.一种对存储器件进行编程的方法，所述存储器件包括形成于衬底中的多个存储单元、顶部虚设储存区、底部虚设储存区、多个字线和多个位线，所述方法包括：
在第一时段期间，对所述多个位线中的选择的位线、所述衬底中的沟道区和所述衬底中的源极区进行预充电；
在所述第一时段期间，向所述底部虚设储存区施加负预脉冲电压；以及
在所述第一时段之后的第二时段期间，对所述多个存储单元中的选择的存储单元进行编程，其中，所述选择的存储单元被耦合到所述选择的位线和所述多个字线中的选择的字线。
2.根据权利要求1所述的方法，还包括：
在所述第一时段期间，通过向所述选择的位线施加第一预脉冲电压来对所述选择的位线进行预充电；
在所述第一时段期间，向所述顶部虚设储存区施加第二预脉冲电压；
在所述第一时段期间，通过向所述衬底中的所述沟道区施加第三预脉冲电压来对所述衬底中的所述沟道区进行预充电；以及
在所述第一时段期间，通过向所述衬底中的所述源极区施加第四预脉冲电压来对所述衬底中的所述源极区进行预充电。
3.根据权利要求2所述的方法，其中，所述第一预脉冲电压至所述第四预脉冲电压是正电压。
4.根据权利要求1所述的方法，还包括：
在所述第二时段期间，通过使所述选择的字线斜坡变化至通过电压，并且然后斜坡变化至编程电压来对所述选择的存储单元进行编程，其中，所述编程电压大于所述通过电压。
5.根据权利要求4所述的方法，还包括：
在所述第二时段期间对所述选择的存储单元进行编程时，使所述多个字线中的未选择的字线偏置于所述通过电压，使所述选择的位线偏置于地电平，使所述未选择的位线偏置于禁止电压，使所述顶部虚设储存区和所述底部虚设储存区斜坡变化至缓冲电压，并且使所述衬底中的所述沟道区和所述源极区偏置于所述地电平。
6.根据权利要求5所述的方法，其中，所述编程电压、所述通过电压、所述禁止电压和所述缓冲电压是正电压。
7.根据权利要求1所述的方法，还包括：
在所述第一时段期间将禁止电压施加到所述未选择的位线。
8.一种存储器件，所述存储器件包括：
形成于衬底中的多个字线；
形成于所述衬底中的多个位线；
所述衬底中的第一存储器串，所述第一存储器串包括：
第一顶部虚设单元；
第一底部虚设单元；
多个第一存储单元，串联耦合在所述第一顶部虚设单元和所述第一底部虚设单元之间，所述多个第一存储单元包括：
由所述多个字线中的第一字线控制的选择的第一存储单元；以及
由所述多个字线中的第二字线控制的未选择的第一存储单元；
第一顶部选择栅极，被配置为选择性地将所述第一顶部虚设单元耦合到所述多个位线中的第一位线；以及
第一底部选择栅极，被配置为选择性地将所述第一底部虚设单元耦合到第一源极线；
第二存储器串，所述第二存储器串包括：
第二顶部虚设单元；
第二底部虚设单元；
多个未选择的第二存储单元，串联耦合在所述第二顶部虚设单元和所述第二底部虚设单元之间，并由所述多个字线控制；
第二顶部选择栅极，被配置为选择性地将所述第二顶部虚设单元耦合到所述多个位线中的第二位线；以及
第二底部选择栅极，被配置为选择性地将所述第二底部虚设单元耦合到第二源极线；以及
控制单元，所述控制单元被配置为：
在第一时段期间，对所述第一位线、所述衬底中的沟道区和所述衬底中的源极区进行预充电；
在所述第一时段期间，向所述第一底部虚设单元施加负预脉冲电压；以及
在所述第一时间段之后的第二时间段期间对所述选择的第一存储单元进行编程。
9.根据权利要求8所述的存储器件，其中，所述控制单元还被配置为：
在所述第一时段期间，通过向所述第一位线施加第一预脉冲电压来对所述第一位线进行预充电；
在所述第一时段期间，将第二预脉冲电压施加到所述第一顶部虚设单元；
在所述第一时段期间，通过向所述衬底中的所述沟道区施加第三预脉冲电压来对所述衬底中的所述沟道区进行预充电；以及
在所述第一时段期间，通过向所述衬底中的所述源极区施加第四预脉冲电压来对所述衬底中的所述源极区进行预充电。
10.根据权利要求9所述的存储器件，其中，所述第一预脉冲电压至所述第四预脉冲电压是正电压。
11.根据权利要求8所述的存储器件，其中，所述控制单元还被配置为：
在所述第二时段期间，通过使所述第一字线斜坡变化至通过电压，并且然后斜坡变化至编程电压来对所述选择的第一存储单元进行编程，其中，所述编程电压大于所述通过电压。
12.根据权利要求11所述的存储器件，其中，所述控制单元还被配置为：
在所述第二时段期间，使所述第二字线偏置于所述通过电压；
在所述第二时段期间，使所述第一位线偏置于地电平；
在所述第二时段期间，使所述第二位线偏置于禁止电压；
在所述第二时段期间，使所述第一顶部虚设单元和所述第一底部虚设单元斜坡变化至缓冲电压；以及
在所述第二时段期间，使所述衬底中的所述沟道区和所述源极区偏置于所述地电平。
13.根据权利要求12所述的存储器件，其中，所述编程电压、所述通过电压、所述禁止电压和所述缓冲电压是正电压。
14.根据权利要求8所述的存储器件，所述控制单元还被配置为：
在所述第一时段期间，将禁止电压施加到所述第二位线。
15.根据权利要求8所述的存储器件，其中，所述多个第一存储单元和所述多个第二存储单元以三维四级单元(3D QLC)结构布置。
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