CN110870011B - 细粒度动态随机存取存储器 - Google Patents

Abstract

本申请案涉及细粒度动态随机存取存储器DRAM。举例来说，可将存储器装置中的存储器单元阵列分割成若干区。各区可包含多个存储器单元库。各区可与经配置以与主机装置通信的数据通道相关联。在一些实例中，所述阵列的各通道可包含两个或多于两个数据引脚。在各种实例中，每通道的数据引脚的比率可为二或四。其它实例可包含每通道八个数据引脚。

Description

细粒度动态随机存取存储器

交叉参考

本专利申请案主张Keeth在2018年5月18日申请的标题为“细粒度动态随机存取存储器(Finer Grain Dynamic Random Access Memory)”的PCT申请案第PCT/US2018/033317号的优先权，所述PCT申请案主张Keeth在2018年5月10日申请的标题为“细粒度动态随机存取存储器(Finer Grain Dynamic Random Access Memory)”的美国专利申请案第15/976,580号的优先权，所述美国专利申请案主张Keeth在2017年6月16日申请的标题为“细粒度动态随机存取存储器(Finer Grain Dynamic Random Access Memory)”的美国临时专利申请案第62/521,044号的权益及优先权，所述申请案中的各者转让给本发明的受让人，且所述申请案中的各者的全文明确地以引用的方式并入本文中。

技术领域

技术领域涉及细粒度动态随机存取存储器(DRAM)。

背景技术

以下内容大体上涉及操作存储器阵列，且更特定地说，涉及细粒度DRAM。

存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中存储信息。信息是通过编程存储器装置的不同状态而进行存储。举例来说，二进制装置具有两个状态，通常被表示为逻辑“1”或逻辑“0”。在其它系统中，可存储多于两个状态。为存取所存储的信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为存储信息，电子装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘驱动器、随机存取存储器(RAM)、只读存储器(ROM)、DRAM、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它者。存储器装置可为易失性的或非易失性的。

大体来说，改进存储器装置可包含增大存储器单元密度、提高读取/写入速度、增强可靠性、延长数据保持、降低功率消耗，或缩减制造成本，以及其它度量。提高存储器科技已实现对许多这些度量的改进，但高可靠性、低时延及/或低功率装置倾向于价格昂贵，且可能难以缩放。随着用于高可靠性、低时延、低功率存储器的应用的数量增加，对于这些应用来说，对可缩放的、高效的且具成本效益的装置的需求同样增大。

发明内容

描述一种设备。所述设备可包含：存储器单元阵列，其具有各包括多个存储器单元库的多个区；及多个通道，其横穿所述存储器单元阵列，其中所述多个通道中的各通道与所述存储器单元阵列的区耦合，且经配置以在所述区中的所述多个存储器单元库与主机装置之间传达信号。

描述一种存储器装置。所述存储器装置可包含：存储器单元阵列，其具有各包括多个存储器单元库的区；输入/输出(I/O)区域，其横越所述存储器单元阵列延伸，所述I/O区域包含经配置以将信号路由至所述存储器单元阵列及从所述存储器单元阵列路由信号的多个终端；及多个通道，其定位于所述存储器单元阵列的所述I/O区域中，其中所述多个通道中的各通道与所述存储器单元阵列的区耦合，且经配置以在所述区中的所述多个存储器单元库与主机装置之间传达信号。

描述一种系统。所述系统可包含：主机装置；存储器装置，其包括存储器裸片，所述存储器裸片具有各包括多个存储器单元库的多个区；及多个通道，其经配置成以通信方式耦合所述主机装置及所述存储器装置，其中所述多个通道中的各通道与所述存储器裸片的区耦合，且经配置以在所述区中的所述多个存储器单元库与所述主机装置之间传达信号。

附图说明

图1绘示支持根据本发明的实例的特征及操作的存储器裸片的实例。

图2绘示支持根据本发明的实例的特征及操作的装置的实例。

图3绘示支持根据本发明的实例的特征及操作的存储器裸片的实例。

图4绘示支持根据本发明的实例的特征及操作的存储器裸片的实例。

图5绘示支持根据本发明的实例的特征及操作的存储器裸片的实例。

图6绘示支持根据本发明的实例的特征及操作的存储器裸片的实例。

图7绘示支持根据本发明的实例的特征及操作的数据通道配置的实例。

图8绘示支持根据本发明的实例的特征及操作的信号路径路由的实例。

图9绘示支持根据本发明的实例的特征及操作的系统的实例。

具体实施方式

一些存储器装置可包含各种组件之间的相对长导电路径。驱动长导电路径上的信号可能比驱动较短路径上的信号消耗更多功率，且可导致额外困难及效率低下。一些存储器科技可包含遍及裸片区域分布的多个通道终端。遍及裸片区域分布通道终端可缩短主机装置与存储器单元之间的导电路径，且可缩减存取所述存储器单元所用的功率量。举例来说，可将一些通道终端定位于输入/输出(I/O)区域(例如存储器单元的输入/输出(I/O)区域)中。

可将存储器装置中的存储器单元阵列分割成一定数量的区。各区可包含多个存储器单元库。各区可使用通道以通信方式耦合至主机装置，所述通道可包含一定数量的数据引脚、一定数量的命令/地址引脚及一定数量的时钟引脚。所述区可经配置以最小化区的存储器单元与介接主机装置的接口之间的距离。通过最小化或至少缩减接口与区中的存储器单元之间的信号路径的长度，存储器装置可经配置以在能量预算(例如每存取操作小于三个皮法拉(pF))内实现高数据输贯量(例如多个TB/s)。在一些存储器装置中，存储器裸片可具有用于存储器单元的集中式接口或球形输出(ball-out)。在这些存储器装置中，接口与存储器单元之间的信号路径的长度可能较长。

下文在示范性阵列的内容背景中进一步描述上文所介绍的本发明的特征(例如图1)。随后针对系统(例如图2及9)及存储器装置(图3至8)的各种实例或方面描述特定实例。

图1绘示根据本文中所揭示的各种方面的存储器裸片100的实例。在一些实例中，存储器裸片100也可被称作电子存储器设备、存储器阵列、存储器单元阵列或存储器单元组。存储器裸片100可包含可编程以存储不同状态的存储器单元105。存储器单元105可被布置成可为可独立存取的一或多个存储器单元库。各存储器单元105可为可编程以存储被表示为逻辑0及逻辑1的两个状态。在一些状况下，存储器单元105可经配置以存储多于两个逻辑状态。

存储器单元105可将表示可编程状态的电荷存储于电容器中；举例来说，带电及不带电电容器可分别表示两个逻辑状态。DRAM架构可使用此设计，且所使用的电容器可包含具有线性或顺电极化性质的介电材料作为绝缘体。FeRAM架构也可使用此设计。

可通过激活存取线110及数字线115来对存储器单元105执行例如读取及写入的操作。存取线110也可被称为字线110，且位线115也可被称为数字线115。对字线及位线或其类似物的参考是可互换的，而不会有损于理解或操作。激活字线110或数字线115可包含将电压施加至相应线。字线110及数字线115可由导电材料制成，例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)等等)、金属合金、碳、以传导方式掺杂的半导体或其它导电材料、合金、复合物等等。

根据图1的实例，各行存储器单元105可连接至单一字线110，且各列存储器单元105可连接至单一数字线115。通过激活一条字线110及一条数字线115(例如将电压施加至所述字线110或数字线115)，可在其相交点处存取单一存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110与数字线115的相交点可被称为存储器单元的地址。另外或替代地，举例来说，各行存储器单元105可布置于一或多个存储器单元库中。

在一些架构中，单元的逻辑存储装置(例如电容器)与数字线可被选择组件(未展示)电隔离。字线110可连接至选择组件且可控制所述选择组件。举例来说，选择组件可为晶体管，且字线110可连接至所述晶体管的栅极。激活字线110可导致存储器单元105的电容器与其对应数字线115之间的电连接或闭路。可接着存取数字线以读取或写入存储器单元105。

可经由行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，且基于所接收行地址激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址，且激活适当数字线115。行解码器120及列解码器130可针对位于特定存储器单元库内的存储器单元分别接收行地址及列地址。另外或替代地，各存储器单元库可与单独的行解码器120及列解码器130进行电子通信。举例来说，存储器裸片100可包含被标记为WL_1至WL_M的多条字线110，及被标记为DL_1至DL_N的多条数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115，例如WL_2及DL_3，可在其相交点处存取存储器单元105。

在存取存储器单元105时，可由感测组件125读取或感测所述单元，以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电至其对应数字线115上。在一些状况下，将电容器放电可能由于偏压或施加电压至电容器而造成。放电可导致数字线115的电压发生改变，其中感测组件125可将所述电压与参考电压(未展示)进行比较，以确定存储器单元105的所存储状态。举例来说，如果数字线115具有比参考电压高的电压，那么感测组件125可确定存储器单元105中的所存储状态为逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器，以检测及放大信号差，其可被称为锁存。可接着经由列解码器130输出存储器单元105的所检测的逻辑状态，作为输出135。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可连接至列解码器130或行解码器120，或与其进行电子通信。

可通过类似地激活相关字线110及数字线115来设定或写入存储器单元105—例如可将逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受待写入至存储器单元105的数据，例如输入/输出135。可通过横越电容器施加电压来写入存储器单元105。

存储器控制器140可经由各种组件(例如行解码器120、列解码器130及感测组件125)来控制存储器单元105的操作(例如读取、写入、重新写入、刷新、放电等等)。在各种实例中，存储器控制器140可为存储器裸片100的组件，且可位于存储器裸片100外部。在一些状况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行地址信号及列地址信号，以激活所要的字线110及数字线115。存储器控制器140可经由横穿存储器裸片100的至少一个通道激活特定存储器单元库的所要的字线110及数字线115。存储器控制器140还可产生及控制在存储器裸片100的操作期间使用的各种电压或电流。举例来说，所述存储器控制器可在存取一或多个存储器单元105之后将电压放电至字线110或数字线115。存储器控制器140可经由通道145耦合至存储器单元105。通道145在图1中被绘示为与行解码器120及列解码器130的逻辑连接，但所属领域的技术人员将认识到可使用其它配置。如本文中所描述，存储器控制器140可每时钟周期与单元105多次交换数据(例如从读取或写入操作)。

存储器控制器140还可经配置以与主机装置(未展示)传达命令、数据及其它信息。存储器控制器140可使用调制方案来调制在存储器阵列与主机装置之间传达的信号。可基于选择何类型调制方案来配置I/O接口。

大体来说，本文中所论述的所施加电压或电流的幅度、形状或持续时间可进行调整或变化，且可针对操作存储器裸片100时所论述的各种操作而不同。此外，可同步或同时地存取存储器裸片100内的一个、多个或所有存储器单元105；举例来说，在所有存储器单元105或存储器单元105的群组均被设定成单一逻辑状态的重设操作期间，可同步或同时地存取存储器裸片100的多个或所有单元。

图2绘示根据本文中所揭示的各种实例的支持存储器装置的通道路由的设备或系统200。系统200可包含主机装置205及多个存储器装置210。多个存储器装置210可为细粒度存储器装置(例如细粒度DRAM或细粒度FeRAM)的实例。

主机装置205可为处理器(例如中央处理单元(CPU)、图形处理单元(GPU))或系统单芯片(SoC)的实例。在一些状况下，主机装置205可为与存储器装置210独立的组件，使得主机装置205可独立于存储器装置210进行制造。主机装置205可位于存储器装置210(例如膝上型计算机、服务器、个人计算装置、智能电话、个人计算机)外部。在系统200中，存储器装置210可经配置以针对主机装置205存储数据。

主机装置205可使用经由信号路径传达的信号与存储器装置210交换信息。信号路径可为从传输组件至接收组件的消息或传输可采用的路径。在一些状况下，信号路径可为与至少两个组件耦合的导体，其中所述导体可选择性地允许电子在所述至少两个组件之间流动。信号路径可形成于无线媒体中，如同无线通信的状况(例如射频(RF)或光学)。信号路径可至少部分地包含：第一衬底，例如存储器装置的有机衬底；及/或第二衬底，其可与存储器装置210及主机装置205中的至少一者(如果并非两者)耦合，例如封装衬底(例如第二有机衬底)。在一些状况下，存储器装置210可对主机装置205来说充当从属器型装置，所述主机装置可充当主控器型装置。

在一些应用中，系统200可受益于主机装置205与存储器装置210之间的高速连接。就此而论，一些存储器装置210支持具有每秒多个太字节(TB/s)的带宽需求的应用程序、过程、主机装置或处理器。在可接受的能量预算内满足此带宽约束可在某些情况下造成难题。

存储器装置210可经配置使得存储器装置210中的存储器单元与主机装置205之间的信号路径根据材料特性、操作环境、组件布局及应用程序允许或长或短。举例来说，存储器装置210可为主机装置与存储器阵列之间具有点对点连接的无缓冲器的存储器装置。在其它实例中，将存储器装置210与主机装置205耦合的数据通道可包括点对多点配置，其中主机装置205的一个引脚与至少两个存储器阵列的对应引脚耦合。在另一实例中，将存储器装置210与主机装置205耦合的数据通道可经配置为比例如其它近存储器应用程序(例如使用GDDR5相容DRAM的图形卡)的其它设计更短。

存储器装置210的存储器裸片可经配置以与多种类型的通信媒体起作用(例如，例如有机衬底的衬底及/或例如硅插入件的高密度插入件)。在一些状况下，主机装置205可经配置有包括终端的设计(例如矩阵或式样)的接口或球形输出(ball-out)。

图3绘示根据本文中所揭示的各种实例的一或多个装置300的实例。存储器装置300包含至少一个存储器裸片305及通信媒体310。在一些状况下，通信媒体310可为衬底的实例。

存储器裸片305可包含可为可编程以存储不同逻辑状态的多个存储器单元(如图1中所展示且参考图1所描述)。举例来说，各存储器单元可经编程以存储一或多个逻辑状态(例如逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片305的存储器单元可使用不同存储科技来存储数据，包含DRAM、FeRAM、相变存储器(PCM)、3D XPoint^TM存储器、NAND存储器或NOR存储器，或其组合。在一些状况下，单一存储器装置可包含使用第一存储器科技(例如DRAM)的第一存储器裸片，及使用不同于第一存储器科技的第二存储器科技(例如FeRAM)的第二存储器裸片。

存储器裸片305可为二维(2D)存储器单元阵列的实例。在一些状况下，多个存储器裸片305可堆叠于彼此的顶部上以形成三维(3D)阵列。存储器裸片可包含堆叠于彼此的顶部上的多个存储器单元组。此配置相比于2D阵列可增大可形成于单一裸片或衬底上的存储器单元的数量。这又可降低生产成本，或提高存储器阵列的性能，或两者兼而有之。各阵列层级可经定位使得横越各层级的存储器单元可彼此大致对准，从而形成存储器单元堆叠。在一些状况下，存储器裸片305可彼此直接堆叠。在其它状况下，存储器裸片305中的一或多者可经定位远离存储器裸片堆叠(例如在不同存储器堆叠中)。

第一存储器装置315可为包含单一存储器裸片305及通信媒体310的单一裸片封装的实例。第二存储器装置320可为包含两个存储器裸片305-a及305-b及通信媒体310的二重装置的实例。第三存储器装置325可为包含四个存储器裸片305-a至305-d及通信媒体310的四重装置的实例。第四存储器装置330可为包含八个存储器裸片305-a至305-h及通信媒体310的八重装置的实例。存储器装置300可包含任何数量个存储器裸片305，所述存储器裸片在一些实例中可堆叠于共同衬底的顶部上。所述裸片被展示为不同阴影，以更明确地展现不同层。在一些状况下，不同层中的存储器裸片可以类似于存储器装置中的相邻裸片的方式进行配置。

存储器裸片305可包含一或多个通孔(例如硅穿孔(TSV))。在一些状况下，所述一或多个通孔可为将控制器与存储器单元耦合的内部信号路径的部分。所述通孔可用以例如在存储器裸片305堆叠于彼此上时在存储器裸片305之间通信。一些通孔可用以促进存储器装置的控制器与存储器裸片305中的至少一些之间的通信。在一些状况下，单一通孔可与多个存储器裸片305耦合。

通信媒体310可为用以将存储器裸片305与主机装置耦合，使得信号可在存储器裸片305与主机装置之间交换的任何结构或媒体。通信媒体310可为衬底、有机衬底、高密度中介层、硅中介层或其组合的实例。通信媒体310可定位于存储器阵列上方、下方或其侧。通信媒体310可能不会受限于在其它组件下部，而是可相对于存储器阵列及/或其它组件呈任何配置。在一些情况下，通信媒体310可被称为衬底，然而这些参考并非为限制性的。

通信媒体310可由不同类型的材料形成。在一些状况下，通信媒体310可为一或多个有机衬底的实例。举例来说，通信媒体310可包含与主机装置及存储器裸片305的堆叠中的至少一者(如果并非两者)耦合的封装衬底(例如有机衬底)。在另一实例中，通信媒体310可包含存储器装置的有机衬底及所述封装衬底。衬底可为机械地支撑组件及/或电连接组件的印刷电路板的实例。衬底可使用导电轨、衬垫及其它特征，其用被层压至非导电材料层上及/或其之间的导电材料(例如铜)的一或多层蚀刻而成。可将组件紧固(例如焊接)至衬底上，以电连接及机械地紧固所述组件。在一些状况下，衬底的非导电材料可由多种不同材料形成，包含以树脂浸渍的酚纸或酚棉纸、以树脂浸渍的玻璃纤维、金属芯板、聚酰亚胺箔、Kapton、UPILEX、聚酰亚胺氟聚合物复合箔、味素累积膜(ABF)或其它材料，或其组合。

在一些状况下，通信媒体310可为例如硅中介层的高密度中介层。高密度中介层可经配置以在所连接组件(例如存储器装置及主机装置)之间提供宽信号路径。高密度中介层可通过提供大量通道以连接组件来提供宽信号路径。在一些状况下，通道可为较细的连接迹线(例如铜)，由此导致各单独通道有损耗。因为各通道可具有高度电阻性，所以随着所传送的数据的频率增大，传送所述数据所需的功率可与频率呈非线性关系而增大。这些特性可施加实际频率阈值(例如上限)，其可用以在给定传输功率量的情况下经由硅中介层通道传输数据。在一些状况下，通道可彼此独立。一些通道可为单向的，且一些通道可为双向的。

在一些状况下，缓冲层可定位于存储器裸片305与通信媒体310之间。缓冲器可经配置以将信号驱动(例如重新驱动)至存储器裸片305，或从所述存储器裸片驱动所述信号。在一些状况下，存储器堆叠可为无缓冲器的，这意指无缓冲层存在，或基础层不包含重新驱动器，以及其它组件。

图4绘示根据本文中所揭示的各种实例的存储器裸片400的实例。存储器裸片400可为参考图3所描述的存储器裸片305的实例。在一些状况下，存储器裸片400可被称为存储器阵列、存储器单元阵列或存储器单元组。存储器裸片400的各种组件可经配置以促进主机装置与存储器裸片400所关联的存储器装置之间的高带宽数据传送。

存储器裸片400可包含多个存储器单元库405(如被表示为白色框)、横穿存储器裸片400的存储器单元的多个输入/输出(I/O)区域410(有时被称作I/O条或I/O区)，及可将存储器裸片400与主机装置耦合的多个数据通道415。所述存储器单元库405中的各者可包含经配置以存储数据的多个存储器单元。存储器单元可为DRAM存储器单元、FeRAM存储器单元或其它类型的存储器单元。

存储器裸片400可被划分成与不同数据通道415相关联的单元区420。举例来说，单一数据通道415可经配置以将单一单元区420与主机装置耦合。在一些状况下，I/O通道的引脚可经配置以将存储器裸片400的多个单元区420耦合至功率、接地、虚拟接地及/或其它支持组件。

为提供主机装置(未展示)与存储器裸片400之间的高数据输贯量(例如多个TB/s)，任何给定存储器单元与介接数据通道415的接口之间的路径长度可相较于其它先前解决方案而较短。另外，缩短任何给定存储器单元与主机装置之间的数据路径可缩减在所述给定存储器单元的存取操作(例如读取操作或写入操作)期间所消耗的功率。可使用不同架构及/或策略来缩减数据路径的大小。

在一些实例中，可将存储器裸片400分割成多个单元区420。各单元区420可与数据通道415相关联。绘示了两个不同类型的单元区420，但可用任何数量的具有任何形状的单元区420填入整个存储器裸片400。单元区420可包含多个存储器单元库405。单元区420中可存在任何数量个库405。举例来说，存储器裸片400绘示可包含八个库405的第一单元区420及可包含十六个库405-a的第二单元区420-a。

然而，单元区中的其它数量个库是可能的(例如两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等等)。可基于主机装置的带宽约束、主机装置或存储器装置的功率需求、数据通道的大小、与数据通道相关联的数据速率、其它考虑因素或其任何组合选择单元区420的大小。在一些状况下，可分割存储器裸片400使得各单元区420可具有相同大小。在其它状况下，可分割存储器裸片400使得存储器裸片400可具有大小不同的单元区420。

(与单元区相关联的)数据通道415可包含用于将单元区420的存储器单元与主机装置耦合的一定数量的引脚。数据通道415的至少一部分可包括衬底(例如高密度中介层或有机衬底)的通道。数据通道415可包含数据宽度，其指定多少数据引脚425(有时被称为DQ引脚)处于数据通道415中。举例来说，数据通道可具有两个数据引脚(例如X2通道)、四个数据引脚(例如X4通道)、八个数据引脚(例如X8通道)、十六个数据引脚(例如X16通道)等等的通道宽度。数据通道还可包含至少一个命令/地址(C/A)引脚430。单元区420中的各存储器单元可经配置以使用与单元区420相关联的引脚425、430将数据传送至主机装置及从所述主机装置传送数据。数据通道415还可包含时钟引脚(例如CLK)，及/或读取时钟引脚或返回时钟引脚(RCLK)。

存储器裸片400的I/O接口可经配置以支持多个通道宽度(例如x4、x8、x16、x32等等)。在一些情况下，为维持数据带宽、数据输贯量或数据可存取性，可使用不同调制方案横越具有不同宽度的通道传达数据。举例来说，四符号脉冲幅度调制(PAM4)可用以调制横越X4通道传达的信号，且不归零(NRZ)调制可用以调制横越X8通道传达的信号。

多个I/O区域410可包含经配置以将存储器裸片400的存储器单元与功率及接地耦合的多个功率引脚及接地引脚。在一些状况下，I/O区域410可包含与定位于存储器裸片400上方或下方的存储器裸片传达功率信号及/或接地信号的TSV。

I/O区域410可包含用于数据通道415的接口或终端。所述接口或终端可包含经配置以与信号路径耦合的多个引脚或衬垫。信号路径可将区420的存储器单元与通道415耦合。在一些状况下，I/O区域410可包含与定位于存储器裸片400上方或下方的存储器裸片传达信号(例如使用数据通道415)的TSV。

在一些状况下，I/O区域410可将单元区420中的存储器单元库405平分。在用于通道的终端定位于I/O区域410中的状况下，可缩短用于区420中的任何单独存储器单元的信号路径的长度。I/O区域410可经配置以将区420平分。在一些状况下，I/O区域410可将区420的库405拆分，使得库405的50％位于I/O区域410的第一侧上，且库405的50％位于I/O区域410的第二侧上。在其它实例中，I/O区域410可将所述区平分，使得位于I/O区域410的任一侧上的库405的拆分不等。在一些状况下，可界定区420使得I/O区域410将区420平分。存储器裸片400包含四个I/O区域410。在其它实例中，存储器裸片400可包含其它数量的I/O区域(例如一个、两个、三个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个等等)。

图5绘示存储器裸片500的实例，其包含将存储器裸片500平分的八个I/O区域510。相较于存储器裸片400，使用八个I/O区域510可更改区520的一些特性。存储器裸片500可为存储器裸片400的实例，且就此而论，此处不重复对存储器裸片500的一些特征的完整描述。具有类似名称及/或类似编号的组件可以类似方式实施。举例来说，存储器裸片500可包含为参考图4所描述的数据通道415的实例的数据通道515。

在一些状况下，使用八个I/O区域510可改变区520的形状。区520可经配置以由I/O区域510平分(或I/O区域510可经配置以将区520平分)。以此方式，可最小化将存储器单元与定位于I/O区域510中的通道终端耦合的信号路径的长度。随着更多I/O区域横越存储器裸片延伸，可将更少库505定位于I/O区域之间。如果单一通道服务库505的区520，那么区520的形状可不同于区420的形状。举例来说，区520及520-a可包含定位于I/O区域510的各侧上的单一库505，其中区420及420-a可包含定位于I/O区域410的各侧上的两个库。

图6绘示存储器裸片600的实例，其包含将存储器裸片600平分的两个I/O区域610。相较于存储器裸片400，使用两个I/O区域610可更改区620的一些特性。存储器裸片600可为存储器裸片400的实例，且就此而论，此处不重复对存储器裸片600的一些特征的完整描述。具有类似名称及/或类似编号的组件可以类似方式实施。举例来说，存储器裸片600可包含为参考图4所描述的数据通道415的实例的数据通道615。

在一些状况下，使用两个I/O区域610可改变区620的形状。区620可经配置以由I/O区域610平分(或I/O区域610可经配置以将区620平分)。随着更少I/O区域横越存储器裸片延伸，可将更多库605定位于I/O区域之间。如果单一通道服务库605的区620，那么区620的形状可不同于区420的形状。举例来说，区620及620-a可包含定位于I/O区域610的各侧上的四个库605，其中区420及420-a可包含定位于I/O区域410的各侧上的两个库。

图7绘示根据本文中所揭示的各种实例的数据通道配置700的实例。数据通道配置700可包含第一数据通道配置705及第二数据通道配置710。举例来说，第一数据通道配置705绘示服务单元区720的数据通道715。

数据通道715绘示包含八个层且具有通道宽度四(例如存在四个数据引脚)的用于堆叠存储器装置的数据通道。数据通道715中的各行引脚可与单独层中的单元区相关联。单元区720绘示单一层的单元区。就此而论，单元区720可与数据通道715的单一行引脚相关联。因为单一数据通道可经配置以与多层耦合，所以数据通道中的引脚的数量可基于存储器装置中的层的数量。

在一些实例中，数据通道可与任何给定层或存储器裸片的单一单元区耦合(例如不与另一单元区耦合)。尽管数据通道715可与八个层中的单元区相关联，但任何数量的层是可能的。举例来说，数据通道715可与存储器装置的一个、两个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个层中的单元区相关联。

数据通道715的第一数据通道配置705可包含四个数据引脚(DQ1-DQ4)、时钟引脚(CLK)、读取时钟引脚或返回时钟引脚(RCLK)，及命令/地址引脚(CA)。在其它状况下，数据通道715可具有不同排列或不同通道宽度。在这些情形下，数据引脚的数量可不同。举例来说，数据通道715的第一数据通道配置705可具有通道宽度八，且可包含八个数据引脚。与区相关联的任何数量的数据引脚由本发明设想。数据通道715的第一数据通道配置705可包含任何数量的C/A引脚。举例来说，数据通道715可包含一个、二个、三个或四个C/A引脚。在一些状况下，数据通道715的第一数据通道配置705可包含用于促进错误检测及校正过程的错误校正码(ECC)引脚。

数据通道715的第二数据通道配置710可包含四个数据引脚(DQ1-DQ4)、时钟引脚(CLK)及两个命令/地址引脚(CA)。在其它状况下，数据通道715可具有不同排列或不同通道宽度。在这些情形下，数据引脚的数量可不同。举例来说，数据通道715的第二数据通道配置710可具有通道宽度八，且可包含八个数据引脚。与区相关联的任何数量的数据引脚由本发明设想。数据通道715的第二数据通道配置710可包含任何数量的C/A引脚。举例来说，数据通道715可包含一个、二个、三个或四个C/A引脚。在一些状况下，数据通道715的第二数据通道配置710可包含用于促进错误检测及校正过程的ECC引脚。

图8绘示存储器装置805中的信号路径路由800的实例。第一存储器装置805-a包含第一信号路径路由800-a，且第二存储器装置805-b包含第二信号路径路由800-b。信号路径路由的实例展示连接存储器装置805的不同裸片之间的TSV的不同选项。

第一存储器装置805-a可包含第一存储器裸片810、第二存储器裸片815、第三存储器裸片820及第四存储器裸片825。在其它实例中，第一存储器装置805-a可相比所展示内容包含更多或更少存储器裸片。多个TSV 830可至少部分地延伸通过各存储器裸片810、815、820、825。各裸片可包含将存储器裸片810、815、820、825的信号路径耦合在一起的至少一个衬垫835。存储器裸片的堆叠可包含与数据通道(DQ Ch0、DQ Ch1、DQ Ch2、DQ Ch3)耦合的位于底部的衬垫835。

在第一信号路径路由800-a中，TSV 830可耦合至相邻列的衬垫835。举例来说，第一存储器裸片810的DQ Ch0列中的TSV 830可以通信方式与位于第一裸片810之下且位于DQCh1列中的衬垫835耦合。以此方式，信号路径可包含在相邻层中彼此偏移的TSV。在第一信号路径路由800-a中，存储器装置805-a可不包含具有每次针对多于一个裸片在同一列中上升的TSV的信号路径。

第二存储器装置805-b可包含第一存储器裸片850、第二存储器裸片855、第三存储器裸片860及第四存储器裸片865。在其它实例中，第二存储器装置805-b可相比所展示内容包含更多或更少存储器裸片。多个TSV 870至少部分地延伸通过各裸片850、855、860、865。各裸片包含将裸片850、855、860、865的信号路径耦合在一起的至少一个衬垫875。存储器裸片的堆叠可包含与数据通道(DQ Ch0、DQ Ch1、DQ Ch2、DQ Ch3)耦合的位于底部的衬垫875。

在第二信号路径路由800-b中，各数据通道在与DQ Ch0相关联的列中终止。举例来说，用于DQ Ch0的信号路径可与关联于DQ Ch0的列中的第一存储器裸片850耦合。用于DQCh1的信号路径可包含延伸通过第一存储器裸片850的TSV 870、横向导电路径880，且与关联于DQ Ch0的列中的第二存储器裸片855耦合。用于DQ Ch2的信号路径可包含延伸通过第一存储器裸片850及第二存储器裸片855的TSV 870、横向导电路径880，且与关联于DQ Ch0的列中的第三存储器裸片860耦合。用于DQ Ch3的信号路径可包含延伸通过第一存储器裸片850、第二存储器裸片855及第三存储器裸片860的TSV 870、横向导电路径880，且与关联于DQ Ch0的列中的第四存储器裸片865耦合。

图9展示根据本文中所揭示的方面的包含支持细粒度DRAM的装置905的系统900的图解。装置905可包含用于双向语音及数据通信的组件，所述组件包含用于传输及接收通信的组件，其包含存储器控制器915、存储器单元920、基本输入/输出系统(BIOS)组件925、处理器930、I/O控制器935、外围组件940、存储器芯片955、系统存储器控制器960、编码器965、解码器970及多路复用器975。这些组件可经由一或多个总线(例如总线910)进行电子通信。举例来说，总线910可具有16条数据线(“DQ”线)的总线宽度。总线910可与32个存储器单元库进行电子通信。

存储器控制器915或960可操作如本文中所描述的一或多个存储器单元。特定地说，存储器控制器可经配置以支持灵活性多通道存储器。在一些状况下，存储器控制器915或960可操作如参考图1所描述的行解码器、列解码器或两者。存储器控制器915或960可与主机进行电子通信，且可经配置以在存储器控制器915或960的时钟信号的上升边缘及下降边缘中的各者期间传送数据。

存储器单元920可存储如本文中所描述的信息(即，呈逻辑状态形式)。存储器单元920可表示例如参考图1所描述的存储器单元105。存储器单元920可与存储器控制器915或960进行电子通信，且存储器单元920及存储器控制器915或960可定位于芯片955上，所述芯片可为如本文中所描述的一种或数种平坦存储器装置。举例来说，可由系统存储器控制器915或960管理芯片955。存储器单元920可表示具有耦合至衬底的多个区的第一存储器单元阵列。多个区中的各区可包含多个存储器单元库及横穿第一存储器单元阵列的多个通道。多个通道中的至少一者可耦合至至少一个区。存储器控制器915或960可经配置以在所耦合区与存储器控制器915或960之间传送数据。

BIOS组件925为包含作为固件而操作的BIOS的软件组件，其可初始化及运行各种硬件组件。BIOS组件925还可管理处理器与各种其它组件(例如外围组件、输入/输出控制组件等等)之间的数据流。BIOS组件925可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

处理器930可包含智能硬件装置(例如通用处理器、数字信号处理器(DSP)、CPU、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或其任何组合)。在一些状况下，处理器930可经配置以使用存储器控制器915或960操作存储器阵列。在其它状况下，存储器控制器915或960可集成于处理器930中。处理器930可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如支持灵活性多通道存储器的功能或任务)。

I/O控制器935可针对装置905管理输入及输出信号。I/O控制器935还可管理未集成于装置905中的外围装置。在一些状况下，I/O控制器935可表示外部外围装置的物理连接件或端口。I/O控制器935可利用例如 的操作系统，或另一已知操作系统。在其它状况下，I/O控制器935可表示调制解调器、键盘、鼠标、触摸屏或类似装置，或与其交互。在一些状况下，I/O控制器935可被实施为处理器的部分。用户可经由I/O控制器935或经由受I/O控制器935控制的硬件组件与装置905交互。

外围组件940可包含任何输入或输出装置，或用于这些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或例如外围组件互连(PCI)或加速图形端口(AGP)槽的外围卡槽。

输入945可表示将输入提供至装置905或其组件的位于装置905外部的装置或信号。这可包含用户接口或与其它装置介接或位于其间的接口。在一些状况下，输入945可由I/O控制器935管理，且可经由外围组件940与装置905交互。

输出950也可表示经配置以从装置905或其组件中的任一者接收输出的位于装置905外部的装置或信号。输出950的实例可包含图形显示器、音频扬声器、打印装置、另一处理器或印刷电路板等等。在一些状况下，输出950可为经由外围组件940与装置905介接的外围元件。可由I/O控制器935管理输出950。

系统存储器控制器915或960可与第一存储器单元阵列(例如存储器单元920)进行电子通信。主机可为针对装置(存储器控制器915或960及对应存储器阵列为所述装置的部分)控制或引导操作的组件或装置。主机可为计算机的组件、移动装置等等。或装置905可被称为主机。在一些实例中，系统存储器控制器915或960为GPU。

编码器965可表示对要存储至装置905或其组件的数据提供执行错误校正编码的位于装置905外部的装置或信号。编码器965可经由至少一个通道将经编码数据写入至至少一个所选择存储器，且还可经由错误校正译码来编码数据。

解码器970可表示将命令信号及寻址信号按顺序排列至装置905或其组件的位于装置905外部的装置或信号。在一些实例中，存储器控制器915或960可共置在解码器970内。

多路复用器975可表示将至装置905或其组件的数据进行多路复用的位于装置905外部的装置或信号。多路复用器975可对要传输至编码器965的数据进行多路复用，且对从编码器965接收的数据解多路复用。多路复用器975可与解码器970进行电子通信。在一些实例中，多路复用器975可与控制器进行电子通信，例如系统存储器控制器915或960。

装置905的组件可包含经设计以进行其功能的电路。这可包含各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器，或经配置以进行本文中所描述的功能的其它有源或无源元件。装置905可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可穿戴式电子装置、个人电子装置等等。或装置905可为此装置的部分或方面。在一些实例中，装置905为具有高可靠性、以任务为重或低时延的约束或参数的计算机的方面，例如车辆(例如自主汽车、飞机、航天器等等)。装置905可为或包含用于人工智能(AI)、扩增实境(AR)或虚拟实境(VR)应用的逻辑。

在一个实例中，一种存储器装置可包含：存储器单元阵列，其具有可各可包含多个存储器单元库的多个区；及多个通道，其横穿存储器单元阵列。通道中的各者可与存储器单元阵列的区耦合，且可经配置以在区中的多个存储器单元库与主机装置之间传达信号。

在一些实例中，存储器装置可进一步包含I/O区域，其横越存储器单元阵列延伸，I/O区域占据存储器单元阵列的可能没有存储器单元的区域。在存储器装置的一些实例中，I/O区域可包含经配置以将存储器单元阵列与功率节点或接地节点耦合的TSV。

在一些实例中，存储器装置可进一步包含多个通道接口，其分布于存储器单元阵列中。在存储器装置的一些实例中，多个通道接口可为凸出部。在存储器装置的一些实例中，多个通道接口的通道接口可定位于存储器单元阵列的各四分体(quadrant)中。

在一些实例中，存储器装置可进一步包含多个信号路径，其在区的存储器单元与关联于区的通道接口之间延伸。在存储器装置的一些实例中，通道接口可定位于存储器单元阵列中以最小化信号路径的长度。

在一些实例中，存储器装置可进一步包含第二存储器单元阵列，其堆叠于存储器单元阵列的顶部上。在存储器装置的一些实例中，第二存储器单元阵列可具有可各包含多个存储器单元库的区。在一些实例中，存储器装置可进一步包含第二多个通道，其横穿第二存储器单元阵列。在存储器装置的一些实例中，第二多个通道的通道中的各者可与第二存储器单元阵列的第二区耦合，且可经配置以在第二区中的多个存储器单元库与主机装置之间传达信号。

在一些实例中，存储器装置可进一步包含TSV，其延伸通过存储器单元阵列以将第二存储器单元阵列与第二多个通道耦合。在存储器装置的一些实例中，通道可在区与主机装置之间建立点对点连接。在存储器装置的一些实例中，各通道可包含四个或八个数据引脚。在存储器装置的一些实例中，存储器单元阵列的区可包含八个或更多个存储器单元库。

在一些实例中，存储器装置可进一步包含接口，其经配置用于与主机装置进行双向通信。在存储器装置的一些实例中，接口可经配置以传达使用NRZ调制方案或PAM4方案中的至少一者或两者进行调制的信号。

在一个实例中，存储器装置可包含：存储器单元阵列，其具有各包含多个存储器单元库的区；I/O区域，其横越存储器单元阵列延伸，I/O区域可包含经配置以将信号路由至存储器单元阵列及从存储器单元阵列路由信号的多个终端；及多个通道，其定位于存储器单元阵列的I/O区域中，通道中的各者可与存储器单元阵列的区耦合，且可经配置以在区中的多个存储器单元库与主机装置之间传达信号。

在一些实例中，存储器装置可进一步包含多个通道接口，其定位于存储器单元阵列的I/O区域中，信号路径将区与多个通道接口耦合。在存储器装置的一些实例中，I/O区域可包含经配置以将堆叠于存储器单元阵列的顶部上的第二存储器单元阵列与通道接口耦合的TSV。

在存储器装置的一些实例中，区的通道接口可定位于将由通道接口服务的区平分的I/O区域内。在存储器装置的一些实例中，I/O区域可包含经配置以将存储器单元阵列与功率节点或接地节点耦合的TSV。在存储器装置的一些实例中，I/O区域可占据存储器单元阵列的可能没有存储器单元的区域。在存储器装置的一些实例中，存储器单元阵列可由两个I/O区域平分。在存储器装置的一些实例中，存储器单元阵列可由四个I/O区域平分。

在一个实例中，一种系统可包含：主机装置；存储器装置，其包含存储器裸片，存储器裸片具有可各包含多个存储器单元库的多个区；及多个通道，其经配置成以通信方式耦合主机装置及存储器装置，通道中的各者可与存储器裸片的区耦合，且可经配置以在区中的多个存储器单元库与主机装置之间传达信号。

在一些实例中，系统可包含接口，其经配置用于与主机装置进行双向通信。在系统的一些实例中，接口可经配置以传达使用NRZ调制方案或PAM4方案中的至少一者或两者进行调制的信号。在系统的一些实例中，主机装置可为GPU的实例。在系统的一些实例中，存储器装置可与主机装置定位于同一封装中。

在一个实例中，一种存储器装置可包含：存储器单元阵列，其具有各包含多个存储器单元库的多个区；及多个通道，其横穿存储器单元阵列，通道中的各者可耦合至存储器单元阵列的至少一个区，且各通道可包含两个或多于两个数据引脚及一或多个命令/地址引脚。

在存储器装置的一些实例中，各通道可包含两个数据引脚。在存储器装置的一些实例中，各通道可包含一个命令/地址引脚。在存储器装置的一些实例中，阵列的各区可包含四个存储器单元库。在存储器装置的一些实例中，各通道可包含四个数据引脚。在存储器装置的一些实例中，各通道可包含两个命令/地址引脚。在存储器装置的一些实例中，阵列的各区可包含八个存储器单元库。在存储器装置的一些实例中，各存储器单元库可与通道相接。

在存储器装置的一些实例中，各多个库的第一集合可与通道相接，且各多个库的第二集合可与另一库相接，且与通道不相接。在一些实例中，存储器装置可包含128个数据引脚，且经配置有每通道两个、四个或八个数据引脚的比率。

在一些实例中，存储器装置可包含每通道一个、两个、三个、四个或六个命令/地址引脚。在一些实例中，存储器装置可包含256个数据引脚，且经配置有每通道两个、四个或八个数据引脚的比率。在一些实例中，存储器装置可包含每通道一个、两个、三个、四个或六个命令/地址引脚。在存储器装置的一些实例中，阵列可包含多个存储器裸片，其各可包含多个通道。

在存储器装置的一些实例中，多个存储器裸片的各存储器裸片可与多个通道的不同通道耦合。在一些实例中，存储器装置可包含与阵列耦合的缓冲层。在一些实例中，存储器装置可包含位于阵列的底层的有机衬底。

在存储器装置的一些实例中，阵列可经配置用于引脚速率10、16、20或24Gbp。在一些实例中，存储器装置可包含经配置用于与主机装置进行双向通信的接口。在存储器装置的一些实例中，接口可经配置用于二进制调制信号发送或脉冲幅度调制中的至少一者或两者。

在一个实例中，一种系统可包含：至少一个存储器裸片，其可包含各可包含多个存储器单元库的多个区；一或多个通道，其与各存储器裸片相关联，通道中的各者可耦合至存储器单元的裸片的至少一个区，且各通道可包含两个或多于两个数据引脚；及有机衬底，其位于存储器裸片的底层。

在一些实例中，系统可包含主机装置，及经配置用于与主机装置进行双向通信的接口，接口支持NRZ信号发送或PAM4中的至少一者或两者。在系统的一些实例中，主机装置可包含GPU。

在一些实例中，系统可包含多个存储器阵列，其各可包含128或256个数据引脚，且经配置有每通道两个、四个或八个数据引脚的比率。在一些实例中，系统可包含定位于至少一个存储器裸片与有机衬底之间的缓冲层。

可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示在贯穿以上描述中可能引用的数据、指令、命令、信息、信号、位、符号及码片。一些附图可将信号绘示为单一信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。

如可在本文中使用的术语“虚拟接地”是指在约零伏特(0V)的电压下保持但未与接地直接连接的电路的节点。因此，虚拟接地的电压可临时变动，且在稳定状态返回至约0V。虚拟接地可使用各种电子电路元件实施，例如由可操作放大器及电阻器组成的分压器。然而，其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意指连接至约0V。

如可在本文中使用的术语“电子通信”及“耦合”是指支持组件之间的电子流的组件之间的关系。这可包含组件之间的直接连接，或可包含中间组件。进行电子通信或彼此耦合的组件可主动地交换电子或信号(例如在供能电路中)，可能不会主动地交换电子或信号(例如在失能电路中)，但可经配置及可操作以在电路予以供能时交换电子或信号。作为实例，经由开关(例如晶体管)物理上连接的组件进行电子通信，或可无论开关的状态如何都耦合(即，断开或闭合)。

本文中所使用的术语“层”是指几何结构的层或薄片。各层可具有三个维度(例如高度、宽度及深度)，且可覆盖表面中的一些或全部。举例来说，层可为三维结构(例如薄膜)，其中两个维度大于第三维度。层可包含不同元件、组件及/或材料。在一些状况下，一个层可由两个或多于两个子层组成。在一些附图中，出于说明的目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到所述层在本质上是三维的。

如本文中所使用，术语“电极”可指电导体，且在一些状况下可被用作至存储器单元或存储器阵列的其它组件的电接点。电极可包含在存储器阵列的元件或组件之间提供导电路径的迹线、电线、导电线、导电层等等。

术语“隔离”是指组件(电子当前无法在其间流动)之间的关系；组件在其间存在断路的情况下彼此隔离。举例来说，当开关断开时，由开关物理上连接的两个组件可彼此隔离。

可在例如硅、锗、硅-锗合金、砷化镓、氮化镓等等的半导体衬底上形成本文中所论述的包含存储器阵列的装置。在一些状况下，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。在一些实例中，衬底可为由例如ABF或BT的材料形成的有机累积衬底。可经由使用包含(但不限于)磷、硼或砷的各种化学物质掺杂而控制衬底或衬底的子区的导电性。可通过离子植入或通过任何其它掺杂手段在衬底的初始形成或生长期间执行掺杂。

本文中所论述的一或多个晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极及栅极的三端子装置。所述端子可经由导电材料(例如金属)连接至其它电子元件。源极及漏极可为导电的，且可包括严重掺杂(例如退化)的半导体区。源极及漏极可被轻微掺杂的半导体区或沟道分离。如果沟道为n型(即，大多数载波为电子)，那么FET可被称为n型FET。如果沟道为p型(即，大多数载波为孔)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加至栅极来控制通道导电性。举例来说，将正电压或负电压分别施加至n型FET或p型FET可导致沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加至晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加至晶体管栅极时，晶体管可“断开”或“去激活”。

本文中结合附图所阐述的描述对实例配置进行描述，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或说明”，且并不意指“优选”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示熟知的结构及装置以便避免混淆所描述的实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后加上破折号及在类似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。

可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示在贯穿以上描述中可能引用的数据、指令、命令、信息、信号、位、符号及码片。

结合本文中的本发明所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。

本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，由于软件的本质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任一者的组合执行的软件实施。实施功能的特征还可物理上位于各种位置处，包含经分布使得功能的部分在不同物理位置处实施。此外，如本文中所使用(包含在权利要求书中)，“或”在用于项目列表(例如以例如“中的至少一者”或“中的一或多者”的短语作为结尾的项目列表)中时指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应被认作对封闭条件集合的参考。举例来说，在不脱离本发明的范围的情况下，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，应以与短语“至少部分地基于”相同的方式来解释短语“基于”。

计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一处传送至另一处的任何媒体。非暂时性存储媒体可为可利用通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧密光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接被恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外、无线电及微波的无线科技包含于媒体的定义中。如在本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再生数据，而光盘通过激光以光学方式再生数据。以上各者的组合也可包含于计算机可读媒体的范围内。

本文中的描述经提供以使所属领域的技术人员能够进行或使用本发明。对本发明的各种修改对于所属领域的技术人员来说将为显而易见的，且可在不脱离本发明的范围的情况下将本文中所定义的一般原理应用于其它变体。因此，本发明并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广范围。

Claims (20)

1.一种存储器装置，其包括：

存储器单元阵列，其包括第一堆叠及第二堆叠，其中每一堆叠包括各包括多个存储器单元库的多个区；及

数据通道，其与所述第一堆叠及所述第二堆叠二者的第一区耦合，其中所述数据通道包括多个引脚，且所述数据通道经配置以：

在所述第一堆叠的所述第一区中的所述多个存储器单元库与主机装置之间通过所述多个引脚的第一子集传达信号；以及

在所述第二堆叠的所述第一区中的所述多个存储器单元库与所述主机装置之间通过所述多个引脚的第二子集传达信号。

2.根据权利要求1所述的存储器装置，其进一步包括：

输入/输出I/O区域，其横越每一堆叠，所述I/O区域占据所述堆叠的没有存储器单元的区域。

3.根据权利要求2所述的存储器装置，其中所述I/O区域包含经配置以将所述存储器单元阵列与功率节点或接地节点耦合的硅穿孔TSV。

4.根据权利要求1所述的存储器装置，其进一步包括：

多个通道接口，其分布于每一堆叠中。

5.根据权利要求4所述的存储器装置，其中所述多个通道接口为凸出部。

6.根据权利要求5所述的存储器装置，其中所述多个通道接口的通道接口定位于每一堆叠的各四分体中。

7.根据权利要求4所述的存储器装置，其进一步包括：

多个信号路径，其在所述第一堆叠的所述第一区的存储器单元与关联于所述第一堆叠的所述第一区的通道接口之间延伸，其中所述通道接口定位于所述存储器单元阵列中以最小化所述多个信号路径的长度。

8.根据权利要求1所述的存储器装置，其中所述第二堆叠堆叠于所述第一堆叠的顶部上。

9.根据权利要求1所述的存储器装置，其中所述数据通道在所述第一堆叠的所述第一区与所述主机装置之间建立点对点连接。

10.一种存储器装置，其包括：

存储器单元阵列，其包括第一堆叠及第二堆叠，其中每一堆叠包括各包括多个存储器单元库的多个区；

输入/输出I/O区域，其横越每一所述堆叠，所述I/O区域包含经配置以将信号路由至所述存储器单元阵列及从所述存储器单元阵列路由信号的多个终端；及

数据通道，其与所述第一堆叠及所述第二堆叠二者的第一区耦合，其中所述数据通道包括多个引脚，且所述数据通道经配置以：

在所述第一堆叠的所述第一区中的所述多个存储器单元库与主机装置之间通过所述多个引脚的第一子集传达信号；以及

在所述第二堆叠的所述第一区中的所述多个存储器单元库与所述主机装置之间通过所述多个引脚的第二子集传达信号。

11.根据权利要求10所述的存储器装置，其进一步包括：

多个通道接口，其定位于每一堆叠的所述I/O区域中，其中信号路径将每一堆叠的所述第一区与所述多个通道接口耦合。

12.根据权利要求11所述的存储器装置，其中所述第二堆叠堆叠于所述第一堆叠的顶部上，且其中所述I/O区域包含经配置以将所述第二堆叠与通道接口耦合的硅穿孔TSV。

13.根据权利要求11所述的存储器装置，其中所述第一堆叠的所述第一区的通道接口定位于将由所述通道接口服务的所述第一堆叠的所述第一区平分的I/O区域内。

14.根据权利要求10所述的存储器装置，其中所述I/O区域包含经配置以将所述存储器单元阵列与功率节点或接地节点耦合的硅穿孔TSV。

15.根据权利要求10所述的存储器装置，其中所述I/O区域占据所述第一堆叠的没有存储器单元的区域。

16.根据权利要求10所述的存储器装置，其中所述第一堆叠由两个I/O区域或四个I/O区域平分。

17.一种存储器系统，其包括：

主机装置；以及

存储器装置，其包括：

第一存储器裸片，所述第一存储器裸片具有各包括多个存储器单元库的多个区；

第二存储器裸片，所述第二存储器裸片具有各包括多个存储器单元库的多个区；及

数据通道，其与所述第一存储器裸片及所述第二存储器裸片二者的第一区耦合，其中所述数据通道包括多个引脚，且所述数据通道经配置以：

在所述第一存储器裸片的所述第一区中的所述多个存储器单元库与所述主机装置之间通过所述多个引脚的第一子集传达信号；以及

在所述第二存储器裸片的所述第一区中的所述多个存储器单元库与所述主机装置之间通过所述多个引脚的第二子集传达信号。

18.根据权利要求17所述的系统，其进一步包括：

接口，其经配置用于与所述主机装置进行双向通信，其中所述接口经配置以传达使用不归零NRZ调制方案或四符号脉冲幅度调制PAM4方案中的至少一者或两者进行调制的信号。

19.根据权利要求17所述的系统，其中所述主机装置包括图形处理单元GPU。

20.根据权利要求17所述的系统，其中所述存储器装置是与所述主机装置定位于同一封装中。