[go: up one dir, main page]

CN110783202A - 半导体结构的制作方法 - Google Patents

半导体结构的制作方法 Download PDF

Info

Publication number
CN110783202A
CN110783202A CN201910695395.4A CN201910695395A CN110783202A CN 110783202 A CN110783202 A CN 110783202A CN 201910695395 A CN201910695395 A CN 201910695395A CN 110783202 A CN110783202 A CN 110783202A
Authority
CN
China
Prior art keywords
semiconductor
layer
dielectric
gate
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910695395.4A
Other languages
English (en)
Inventor
王培勋
周智超
林群雄
蔡庆威
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110783202A publication Critical patent/CN110783202A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明实施例提供半导体结构的制作方法，包括形成自基板凸起的半导体鳍状物，半导体鳍状物包括第一半导体材料的多个第一半导体层与第二半导体材料的多个第二半导体层交错堆叠，且第一半导体材料与第二半导体材料的组成不同；形成第一栅极堆叠于半导体鳍状物上；形成凹陷于半导体鳍状物中与第一栅极堆叠相邻的源极/漏极区中，且凹陷中露出第一半导体层与第二半导体层的侧壁；对半导体鳍状物进行蚀刻工艺，造成底切于第一栅极堆叠下；外延成长第一半导体材料的半导体延伸结构于半导体鳍状物的侧壁上以填入底切；以及自凹陷成长外延的源极/漏极结构。

Description

半导体结构的制作方法
技术领域
本发明实施例涉及导体装置与其制作方法，尤其涉及制作场效晶体管如鳍状场效晶体管、全绕式栅极场效晶体管及/或其他场效晶体管的方法。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路均比前一代具有更小且更复杂的电路。在集成电路的演进中，功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小亦增加集成电路结构 (如三维晶体管)与工艺的复杂度，为实现这些进展，集成电路的处理与形成方法需要类似发展。举例来说，当装置尺寸持续缩小时，场效晶体管的装置效能(如与多种缺陷相关的装置效能劣化)与制作成本变得更具挑战。虽然解决这些挑战所用的方法通常适用，但仍无法符合所有方面的需求。
发明内容
本发明一实施例提供的半导体结构的制作方法，包括：形成自基板凸起的半导体鳍状物，半导体鳍状物包括第一半导体材料的多个第一半导体层与第二半导体材料的多个第二半导体层交错堆叠，且第一半导体材料与第二半导体材料的组成不同；形成第一栅极堆叠于半导体鳍状物上；形成凹陷于半导体鳍状物中与第一栅极堆叠相邻的源极/漏极区中，且凹陷中露出第一半导体层与第二半导体层的侧壁；对半导体鳍状物进行蚀刻工艺，造成底切于第一栅极堆叠下；外延成长第一半导体材料的半导体延伸结构于半导体鳍状物的侧壁上以填入底切；以及自凹陷成长外延的源极/漏极结构。
本发明一实施例提供的半导体结构的制作方法，包括：形成自基板凸起的半导体鳍状物，半导体鳍状物包括第一半导体材料的多个第一半导体层与第二半导体材料的多个第二半导体层交错堆叠，且第一半导体材料与第二半导体材料的组成不同；形成栅极堆叠于半导体鳍状物上；形成凹陷于半导体鳍状物中与栅极堆叠相邻的源极漏极区中；进行蚀刻工艺，以蚀刻第一半导体材料与第二半导体材料，使半导体鳍状物横向地凹陷，造成底切于栅极堆叠下；外延成长第一半导体材料以填入底切，即形成延伸通道；以及成长外延的源极/漏极结构于凹陷中。
本发明一实施例提供的半导体结构，包括半导体鳍状物以及源极/漏极结构，半导体鳍状物位于基板上，半导体鳍状物包括源极/漏极区以及与源极/ 漏极区相邻的通道区，且通道区包括彼此垂直堆叠的多个通道；栅极堆叠，接触半导体鳍状物的通道区并围绕通道的每一者；以及源极/漏极结构位于源极/漏极区中并经由半导体延伸结构连接通道的每一者，且半导体延伸结构自栅极堆叠横越至源极/漏极结构，并自通道的最顶者垂直延伸至最底者。
附图说明
图1为本发明一些实施例中，制作半导体装置的方法的流程图。
图2A为本发明一些实施例中，半导体装置的三维透视图。
图2B为本发明一些实施例中，半导体装置的俯视图。
图3A为本发明一些实施例中，在图1的方法的中间阶段的图2A与2B 的半导体装置沿着剖线AA’的剖视图。
图3B、4A、5A、6A、7A、与8A为本发明一些实施例中，在图1的方法的中间阶段的图2A与2B的半导体装置沿着剖线BB’的剖视图。
图3C、3D、4B、5B、6B、7B、与8B为本发明一些实施例中，在图1 的方法的中间阶段的图2A与2B的半导体装置沿着剖线CC’的剖视图。
图9A与9B为本发明一些实施例中，图8A与8B的半导体装置的部分剖视图。
图10A与10B为本发明一些实施例中，图8A与8B的半导体装置的部分剖视图。
附图标记如下：
AA’、BB’、CC’ 剖线
D 尺寸
Hf 鳍状物高度
100 方法
102、108、110、112、114、116、122、124、126、128、130、132 步骤
104、106 程序
200 装置
202 基板
204 半导体鳍状物
204A 第一半导体材料
204B 第二半导体材料
206 介电鳍状物
208 隔离结构
210 虚置栅极堆叠
211 虚置栅极
214、224、228 介电层
216 第一硬掩膜层
218 第二硬掩膜层
220 第一间隔物层
222 第二间隔物层
230 凹陷
232 底切
234 半导体延伸结构
250 源极/漏极结构
252、254 层状物
258 部分
260 层间介电层
262 底接点蚀刻停止层
266 通道
266A 圆形
266B 椭圆形
270 金属栅极结构
272 界面层
274 高介电常数的介电材料层
276 栅极
280 栅极硬遮罩
282 源极/漏极接点
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，本发明实施例的结构形成于另一结构上、连接至另一结构及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本发明实施例一般关于半导体装置与其制作方法，更特别关于制作场效晶体管如鳍状场效晶体管、全绕式栅极场效晶体管及/或其他场效晶体管的方法。
具有多个彼此堆叠的通道的全绕式栅极场效晶体管装置的制作方法中，在使源极/漏极区中的半导体鳍状物凹陷之后，以蚀刻工艺将半导体鳍状物的侧壁横向地推向栅极堆叠，以平均地蚀刻硅与硅锗，进而形成底切。之后外延成长半导体材料(如硅)于侧壁上以填入底切。接着自凹陷成长源极/漏极区于具有半导体延伸结构的侧壁上，且半导体延伸结构具有连续且平滑的半导体表面，造成高品质的对应源极/漏极结构并改善场效晶体管的装置效能。在一些实施例中，源极/漏极结构的隆起结构延伸高于半导体鳍状物。在此状况下，半导体延伸结构自源极/漏极结构横越至栅极堆叠，并自堆叠的通道的顶部通道垂直延伸至底部通道。此外，源极/漏极结构经由半导体延伸结构连接至堆叠的通道。在此实施例中，半导体延伸结构亦作为通道的延伸部分。最终栅极堆叠围绕每一通道，且通道的剖面形状可为圆形、椭圆形、或橄榄形。
图1为本发明一些实施例中，形成半导体的装置200所用的方法100的流程图。
方法100仅为举例，而非局限本发明实施例至权利要求未实际记载处。在方法100之前、之中、与之后可进行额外步骤，且方法的额外实施例可置换、省略、或调换一些所述步骤。方法100将搭配其他附图说明如下，其显示方法100的中间步骤时的半导体结构如装置200的三维图与剖视图。具体而言，图2A为装置200的三维图，图2B为装置200的俯视图，图3A为装置200沿着图2A与2B所示的剖线AA’的剖视图，图3B、4A、5A、6A、 7A、与8A为装置200沿着图2A与2B所示的剖线BB’的剖视图，而图3C、 3D、4B、5B、6B、7B、与8B为装置200沿着图2A与2B所示的剖线CC’的剖视图。
装置200可为处理集成电路或其部分时的中间装置，且装置200可包含逻辑电路、记忆电路如静态随机存取存储器及/或具有有源构件(如晶体管、二极管、与图像感测器)与无源构件(如电阻、电容、与电感)的其他合适电路。在多种例子中，有源构件包括全绕式栅极场效晶体管、p型场效晶体管、n 型场效晶体管、鳍状场效晶体管、金属氧化物半导体场效晶体管、互补式金属氧化物半导体晶体管、双极性晶体管、高电压晶体管、高频晶体管及/或其他记忆单元。本发明实施例并不限于任何特定数目的装置或装置区，或限于任何特定的装置设置。举例来说，虽然附图中的装置200为全绕式栅极场效晶体管结构，本发明实施例亦可用于制作其他三维场效晶体管装置。
如图1与图2A及2B所示，方法100的步骤102提供装置200，其包含自基板202凸起且隔有隔离结构208的一或多个半导体鳍状物204，以及位于基板202上的虚置栅极堆叠210。步骤102包括形成半导体鳍状物204的程序104，以及形成虚置栅极堆叠210的程序106。装置200可包含其他构件如栅极间隔物(未图示)位于虚置栅极堆叠210的侧壁上、多种硬掩膜层位于虚置栅极堆叠210上、阻挡层、其他合适层状物或上述的组合，其将详述于下。
基板202可包含半导体元素(单一元素)如硅、锗及/或其他合适材料；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适材料；或半导体合金如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟及/或其他合适材料。基板202可为具有一致组成的单层材料。在其他实施例中，基板202可包含多个材料层，其具有适用于形成集成电路装置的类似组成或不同组成。在一例中，基板202可为绝缘层上硅基板，其具有硅层形成于氧化硅层上。在另一例中，基板202可包含导电层、半导体层、介电层、其他层、或上述的组合。
在一些实施例中，基板202包括多种掺杂区(如掺杂井与源极/漏极区)于其中或其上。掺杂区可掺杂n型掺杂如磷或砷，及/或p型掺杂如硼或二氟化硼，端视需求而定。掺杂区可直接形成于基板202上(如p型井结构、n型井结构、或双井结构)，或采用隆起结构(如外延的源极/漏极结构)。掺杂区的形成方法可为注入掺杂原子、原位掺杂外延成长、扩散及/或其他合适技术。
每一半导体鳍状物204可适于提供n型场效晶体管或p型场效晶体管。在一些实施例中，此处所示的半导体鳍状物204适用于提供合适型态(如n 型或p型)的鳍状场效晶体管。在其他实施例中，其适于提供相反型态(如n 型与p型)的鳍状场效晶体管。此设置仅用于说明目的而非局限本发明实施例。半导体鳍状物204的制作方法可采用合适工艺，包括光光刻与蚀刻工艺。光光刻工艺可包含形成光刻胶层于基板202上、曝光光刻胶至一图案、进行曝光厚烘烤工艺、以及显影光刻胶以形成含光刻胶的遮罩单元(未图示)。接着采用遮罩单元并蚀刻凹陷至基板202中，以保留半导体鳍状物204于基板 202上。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。
多种其他实施例的方法适用于形成半导体鳍状物204。举例来说，可采用双重图案化或多重图案化工艺图案化半导体鳍状物。一般而言，双重图案化或多重图案化工艺结合光光刻与自对准工艺，其产生的图案间距小于采用单一的直接光光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光光刻工艺图案化牺牲层。采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，再采用保留的间隔物或芯图案化鳍状物。
在图3B与3C所示的实施例中，半导体鳍状物204可包含交错的半导体材料层，比如组成不同的第一半导体材料204A与第二半导体材料240B。在一些实施例中，半导体鳍状物204可包括总共3至10层交错的半导体材料层，不过本发明实施例并不局限于此设置。在本发明实施例中，第一半导体材料204A包括硅，而第二半导体材料204B包括硅锗。第一半导体材料 204A与第二半导体材料204B的一者或两者可掺杂合适的掺杂(如p型掺杂或n型掺杂)，以形成所需的场效晶体管。第一半导体材料204A与第二半导体材料204B可各自由外延工艺所形成，比如分子束外延工艺、化学气相沉积工艺及/或其他合适的外延成长工艺。
在许多实施例中，第一半导体材料204A与第二半导体材料204B的交错层可设置为提供纳米线或纳米片的装置(如全绕式栅极场效晶体管)，其形成方法将详述于下。导入全绕式栅极场效晶体管可增加栅极与通道的耦合、降低关闭状态的电流、并降低短通道效应，以改善栅极控制。多栅极装置如全绕式栅极场效晶体管通常包含在通道区周围(如水平或垂直)的栅极结构，以在通道区的所有侧壁上提供存取。全绕式栅极场效晶体管通常与互补式金属氧化物半导体工艺相容，因此在大幅缩小结构时可维持栅极控制并缓解短通道效应。本发明实施例当然不限于只形成全绕式栅极场效晶体管，而可提供其他三维场效晶体管如鳍状场效晶体管。
隔离结构208可包含氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃、低介电常数的介电材料及/或其他合适材料。隔离结构208可包含浅沟槽隔离结构。在一实施例中，隔离结构208的形成方法可为在形成半导体鳍状物204 时，蚀刻沟槽于基板202中。接着可沉积上述的一或多种介电材料以填入沟槽，再进行化学机械平坦化工艺。接着可使隔离结构208凹陷，让隔离结构 208的上表面低于半导体鳍状物204的上表面，以定义半导体鳍状物204的鳍状物高度Hf，并最佳化栅极与通道之间的耦合。在一些实施例中，半导体鳍状物204的鳍状物高度Hf介于50nm至70nm之间。
亦可实施其他隔离结构如场氧化物、局部氧化硅及/或其他合适的结构以作为隔离结构208。在其他实施例中，隔离结构208可包含多层结构，比如具有一或多个热氧化物衬垫层。隔离结构208的沉积方法可为任何合适方法，比如化学气相沉积、可流动的化学气相沉积、旋转涂布玻璃、高密度等离子体化学气相沉积、高深宽比工艺、其他合适方法、或上述的组合。
在图3C所示的实施例中，在填入并形成隔离结构208之前，可形成介电层214于隔离沟槽中以作为衬垫层。形成介电层于半导体鳍状物204的侧壁上。介电层214包含的介电材料与隔离结构208的介电材料不同。举例来说，介电层214包含热氧化硅或氮化硅。
在图3D所示的一些实施例中，可额外形成介电鳍状物206以搭配半导体鳍状物204，其优点在于强化上方的栅极结构与调整图案密度。在此状况下，可由合适程序形成多种介电材料的介电鳍状物206与隔离结构208。举例来说，沉积第一介电材料于半导体鳍状物204的侧壁上以作为介电层214，沉积第二介电材料以形成隔离结构208、沉积第三介电材料以形成介电鳍状物206、进行化学机械平坦化工艺以移除多余的介电材料、并选择性蚀刻第二介电材料以使隔离结构208凹陷。隔离结构208包括的介电材料不同于介电层214与介电鳍状物的介电材料。在这些实施例中，介电层214可包含任何合适的介电材料如氮化硅、氧化硅、氮氧化硅、其他合适的介电材料、或上述的组合。如此处所述，装置200可视情况包括介电鳍状物206位于基板 202上。如图3D所示，每一介电鳍状物206可位于半导体鳍状物204之间，且其方向实质上平行于半导体鳍状物204。然而介电鳍状物206与设置为提供有源装置的半导体鳍状物204不同，介电鳍状物206非有源且未设置以形成场效晶体管。在一些实施例中，提供介电鳍状物206以调整鳍状物对鳍状物的空间(比如鳍状物间距)，使后续形成的介电层(如第一间隔物层220与第二间隔物层222)的厚度可依设计需求控制。
如图1与图3A及3B所示，装置200包括一或多个虚置栅极堆叠210。在一些实施例中，每一虚置栅极堆叠210作为后续形成高介电常数的栅极介电层与金属栅极所用的占位物。高介电常数指的是介电材料的介电常数大于热氧化硅的介电常数(约3.9)。虚置栅极堆叠210可包含虚置栅极211与多种其他材料层。在一些实施例中，虚置栅极211包括多晶硅。在图3B所示的实施例中，装置200可包含介电层224位于半导体鳍状物204与虚置栅极211之间，以作为虚置栅极堆叠210的界面层。在一些实施例中，虚置栅极堆叠210的形成方法为沉积与图案化工艺。图案化工艺还包括光光刻工艺与蚀刻。在此实施例中，硬遮罩亦用于形成虚置栅极堆叠210的图案化工艺。在此例中，硬遮罩包括第一硬掩膜层216位于虚置栅极211上，以及第二硬掩膜层 218位于第一硬掩膜层216上。如下详述，在制作装置200的其他构件(如源极/漏极结构250)之后，可采用栅极置换工艺将虚置栅极堆叠210的部分置换成高介电常数的栅极介电层与金属栅极。第一硬掩膜层216与第二硬掩膜层218可各自包含任何合适的介电材料，比如半导体氧化物及/或半导体氮化物。在一例中，第一硬掩膜层216包含碳氮化硅，且第二硬掩膜层218包含氧化硅。虚置栅极堆叠210的多种材料层的形成方法可为任何合适工艺，比如化学气相沉积、物理气相沉积、原子层沉积、其他合适工艺、或上述的组合。在一些实施例中，虚置栅极堆叠210的形成方法可为合适的工艺顺序，比如沉积含有硬遮罩的多种栅极材料；以及以光光刻工艺与蚀刻图案化栅极材料。
如图1与图3A至3C所示，方法100的步骤108形成间隔物层于虚置栅极堆叠210的侧壁上。间隔物层的形成方法为沉积与非等向蚀刻。间隔物层可包含不同组成的多个膜。在一些实施例中，间隔物层包括第一间隔物层 220，以及位于第一间隔物层220上的第二间隔物层222。
第一间隔物层220沉积于装置200上。在许多实施例中，第一间隔物层 220顺应性地形成于装置200上，且装置200包括半导体鳍状物204、介电鳍状物206、与虚置栅极堆叠210。第一间隔物层220可包含任何合适的介电材料如含氮介电材料，且其形成方法可为任何合适方法如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法、或上述的组合。在所述实施例中，第一间隔物层220的形成方法为原子层沉积工艺。在一些例子中，第一间隔物层220可包含氮化硅、碳氮化硅、碳氮氧化硅、其他合适的介电材料、或上述的组合。
第二间隔物层222形成于第一间隔物层220上。第二间隔物层222的形成方法可为沉积与额外的非等向蚀刻(如等离子体蚀刻)。第二间隔物层222 与第一间隔物层220类似，可顺应性地形成于虚置栅极堆叠210与半导体鳍状物204上。值得注意的是，一些例子中存在的介电鳍状物206，会减少鳍状物与鳍状物之间的空间，如图3C所示。在这些例子中，仍可顺应性地形成第二间隔物层222于虚置栅极堆叠210上。在一些实施例中，第二间隔物层222包含低介电常数的介电材料、氧化硅、碳氧化硅、其他合适的介电材料、或上述的组合。第二间隔物层222的形成方法可为任何合适方法，比如原子层沉积、化学气相沉积、物理气相沉积、其他合适方法、或上述的组合。值得注意的是，第一间隔物层220与第二间隔物层222的厚度不局限于任何特定数值，其取决于半导体鳍状物204与介电鳍状物206之间的鳍状物对鳍状物的空间。在一例中，第一间隔物层220与第二间隔物层222的厚度各自小于约10nm。在此实施例中，第一间隔物层220包括氮化硅，而第二间隔物层222包括低介电常数的介电材料。第二间隔物层222可舍弃。
如图1与图4A至4B所示，方法100可形成介电层228于装置200上。在一些实施例中，介电层228顺应性地形成于装置200上，比如介电层228 在第二间隔物层222的上表面与侧壁上具有大致相同的厚度。如图4B所示的一些实施例，介电层228填满第二间隔物层222上的空间。介电层228可沉积至任何合适厚度，其沉积方法可为任何合适方法如原子层沉积。介电层 228可包含任何合适的介电材料，比如氮化硅、碳氮化硅、其他合适的介电材料、或上述的组合。在此实施例中，介电层228包括氮化硅。在一些实施例中，介电层228作为硬遮罩，使后续的蚀刻工艺施加至所需区域。在一些实施例中，第一间隔物层220、第二间隔物层222、与介电层228一起形成虚置栅极堆叠210与半导体鳍状物204的侧壁间隔物。在此状况下，可额外施加非等向蚀刻(如等离子体蚀刻)至第一间隔物层220、第二间隔物层222、与介电层228。
如图1与图4A及4B所示，方法100的步骤110移除源极/漏极区中的半导体鳍状物204的一部分，以形成凹陷230于其中。在一些实施例中，先图案化介电层228使其具有开口，以露出源极/漏极区。在许多实施例中，方法100形成凹陷230的步骤可为合适的蚀刻工艺，比如干蚀刻工艺、湿蚀刻工艺、反应性离子蚀刻工艺、或上述的组合。在一些实施例中，方法100选择性地移除半导体鳍状物204，而不蚀刻或不实质上蚀刻虚置栅极堆叠210 的侧壁上的第一间隔物层220与第二间隔物层222的部分。如此处所述，在形成凹陷230的蚀刻工艺时，可移除虚置栅极211与半导体鳍状物204的上侧部分之上的介电层228的上侧部分。步骤110的蚀刻工艺可实施干蚀刻工艺，其采用的蚀刻剂包括含溴气体(如溴化氢及/或溴仿)、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙烷)、其他合适气体、或上述的组合。可调整蚀刻工艺的时间，以控制半导体鳍状物204的移除量。在一些实施例中，步骤110的蚀刻工艺移除介电鳍状物206的上侧部分，使第一间隔物层220与第二间隔物层222的保留高度小于或等于约30nm，如图4B所示。
如图1与图5A及5B所示，方法100的另一步骤112以蚀刻工艺使凹陷230中的半导体鳍状物凹陷，以形成底切232于虚置栅极堆叠210的侧壁间隔物之下。在步骤110时，蚀刻工艺实质上蚀刻第一半导体材料204A与第二半导体材料204B。如上所述，第一半导体材料204A含硅，且第二半导体材料204B含硅锗。综上所述，步骤112的蚀刻工艺使硅锗与硅凹陷。在一些实施例中，蚀刻工艺为等向蚀刻工艺(如干蚀刻工艺或湿蚀刻工艺，而调整蚀刻工艺的时间至合适范围，可控制凹陷量(如底切232的尺寸)至3nm 至8nm之间。在一实施例中，等向蚀刻工艺包括采用氢氟酸及/或氢氧化铵作为蚀刻剂的湿蚀刻工艺，其先氧化半导体材料的部分成半导体氧化物材料，再移除半导体氧化物材料。
如图1与图6A及6B所示，方法100的步骤114外延成长半导体材料填入底切232，以形成半导体延伸结构234于半导体鳍状物204的侧壁表面上。半导体延伸结构234作为通道的延伸部分，因此亦称作延伸通道。在此实施例中，半导体延伸结构234的半导体材料为硅，其可掺杂合适掺杂如硼 (作为p型掺杂)或磷(作为n型掺杂)。半导体延伸结构234的形成方法包括选择性外延成长半导体材料于半导体鳍状物204的侧壁表面上，可提供连续、平滑且一致的表面，以外延成长源极/漏极结构于凹陷230中。
如图1与图7A及7B所示，方法100的步骤116自凹陷230开始外延成长源极/漏极结构250。源极/漏极结构250可包含多个外延半导体层，比如层状物252与254。在一些实施例中，层状物252与254所包含的掺杂量不同。在一些力例子中，层状物252中包含的掺杂量小于层状物254中包含的掺杂量，使潜在的漏电流最小化。在选择性外延成长时，可将掺杂原位导入源极/漏极结构250。在一些实施例中，层状物252与254的组成不同以提供其他优点，比如提供应力效应以增加载子迁移率与晶体管速度。举例来说，层状物252与254分别包含硅与硅锗，或硅锗与硅，端视晶体管型态而定。由于半导体延伸结构234的存在，自半导体延伸结构234其连续、平滑、且一致的表面开始选择性外延成长，以形成高品质(如低缺陷)的源极/漏极结构 250。
源极/漏极结构250(包含层状物252与254于其中)的形成方法可为任何合适方法，比如分子束外延、有机金属化学气相沉积、其他合适的外延成长工艺、或上述的组合。源极/漏极结构250可适用于p型鳍状场效晶体管装置 (如p型外延材料)，或改为适用于n型鳍状场效晶体管装置(如n型外延材料)。 p型外延材料可包含硅锗的一或多个外延层，其中硅锗可掺杂p型掺杂如硼、锗、铟及/或其他p型掺杂。n型外延材料可包含硅或碳化硅的一或多个外延层，其中硅或碳化硅可掺杂n型掺杂如砷、磷及/或其他n型掺杂。可由合适程序(如沉积金属并退火金属使其与硅反应形成硅化物)，额外形成硅化物于源极/漏极结构250上，以降低接点电阻。
在多种实施例中，半导体延伸结构234可具有多种优点。举例来说，方法100不需形成内侧介电间隔物，其形成方法需要复杂工艺并增加制作成本。由于没有内侧介电间隔物存在，半导体延伸结构234的一致表面可用于选择性外延成长，以形成缺陷减少的源极/漏极结构250。在一些例子中，由于消除内侧介电间隔物，可降低寄生电容。在一些例子中，由于半导体延伸结构 234与第二半导体材料204B的组成差异，后续制作阶段可选择性地释放通道。
方法100还包含其他步骤，比如置换虚置栅极堆叠210、形成堆叠的通道、形成接点、与类似步骤，其将详述于下。
如图1与图8A及8B所示，方法100的步骤122形成层间介电层260 于装置200上，以提供隔离功能于多种导电结构之间。在多种实施例中，图 8A的装置200的部分258的放大图如图9A与9B所示。在多种实施例中，通道266的放大图如图10A与10B所示。
层间介电层260包括一或多种介电材料，且其形成方法可为沉积与化学机械平坦化。层间介电层260包含一或多种介电材料，比如氧化硅、四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(如硼磷硅酸盐玻璃)、掺杂氟的硅酸盐玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃、低介电常数的介电材料、或其他合适的介电材料。在多种实施例中，层间介电层260的沉积方法为化学气相沉积、高密度等离子体化学气相沉积、次压化学气相沉积、高深宽比工艺、可流动的化学气相沉积及/或旋转涂布工艺。在一些实施例中，形成层间介电层260的步骤还包括进行化学机械平坦化工艺，以平坦化装置 200的上表面，使虚置栅极堆叠210的上表面露出。在一些实施例中，沉积底接点蚀刻停止层262于层间介电层260与基板202之间，且底接点蚀刻停止层262的组成如氮化硅不同于层间介电层260，以达蚀刻选择性。底接点蚀刻停止层262顺应性地沉积于半导体鳍状物204、源极/漏极结构250、与虚置栅极堆叠210上。
如图1与图8A及8A所示，方法100的步骤124移除虚置栅极堆叠，其移除方法部分或全部为蚀刻，造成层间介电层260中的栅极沟槽。步骤124 可额外包含以光光刻工艺进行图案化。举例来说，可由蚀刻工艺移除n型场效晶体管所用的虚置栅极堆叠210，并以硬遮罩覆盖p型场效晶体管所用的区域；以及由另一蚀刻工艺移除p型场效晶体管所用的虚置栅极堆叠210，并以硬遮罩覆盖n型场效晶体管所用的区域。如此一来，可分别将不同材料 (比如具有个别功函数的不同金属)填入p型场效晶体管与n型场效晶体管的蚀刻区域，以降低临界电压。形成栅极沟槽的方法可包含一或多道蚀刻工艺，其对虚置栅极堆叠210中包含的材料(比如虚置栅极211中包含的多晶硅)具有选择性。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻、其他合适的蚀刻方法、或上述的组合。
方法100亦包含步骤126，进行蚀刻工艺以选择性移除栅极沟槽中的半导体鳍状物204的第二半导体材料204B，以形成间隙于第一半导体材料 204A的层状物之间，使第一半导体材料204A的部分悬挂于空间中，并在堆叠的第一半导体材料204A之间具有间隙，以作为对应的全绕式栅极装置的通道266。如上所述，第一半导体材料204A包括硅，而第二半导体材料204B 包括硅锗。综上所述，步骤126的蚀刻工艺选择性地移除硅锗的部分，而不移除或实质上不移除硅。在一些实施例中，蚀刻工艺为等向蚀刻工艺如干蚀刻工艺或湿蚀刻工艺，且可由蚀刻工艺的时间控制第二半导体材料204B的移除量。在一实施例中，方法100选择性地移除第二半导体材料204B的部分，且移除方法可为蚀刻工艺如采用氢氟酸及/或氢氧化铵作为蚀刻剂的蚀刻工艺，其先氧化第二半导体材料204B的部分成氧化硅锗，再蚀刻移除氧化硅锗。可由其他合适的制作阶段实施步骤126，以形成通道266。
在图9B所示的一些实施例中，方法100可包含将通道266转变成不同半导体材料的步骤，比如提高应变效应。在此例中，第一半导体材料204A 自硅转变成硅锗。可由合适方法如离子注入，以将锗导入通道266以达成此结构。在其他实施例中，步骤126移除第二半导体材料204B，并留下一部分的第二半导体材料204B于第一半导体材料204A上。之后进行退火工艺，以将锗自第二半导体材料204B的保留部分驱入第一半导体材料204A中。在另一实施例中，以步骤126移除第二半导体材料204B之后，实质上成长锗于通道266上。接着进行退火工艺以驱动锗至通道266中。在此实施例中，通道266包括硅锗，而半导体延伸结构(或延伸通道)234包括硅，如图9B所示。在一些实施例中，通道266可具有不同的剖视形状，如含有纳米片结构的全绕式场效晶体管所用的圆形266A，或含有纳米线结构的全绕式场效晶体管所用的椭圆形266B(或橄榄形)，如图10A所示。在一些例子中，通道 266的尺寸D介于4nm至8nm之间，或最佳化如其他尺寸以达较佳的栅极- 通道耦合并增进装置效能。通道266的形状取决于交错的半导体材料的初始尺寸，以及选择性移除第二半导体材料204B的蚀刻工艺的蚀刻特性(如非等向蚀刻与等向蚀刻)。
方法100的步骤128形成金属栅极结构270于栅极沟槽中。在一些实施例中，金属栅极结构270为高介电常数的栅极介电层与金属栅极的结构，其包括金属与介电常数大于氧化硅的介电常数(约3.9)的栅极介电层。形成金属栅极结构270的方法包括沉积多种栅极材料(包括栅极介电材料与栅极材料) 以及化学机械平坦化。
在步骤128时，沉积金属栅极结构270的多种材料层于第一半导体材料 204A的层状物之间的间隙中。金属栅极结构270包括含有高介电常数的介电材料层274的栅极介电层，以及栅极276。栅极介电层亦可包含界面层272 (如氧化硅)于高介电常数的介电材料层274之下。虽然未图示，但金属栅极可包含多个金属或金属合金层，比如形成于高介电常数的介电材料层274上的功函数金属层、形成于功函数金属层上的基体导电层、其他合适层、或上述的组合。高介电常数的介电材料层274可包括一或多种高介电常数的介电材料，或一或多层的高介电常数的介电材料，比如氧化铪硅、氧化铪、氧化铝、氧化锆、氧化镧、氧化钛、氧化钇、钛酸锶、或上述的组合。功函数金属层可包含任何合适材料，比如氮化钛、氮化钽、钌、钼、钨、铂、钛、铝、碳化钽、碳氮化钽、氮化钽硅、氮化钛硅、其他合适材料、或上述的组合。在一些实施例中，功函数金属层包含相同型态或不同型态的多个材料层(比如均为n型功函数金属或均为p型功函数金属)，以达所需的临界电压。基体导电层可包含铝、铜、钨、钴、钌、其他合适的导电材料、或上述的组合。金属栅极结构270可包含其他材料层，比如阻挡层、粘着层及/或盖层。金属栅极结构270的多种层状物的形成步骤可为任何合适方法，比如化学气相沉积、原子层沉积、物理气相沉积、电镀、化学氧化、热氧化、其他合适方法、或上述的组合。方法100之后可进行一或多道研磨工艺(如化学机械平坦化) 以移除任何多余的导电材料，并平坦化装置200的上表面。
如图10A所示，栅极材料如界面层272、高介电常数的介电材料层274、与栅极276围绕通道266。栅极276更垂直延伸于半导体鳍状物204上。在一些实施例中，高介电常数的介电材料层274沉积于界面层272上，使沉积于一通道266的顶部上的高介电常数的介电材料层274与沉积于另一通道 266的顶部上的高介电常数的介电材料层274合并，如图10B所示。此合并结构以及延伸通道所消除的内侧间隔物，可减轻寄生电容。综上所述，可自高介电常数的介电材料层274合并处的区域消除栅极276。
在一些实施例中，可形成栅极硬遮罩280于金属栅极结构270的顶部上。栅极硬遮罩280可包含一或多种介电材料，其组成不同于层间介电层260的组成，以达蚀刻选择性。在一些实施例中，栅极硬遮罩280可用于形成自对准的通孔，其着陆于金属栅极结构270上。栅极硬遮罩280的形成方法可为合适程序，比如含有选择性蚀刻以使金属栅极结构270凹陷，以及选择性沉积介电材料以填入凹陷的程序。因此在以蚀刻与沉积工艺形成通孔结构于栅极276上以连接至栅极276时，可设计蚀刻工艺以选择性地蚀刻栅极硬遮罩 280，因此蚀刻工艺限制为自对准栅极276。
如图1与8A所示，方法100的步骤130使源极/漏极接点282着陆在源极/漏极结构250上，以电性接触对应的源极/漏极结构250。每一源极/漏极接点282可包含一或多个导电层，且其形成程序包含图案化层间介电层260 以形成接点孔于其中，再沉积一或多种导电材料以填入接点孔。图案化工艺包含光光刻工艺与蚀刻。沉积步骤可采用任何适方法，比如原子层沉积、化学气相沉积、物理气相沉积、电镀及/或其他合适工艺。在一些实施例中，每一源极/漏极接点282包括籽晶金属层与填充金属层。在多种实施例中，籽晶金属层包括钴、钨、钌、镍、其他合适金属、或上述的组合。填充金属层可包含铜、钨、铝、钴、其他合适材料、或上述的组合。
如图1所示，方法100的步骤132可进行额外工艺步骤。举例来说，可形成额外的垂直内连线结构如通孔、水平内连线结构如线路及/或多层内连线结构如金属层与层间介电层于装置200上。多种内连线结构可实施多种导电材料，包括铜、钨、钴、铝、钛、钽、铂、钼、银、金、锰、锆、钌、其个别合金、金属硅化物、其他合适材料、或上述的组合。金属硅化物可包含镍硅化物、钴硅化物、钨硅化物、钽硅化物、钛硅化物、铂硅化物、铒硅化物、钯硅化物、其他合适金属硅化物、或上述的组合。
总而言之，本发明实施例提供形成延伸通道的方法，而不形成内侧介电间隔物。本发明的一或多个实施例提供许多优点至半导体装置与其形成方法，但不局限于此。本发明实施例提供全绕式栅极装置的形成方法，其具有延伸通道于堆叠通道与源极/漏极结构之间。延伸通道可提供一致的半导体表面，用于选择性外延成长以减少源极/漏极结构的缺陷，因为不存在内侧介电间隔物。在一些例子中，由于消除内侧介电间隔物，亦可减少寄生电容。在一些例子中，通道与延伸通道可包含不同的半导体材料，比如通道包含硅锗而延伸通道包含硅。在一些例子中，通道可具有不同形状，比如圆形、橄榄形、或椭圆形。在一些其他例子中，高介电常数的介电材料层合并于相邻的堆叠通道之间。
本发明一实施例提供半导体结构的制作方法，包括：形成自基板凸起的半导体鳍状物，半导体鳍状物包括第一半导体材料的多个第一半导体层与第二半导体材料的多个第二半导体层交错堆叠，且第一半导体材料与第二半导体材料的组成不同；形成第一栅极堆叠于半导体鳍状物上；形成凹陷于半导体鳍状物中与第一栅极堆叠相邻的源极/漏极区中，且凹陷中露出第一半导体层与第二半导体层的侧壁；对半导体鳍状物进行蚀刻工艺，造成底切于第一栅极堆叠下；外延成长第一半导体材料的半导体延伸结构于半导体鳍状物的侧壁上以填入底切；以及自凹陷成长外延的源极/漏极结构。
在一些实施例中，第一半导体材料包括硅，而第二半导体材料包括硅锗。
在一些实施例中，进行蚀刻工艺的步骤包括等向蚀刻工艺，其一致地蚀刻第一半导体材料与第二半导体材料。
在一些实施例中，方法还包括：形成层间介电层于源极/漏极结构及第一栅极堆叠上；移除第一栅极堆叠，造成栅极沟槽；以及形成第二栅极堆叠于栅极沟槽中，且第二栅极堆叠具有金属与高介电常数的介电材料。
在一些实施例中，方法还包括在形成第二栅极堆叠之前，经由栅极沟槽选择性地移除第二半导体层，其中形成第二栅极堆叠的步骤包括形成第二栅极堆叠以围绕第一半导体层。
在一些实施例中，方法还包括在形成层间介电层之前，先形成底接点蚀刻停止层。
在一些实施例中，形成层间介电层的步骤包括：沉积介电材料于底接点蚀刻停止层上，且介电材料与底接点蚀刻停止层的组成不同；以及对介电材料进行化学机械平坦化工艺。
本发明另一实施例提供的半导体结构的制作方法，包括形成自基板凸起的半导体鳍状物，半导体鳍状物包括第一半导体材料的多个第一半导体层与第二半导体材料的多个第二半导体层交错堆叠，且第一半导体材料与第二半导体材料的组成不同；形成栅极堆叠于半导体鳍状物上；形成凹陷于半导体鳍状物中与栅极堆叠相邻的源极漏极区中；进行蚀刻工艺，以蚀刻第一半导体材料与第二半导体材料，使半导体鳍状物横向地凹陷，造成底切于栅极堆叠下；外延成长第一半导体材料以填入底切，即形成延伸通道；以及成长外延的源极/漏极结构于凹陷中。
在一些实施例中，方法还包括：形成层间介电层于源极/漏极结构及栅极堆叠上；移除栅极堆叠，造成栅极沟槽；经由栅极沟槽选择性地移除第二半导体层；以及沉积栅极材料以填入第一半导体层与之间的间隙与栅极沟槽，以形成金属栅极堆叠。
在一些实施例中，第一半导体材料包括硅而第二半导体材料包括硅锗，其中方法还包括将锗驱入第一半导体层中。
在一些实施例中，将锗驱入第一半导体层中的步骤，包括沉积锗并退火使锗扩散至第一半导体层中。
在一些实施例中，栅极材料包括金属与高介电常数的介电材料，且金属栅极堆叠围绕第一半导体层。
在一些实施例中，形成金属栅极堆叠的步骤包括沉积高介电常数的介电材料，以完全填入第一半导体层之间的间隙。
在一些实施例中，形成层间介电层的步骤包括：形成底接点蚀刻停止层；沉积介电材料于底接点蚀刻停止层上；以及对介电材料进行化学机械平坦化工艺，其中介电材料包括低介电常数的介电材料，而底接点蚀刻停止层包括氮化硅。
在一些实施例中，成长外延的源极/漏极结构的步骤包括外延成长硅、硅锗、与碳化硅中的一者，其具有第一掺杂浓度的第一部分，与第一部分上的第二掺杂浓度的第二部分，且第二掺杂浓度大于第一掺杂浓度。
本发明又一实施例含有半导体结构。半导体结构包括半导体鳍状物，位于基板上，半导体鳍状物包括源极/漏极区以及与源极/漏极区相邻的通道区，且通道区包括彼此垂直堆叠的多个通道；栅极堆叠，接触半导体鳍状物的通道区并围绕通道的每一者；以及源极/漏极结构，位于源极/漏极区中并经由半导体延伸结构连接通道的每一者，且半导体延伸结构自栅极堆叠横越至源极/漏极结构，并自通道的最顶者垂直延伸至最底者。
在一些实施例中，半导体延伸结构包括第一半导体材料，通道包括第二半导体材料，且第一半导体材料与第二半导体材料的组成不同。
在一些实施例中，第一半导体材料为硅，而第二半导体材料为硅锗。
在一些实施例中，通道的每一者的剖面，包括橄榄形与圆形之一。
在一些实施例中，栅极堆叠包括栅极介电层与栅极；通道包括区域，其中相邻的通道区仅隔有闸介电层；以及栅极介电层包括高介电常数的介电材料。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。

Claims (1)

1.一种半导体结构的制作方法，包括：
形成自一基板凸起的一半导体鳍状物，该半导体鳍状物包括一第一半导体材料的多个第一半导体层与一第二半导体材料的多个第二半导体层交错堆叠，且该第一半导体材料与该第二半导体材料的组成不同；
形成一第一栅极堆叠于该半导体鳍状物上；
形成一凹陷于该半导体鳍状物中与该第一栅极堆叠相邻的一源极/漏极区中，且该凹陷中露出多个所述第一半导体层与多个所述第二半导体层的侧壁；
对该半导体鳍状物进行一蚀刻工艺，造成一底切于该第一栅极堆叠下；
外延成长该第一半导体材料的一半导体延伸结构于该半导体鳍状物的侧壁上以填入该底切；以及
自该凹陷成长一外延的源极/漏极结构。
CN201910695395.4A 2018-07-31 2019-07-30 半导体结构的制作方法 Pending CN110783202A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862712308P 2018-07-31 2018-07-31
US62/712,308 2018-07-31
US16/509,184 US11158727B2 (en) 2018-07-31 2019-07-11 Structure and method for gate-all-around device with extended channel
US16/509,184 2019-07-11

Publications (1)

Publication Number Publication Date
CN110783202A true CN110783202A (zh) 2020-02-11

Family

ID=69229874

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910695395.4A Pending CN110783202A (zh) 2018-07-31 2019-07-30 半导体结构的制作方法

Country Status (3)

Country Link
US (1) US11158727B2 (zh)
CN (1) CN110783202A (zh)
TW (1) TW202017059A (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US10804162B2 (en) 2018-09-27 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Dual channel gate all around transistor device and fabrication methods thereof
US11043493B2 (en) 2018-10-12 2021-06-22 International Business Machines Corporation Stacked nanosheet complementary metal oxide semiconductor field effect transistor devices
US10930755B2 (en) * 2018-11-26 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned inner spacer on gate-all-around structure and methods of forming the same
KR102759937B1 (ko) * 2019-05-28 2025-02-03 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN112420831B (zh) * 2019-08-23 2024-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11532750B2 (en) * 2020-02-27 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
US11316034B2 (en) * 2020-05-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Post-formation mends of dielectric features
KR20220020715A (ko) * 2020-08-12 2022-02-21 삼성전자주식회사 집적회로 소자
KR20220030374A (ko) 2020-08-28 2022-03-11 삼성전자주식회사 반도체 장치
US12107087B2 (en) * 2020-10-30 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device with gate isolation structure and method for forming the same
US11735585B2 (en) * 2021-01-18 2023-08-22 Samsung Electronics Co., Ltd. Stacked semiconductor device having mirror-symmetric pattern
US12191369B2 (en) * 2021-03-31 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain engineering process for multigate devices
US20220328647A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices with Air Gaps and the Method Thereof
TWI854117B (zh) 2021-04-16 2024-09-01 聯華電子股份有限公司 影像感測器結構及其製造方法
US12080759B2 (en) 2021-05-13 2024-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain regions and methods of forming the same
US12159924B2 (en) * 2021-05-13 2024-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for multigate devices with suppressed diffusion
US20230054243A1 (en) * 2021-08-18 2023-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate transistors and methods of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4796329B2 (ja) * 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7544997B2 (en) * 2007-02-16 2009-06-09 Freescale Semiconductor, Inc. Multi-layer source/drain stressor
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
TW202017059A (zh) 2020-05-01
US20200044045A1 (en) 2020-02-06
US11158727B2 (en) 2021-10-26

Similar Documents

Publication Publication Date Title
CN110783202A (zh) 半导体结构的制作方法
US11901408B2 (en) Self-aligned contact air gap formation
KR102341589B1 (ko) 반도체 디바이스 및 방법
US11915946B2 (en) Semiconductor devices and methods of manufacturing
CN111092122A (zh) 半导体结构的形成方法
TW202036907A (zh) 半導體裝置
CN113192888B (zh) 半导体结构及其形成方法
US20220376072A1 (en) Spacer structure for nano-sheet-based devices
CN111261521B (zh) 半导体器件及其形成方法
US10867870B1 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US11462614B2 (en) Semiconductor devices and methods of manufacturing
US11908695B2 (en) Replacement gate methods that include treating spacers to widen gate
TWI772935B (zh) 半導體裝置及其製造方法
TWI780649B (zh) 半導體裝置及其形成方法
TWI783350B (zh) 半導體結構與其形成方法
KR102527015B1 (ko) 반도체 디바이스에서의 기생 커패시턴스 감소
CN115832047A (zh) 半导体器件及其形成方法
CN115274657A (zh) 半导体器件及其形成方法
US12080597B2 (en) Semiconductor devices and methods of manufacture
TWI795774B (zh) 填充結構及其製造方法
CN112151613A (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200211