CN110612608A - 使用阈值注入区域的半导体可变电容器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 152
- 239000003990 capacitor Substances 0.000 title claims abstract description 87
- 239000007943 implant Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 230000001105 regulatory effect Effects 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 31
- 239000002184 metal Substances 0.000 description 29
- 239000010410 layer Substances 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 239000002019 doping agent Substances 0.000 description 14
- 230000008569 process Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000007769 metal material Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- ALKWEXBKAHPJAQ-NAKRPEOUSA-N Asn-Leu-Asp-Asp Chemical compound NC(=O)C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O ALKWEXBKAHPJAQ-NAKRPEOUSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
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Abstract
本公开的某些方面总体上涉及使用阈值电压注入区域实现的半导体可变电容器及其制造技术。例如，半导体可变电容器总体上包括设置在第一半导体区域上方的第一非绝缘区域、设置在第一半导体区域上方的第二非绝缘区域以及插入在第一非绝缘区域与第一半导体区域之间并且与第二非绝缘区域相邻设置的阈值电压(Vt)注入区域。在某些方面，半导体可变电容器还包括设置在第一半导体区域上方的控制区域，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
Description
相关申请的交叉引用
本申请要求于2017年5月1日提交的美国专利申请序列号15/583,289的权益，其全部内容通过引用合并于此。
技术领域
本公开的某些方面总体上涉及电子电路，并且更具体地涉及可变半导体电容器。
背景技术
半导体电容器是用于集成电路的基本组件。可变电容器是一种电容可以在偏置电压的影响下有意和重复地改变的电容器。可以称为变容管的可变电容器通常用在电感器电容器(LC)电路中，以设置振荡器的谐振频率，或者用作可变电抗，例如用于天线调谐器中的阻抗匹配。
压控振荡器(VCO)是可以使用变容管的示例电路，其中通过改变偏置电压来改变形成在pn结二极管中的耗尽区的厚度，以改变结电容。任何结型二极管都表现出这种效应(包括晶体管中的pn结)，但用作可变电容二极管的器件被设计为具有大的结面积和专门选择的掺杂分布，以改善器件性能，诸如品质因数和调谐范围。
发明内容
本公开的某些方面总体上涉及使用阈值电压注入区域实现的半导体可变电容器及其制造技术。
本公开的某些方面提供了一种半导体可变电容器。半导体可变电容器通常包括：第一非绝缘区域，设置在第一半导体区域上方；第二非绝缘区域，设置在第一半导体区域上方；阈值电压(Vt)注入区域，插入在第一非绝缘区域与第一半导体区域之间，并且与第二非绝缘区域相邻设置；以及控制区域，设置在第一半导体区域上方，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
本公开的某些方面提供了一种半导体可变电容器。半导体可变电容器通常包括：第一非绝缘区域，设置在第一半导体区域上方；第二非绝缘区域，设置在第一半导体区域上方；Vt注入区域，插入在第一非绝缘区域与第一半导体区域之间，并且与第二非绝缘区域相邻设置、以及控制区域，设置在第二半导体区域上方，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
本公开的某些方面提供了一种用于制造半导体可变电容器的方法。该方法总体上包括：在第一半导体区域上方形成第一非绝缘区域；在第一半导体区域上方形成第二非绝缘区域；形成插入在第一非绝缘区域与第一半导体区域之间并且与第二非绝缘区域相邻的Vt注入区域；以及在第二半导体区域上方形成控制区域，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
本公开的某些方面提供了一种用于制造半导体可变电容器的方法。该方法总体上包括：在第一半导体区域上方形成第一非绝缘区域；在第一半导体区域上方形成第二非绝缘区域；形成插入在第一非绝缘区域与第一半导体区域之间并且与第二非绝缘区域相邻的Vt注入区域；以及在第一半导体区域上方形成控制区域，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
附图说明
为了详细地理解本公开的上述特征，可以通过参考各方面来获取上面简要概述的更具体的描述，其中一些方面在附图中示出。然而，应当注意，附图仅示出了本公开的某些典型方面，并且因此不应当被视为限制其范围，因为该描述可以允许其他同等有效的方面。
图1示出了示例可变电容器的横截面图。
图2示出了示例差分可变电容器的横截面图。
图3示出了根据本公开的某些方面的利用阈值电压注入区域实现的图1的可变电容器。
图4示出了根据本公开的某些方面的利用额外的浅沟槽隔离(STI)区域实现的图3的可变电容器。
图5和图6示出了根据本公开的某些方面的分别利用n掺杂栅极区域实现的图3和图4的可变电容器。
图7示出了根据本公开的某些方面的利用多个阈值电压注入区域实现的图2的示例差分可变电容器。
图8示出了根据本公开的某些方面的利用n掺杂栅极区域实现的图7的可变电容器。
图9示出了根据本公开的某些方面的利用设置在阈值电压注入区域之间的控制区域实现的图7的可变电容器。
图10示出了根据本公开的某些方面的利用n掺杂栅极区域实现的图9的可变电容器。
图11示出了根据本公开的某些方面的利用p掺杂阈值电压注入区域实现的图1的可变电容器。
图12示出了根据本公开的某些方面的具有p掺杂栅极区域的图11的可变电容器。
图13示出了根据本公开的某些方面的利用额外的STI区域实现的图11的可变电容器。
图14示出了根据本公开的某些方面的具有p掺杂栅极区域的图13的可变电容器。
图15示出了根据本公开的某些方面的利用p掺杂阈值电压注入区域实现的图2的示例差分可变电容器。
图16示出了根据本公开的某些方面的利用p掺杂栅极区域实现的图15的示例可变电容器。
图17示出了根据本公开的某些方面的利用设置在阈值电压注入区域之间的控制区域实现的图15的示例可变电容器。
图18示出了根据本公开的某些方面的利用p掺杂栅极区域实现的图17的示例可变电容器。
图19示出了根据本公开的某些方面的利用分别设置在分离的n阱(NW)和p阱(PW)区域上方的非绝缘区域和控制区域实现的图1的示例可变电容器。
图20示出了根据本公开的某些方面的利用额外的STI区域实现的图19的示例可变电容器。
图21和图22示出了根据本公开的某些方面的分别利用n掺杂栅极区域实现的图19和20的示例可变电容器。
图23示出了根据本公开的某些方面的利用设置在PW区域上方的非绝缘区域和设置在NW区域上方的控制区域实现的示例差分可变电容器。
图24示出了根据本公开的某些方面的利用n掺杂栅极区域实现的图23的示例差分可变电容器。
图25示出了根据本公开的某些方面的利用n掺杂阈值电压注入区域实现的图23的示例差分可变电容器。
图26示出了根据本公开的某些方面的利用n掺杂栅极区域实现的图25的示例差分可变电容器。
图27-图40示出了根据本公开的某些方面的用于制造具有n掺杂阈值电压注入区域的可变电容器的工艺流程。
图41-图53示出了根据本公开的某些方面的用于制造具有p掺杂阈值电压注入区域的可变电容器的工艺流程。
图54-图65示出了根据本公开的某些方面的用于制造利用阈值电压注入区域实现并且具有分离的PW区域和NW区域的可变电容器的工艺流程。
图66是根据本公开的某些方面的用于制造可变电容器的示例操作的流程图。
图67是根据本公开的某些方面的用于制造利用分离的PW区域和NW区域实现的可变电容器的示例操作的流程图。
图68是示出根据本公开的某些方面的示例阱掺杂浓度分布的曲线图。
具体实施方式
本公开的某些方面总体上涉及适用于集成电路的半导体可变电容器结构，也称为“transcap”(TC)器件。TC器件可以具有至少三个端子，其中可以通过改变施加在控制端子CTRL与另外两个主端子中的一个主端子(例如，C2)之间的电压来改变器件的两个主端子(C1和C2)之间的电容。本公开的某些方面总体上涉及使用阈值电压(Vt)注入区域实现的、用于改善电容器品质因数(Q)和/或减小串联电阻的半导体可变电容器。
本文中使用词语“示例性”来表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面优选或有利。
如本文中使用的，动词“连接”的各种时态的术语“与……连接”可以表示元素A直接连接到元素B、或者其他元素可以连接在元素A和B之间(即，元素A与元素B间接连接)。在电气组件的情况下，术语“与……连接”在本文中也可以用于表示线、迹线或其他导电材料用于电连接元素A和B(以及电连接在它们之间的任何组件)。
图1示出了TC器件100的示例结构的横截面图。TC器件的某些实现使用氧化物层110，该氧化物层110可以类似于用于制造金属氧化物半导体(MOS)器件(例如，薄或厚栅极氧化物)的氧化物栅极层。氧化物层110可以隔离C1端子和C2端子，并且因此实际上用作TC器件100的电介质。非绝缘区域106(例如，n+注入区域)和非绝缘区域108(例如，p+注入区域)可以形成在TC器件100的两侧，以便创建pn结。如本文中使用的，非绝缘区域通常是指可以导电或半导电的区域。可以在控制端子102与C2端子之间施加偏置电压，以便调制端子C1和C2之间的电容。例如，通过向控制端子102施加偏置电压，可以在非绝缘区域108(例如，控制区域)与可以使用n阱(NW)区域114实现的半导体区域之间的pn结处形成耗尽区130。基于偏置电压，该耗尽区130可以在氧化物层110下方加宽，以减小由NW区域114形成的等效电极的面积，并且由此减小TC器件100的有效电容面积和电容值。
可以选择氧化物层110上方的非绝缘区域112的功函数，以改善器件性能。例如，即使氧化物层110下面的NW区域114掺杂有n型杂质，也可以使用n掺杂多晶硅材料(而不是p掺杂)。在一些方面，金属材料(根据需要也掺杂)可以用于具有适当功函数的非绝缘区域112，或不同金属材料的多层叠层以便获取期望的功函数。在某些方面，可以将非绝缘区域112划分为两个子区域，一个子区域是n掺杂的，一个子区域是p掺杂的，或者可以针对每个子区域使用不同的金属材料。
在一些情况下，NW区域114可以设置在绝缘体或半导体区域116上方。可以选择半导体区域116的材料类型以改善TC器件100的性能。例如，半导体区域116可以是绝缘体、半绝缘体或本征/近本征半导体，以减小与衬底(未示出)相关联的寄生电容。在一些情况下，半导体区域116可以由具有适当掺杂分布的n掺杂或p掺杂半导体构成，以增加TC器件的品质因数和/或对耗尽区130的控制，耗尽区130可以在向控制端子102施加偏置电压时形成在非绝缘区域108与NW区域114之间。半导体区域116也可以由以不同方式(n、p或本征)掺杂的多个半导体层或区域形成。此外，半导体区域116可以包括半导体、绝缘层和/或衬底，或者可以形成在半导体、绝缘层和/或衬底上方。
为了更好地理解TC器件100的工作原理，例如，可以假定控制端子102相对于C2端子以负电压偏置。可以通过向控制端子102施加控制电压来控制NW区域114中的耗尽区130的宽度。C1端子与C2端子之间的电容可以取决于NW区域114中的耗尽区130的尺寸，并且因此可以通过向控制端子102施加控制电压来控制。此外，施加到控制端子102的偏置电压的变化可以不改变C1端子与C2端子之间的DC电压，从而允许改善对器件特性的控制。如果施加到C1端子的电压是施加到C2端子的电压的一半，则可以减小C2端子与C1端子之间(或C1端子与控制端子102之间)的电压差。C2端子的较高电压(例如，是C1端子到控制端子的击穿电压的约两倍)允许增加针对TC器件100的电容范围。
在一些情况下，可能优选的是，使非绝缘区域106和/或非绝缘区域108与氧化物层110隔开一定距离，以减小与非绝缘区域108相关联的寄生电容，并且改善非绝缘区域106的隔离以获取高控制电压。例如，非绝缘区域106可以与氧化物层110部分地重叠，或者非绝缘区域106可以形成在距氧化物层110的边缘一定距离处，以增加器件的调谐范围和线性度。在后一种情况下，器件的耐电压能力得到提高，因为可以施加到C1端子和C2端子的射频(RF)信号的一部分在氧化物边缘与非绝缘区域106之间下降，而不是被完全施加在氧化物层110上。非绝缘区域108可以与氧化物层110部分地重叠，或者非绝缘区域108可以间隔开，以减小C1端子与控制端子102之间的寄生电容。
可选地，可以使用p掺杂区域118来增加非绝缘区域108与NW区域114之间的pn结的击穿电压，同时减小C1端子与控制端子102之间的寄生电容。类似地，可以在非绝缘区域106与NW区域114之间添加可选的n掺杂区域120，以便调节氧化物层110与非绝缘区域106之间的掺杂浓度。
图2以横截面示出了示例差分TC器件200。差分TC器件200可以通过背靠背地设置两个TC器件100来获取。在该示例中，RF+端子和RF-端子(例如，对应于图1中的C1端子)对应于针对差分RF信号的差分RF端口的正节点和负节点。RF+端子可以设置在氧化物层202上，并且RF-端子可以设置在氧化物层204上。N阱区206和208可以经由非绝缘区域210(例如，n+)耦合到C2端子，如图所示。偏置电压可以施加到控制端子211和212(或者相对于器件的其他端子施加到C2端子)，以分别调节n阱区206的耗尽区，从而调节相应RF+和RF-端子与C2端子之间的电容。在一些方面，掩埋氧化物层214可以被定位在n阱区206下方并且被定位在半导体衬底或绝缘体216上方，如图所示。
在一些情况下，TC器件的倒装(retrograde)阱表面掺杂物浓度可能为低，并且TC器件的串联电阻可能为高。TC器件的低掺杂剂浓度和高串联电阻会对TC的品质因数(Q)产生不利影响。此外，TC器件的制造过程可能是复杂的并且与互补金属氧化物半导体(CMOS)制造过程不兼容。
本公开的某些方面涉及用于通过在半导体可变电容器的沟道中引入阈值电压(Vt)注入区域来增加Q和/或减小半导体可变电容器(例如，TC器件)的串联电阻的技术。
图68是示出根据本公开的某些方面的示例阱掺杂浓度分布的曲线图6800。与通过由注入能量和剂量来控制的倒装阱的掺杂浓度6804相反，通过扩散驱入来控制传统阱的掺杂浓度分布6802。如图所示，倒装阱的阱掺杂浓度峰值在阱的底部。本公开的各方面并入了Vt注入区域，从而将倒装阱的掺杂浓度移向阱的表面，如掺杂浓度分布6806所示，以减小TC器件的串联电阻。
图3示出了根据本公开的某些方面的利用Vt注入区域302(例如，n掺杂)实现的图1的TC器件100。Vt注入区域302可以设置在控制区域108与非绝缘区域106之间的沟道中。在某些方面，Vt注入区域可以是掺杂剂层，该掺杂剂层减小了TC器件300的沟道电阻并且改善了TC器件300的品质因数(Q)。
图3的TC器件100使用CMOS兼容的倒装阱(例如，NW区域114)来实现。在某些方面，控制区域108和非绝缘区域106可以设置在NW区域114上方。控制区域108可以与浅沟槽隔离(STI)区域304相邻设置，并且非绝缘区域106可以与STI区域306相邻设置。NW区域114可以设置在p阱(PW)区域308、深NW(DNW)区域310和p掺杂衬底(p-sub)区域312上方，如图所示。
PW区域308可以通过非绝缘区域314耦合到模拟地(GND)(例如，模拟电路的参考电位)，DNW区域310可以通过非绝缘区域316耦合到电压轨VDD(例如，电源节点)，并且p-sub区域312可以通过非绝缘区域318耦合到数字GND(DGND)(例如，数字电路系统的参考电位)。因此，DNW区域310将模拟GND与DGND隔离，以防止模拟电路系统组件与数字电路系统组件之间的噪声耦合。
如图所示，STI区域320可以与非绝缘区域316相邻设置，并且STI区域322可以设置在非绝缘区域314与非绝缘区域318之间。如图所示，C2端子靠近非绝缘区域112(栅极)，以减小TC器件100的串联电阻。例如，C2端子可以位于与硅化物层325相邻的位置，并且可以设置在Vt注入区域302的一部分上方。此外，如图所示，硅化物层324可以设置在有源和栅极层上方。
在图3中，非绝缘区域112与非绝缘区域106之间的电容(例如，TC器件100的电容)用电容器330表示。此外，控制区域108与NW区域114之间的电容用电容器332表示，NW区域114与PW区域308之间的电容用电容器334表示，并且PW区域308与DNW区域310之间的电容用电容器336表示。
图4示出了根据本公开的某些方面的利用额外的STI区域402实现的图3的TC器件100。在这种情况下，STI区域402设置在非绝缘区域106与Vt注入区域之间。与图3的TC器件100相比，添加STI区域402增加了图4的TC器件100的额定电压。
图5和图6示出了根据本公开的某些方面分别利用n掺杂或n型金属非绝缘区域112(栅极区域)实现的图3和图4的TC器件100。使用n型栅极区域减少了栅极和硅耗尽(例如，对于n型高k(HK)/金属栅极(MG))。
图7示出了根据本公开的某些方面的利用多个Vt注入区域702和704实现的图2的示例差分TC器件200。例如，Vt注入区域702耦合在控制区域222与非绝缘区域210之间，并且Vt注入区域704耦合在控制区域224与非绝缘区域210之间。虽然单个非绝缘区域210用于图7的示例差分TC器件200中的C2端子以减小单元尺寸，但是在一些情况下，可以使用多个非绝缘区域(例如，一起短路)。
类似于图3的TC器件100，NW区域206可以设置在p阱(PW)区域708、深NW(DNW)区域710和p掺杂衬底(p-sub)区域712上方。PW区域708可以通过非绝缘区域714耦合到模拟地(GND)(例如，模拟电路的参考电位)，DNW区域710可以通过非绝缘区域716耦合到电压轨VDD，并且p-sub区域712可以通过非绝缘区域718耦合到数字GND(DGND)(例如，数字电路系统的参考电位)。因此，DNW区域710将模拟GND与DGND隔离，以防止模拟电路系统组件与数字电路系统组件之间的噪声耦合。如图所示，STI区域720可以与非绝缘区域716相邻设置，并且STI区域722可以设置在非绝缘区域714与非绝缘区域718之间。在这种情况下，C2端子靠近非绝缘区域218和220(栅极区域)设置，以减小图7的示例TC器件200的串联电阻。
图8示出了根据本公开的某些方面的利用n掺杂或n型金属非绝缘区域218和220(栅极区域)实现的图7的TC器件200。使用n型栅极区域减少了栅极和硅耗尽(例如，对于n型高k/金属栅极(HK/MG))。
图9示出了根据本公开的某些方面的利用设置在Vt注入区域702和704之间的控制区域902实现的图7的TC器件200。在这种情况下，控制区域902是p掺杂的(例如，P+)。如图所示，非绝缘区域904和906耦合到C2端子，并且可以是n掺杂的(例如，N+)。
图10示出了根据本公开的某些方面的利用n掺杂或n型金属非绝缘区域218和220(栅极区域)实现的图9的TC器件200。
图11示出了根据本公开的某些方面的利用p掺杂Vt注入区域1102实现的图1的TC器件100。Vt注入区域1102可以设置在控制区域108与非绝缘区域106之间的沟道中。在这种情况下，控制区域108可以是n掺杂的(例如，N+)，非绝缘区域112(栅极区域)可以是n掺杂的(例如，N+)或n型金属，并且耦合到C2端子的非绝缘区域106可以是p掺杂的(例如，P+)。在某些方面，控制区域108和非绝缘区域106可以设置在PW区域1122上方。控制区域108可以与浅沟槽隔离(STI)区域1104相邻设置，并且非绝缘区域106可以与STI区域1106相邻设置。PW区域1122可以设置在DNW区域1108和p掺杂衬底(p-sub)区域1112上方，如图所示。DNW区域1108可以耦合到另一控制区域1114，该另一控制区域1114可以短接到控制区域108，如图所示。在某些方面，p-sub区域1112可以通过非绝缘区域1118耦合到数字GND(DGND)(例如，数字电路系统的参考电位)。因此，DNW区域1108隔离DGND，以防止来自图11的TC器件100的噪声耦合耦合到数字电路组件。如图所示，STI区域1120可以与控制区域1114相邻设置。
图12示出了根据本公开的某些方面的具有p掺杂或p型金属非绝缘区域112(栅极区域)的图11的TC器件100。使用p型栅极区域减少了栅极和硅耗尽(例如，对于n型高k/金属栅极(HK/MG))。
图13示出了根据本公开的某些方面的利用额外的STI区域1302实现的图11的TC器件100。STI区域1302可以设置在Vt注入区域1102与非绝缘区域106之间。与图11的TC器件100相比，添加STI区域1302增加了图13的TC器件100的额定电压。
图14示出了根据本公开的某些方面的具有p掺杂或p型金属非绝缘区域112(栅极区域)的图13的TC器件100。使用p型栅极区域减少了栅极和硅耗尽(例如，对于n型高k/金属栅极(HK/MG))。
图15示出了根据本公开的某些方面的利用p掺杂Vt注入区域1502和1504实现的图2的示例差分TC器件200。例如，Vt注入区域1502和Vt注入区域1504可以设置在PW区1503、DNW区1508和p-sub区域1510上方。DNW区1508可以通过非绝缘区域1514耦合到电压轨VDD，并且p-sub区域1510可以通过非绝缘区域1516耦合到DGND。STI区域1512可以形成在控制区域222与非绝缘区域1514之间，STI区域1518可以与非绝缘区域1514相邻地耦合，并且STI区1520可以形成在控制区域224与非绝缘区域1516之间。
图16示出了根据本公开的某些方面的利用p掺杂或p型金属非绝缘区域218和220(栅极区域)实现的图15的示例TC器件200。使用p型栅极区域减少了栅极和硅耗尽(例如，对于n型HK/MG)。
图17示出了根据本公开的某些方面的利用与Vt注入区域1502和1504相邻设置的控制区域1702实现的图15的示例TC器件200。在这种情况下，控制区域1702可以是n掺杂的(例如，N+)。非绝缘区域1704和1706可以耦合到C2端子，并且可以是p掺杂的(例如，P+)，如图所示。
图18示出了根据本公开的某些方面的利用p掺杂或p型金属非绝缘区域218和220实现的图17的示例TC器件200。
图19示出了根据本公开的某些方面的利用设置在分离的NW区域1902和PW区域1904上的非绝缘区域106和控制区域108实现的图1的示例TC器件100。使用分离的PW区域1902和NW区域1904可以允许来自PW区域和NW区域的大的耗尽(例如，如耗尽区1920和1922所示)，从而增加了TC器件100的调谐范围。NW区域1902(例如，掺杂的N-)和PW区域1904(例如，掺杂的P-)都形成在DNW区域1906和p-sub区域312上方。p-sub区域可以通过非绝缘区域1908耦合到DGND。DNW区域1906防止将噪声耦合到DGND。这种配置还减少了PW区域和NW区域的反掺杂问题(这会导致TC器件100的性能下降)。
图20示出了根据本公开的某些方面的利用额外的STI区域2002实现的图19的示例TC器件100。STI区域2002与控制区域108相邻设置。与图19的TC器件100相比，添加STI区域2002增加了图20的TC器件100的额定电压。
图21和22示出了根据本公开的某些方面的分别利用n掺杂或n型金属非绝缘区域112实现的图19和20的示例TC器件100。
图23示出了根据本公开的某些方面的利用设置在分离的p阱区域2302和2304上方的非绝缘区域1704和1706以及设置在n阱区域2306上方的控制区域1702实现的图18的示例差分TC器件200。p阱区域2302、2304和n阱区域2306设置在DNW区域2308和p-sub区域1510上方。
图24示出了根据本公开的某些方面的利用n掺杂或n型金属非绝缘区域218和220(栅极区域)实现的图23的示例差分TC器件200。
图25示出了根据本公开的某些方面的利用n掺杂Vt注入区域2502和2504实现的图23的示例差分TC器件200。在这种情况下，Vt注入区域2502和2504设置在NW区2306上方，如图所示。控制区域1702耦合到C2端子，并且非绝缘区域1704和1706耦合到控制端子。
图26示出了根据本公开的某些方面的利用n掺杂或n型金属非绝缘区域218和220(栅极区域)实现的图25的示例差分TC器件200。
图27-图40示出了根据本公开的某些方面的用于制造图3和5的TC器件的工艺流程。如图27所示，在p-sub区域312中形成STI区域304、306、320和322之后，可以如图所示施加光致抗蚀剂图案，并且可以在p-sub区域的区域中形成DNW倒装注入区域310。然后，可以根据图28配置新的光致抗蚀剂图案，并且可以形成PW区域308。然后可以配置光致抗蚀剂图案(或可以施加另一新的光致抗蚀剂图案)以形成NW区域114和Vt注入区域302，如图29所示。然后，这之后可以进行热退火工艺、以及栅极氧化物生长、多晶硅沉积、和用于多晶硅P+注入的多晶硅掺杂剂掩模，如图30所示。然后，可以剥离和清洁多晶硅掺杂剂掩模，并且可以沉积多晶硅硬掩模，随后进行多晶硅照片和蚀刻图案化，如图31所示。此时，可以剥离和清洁栅极光致抗蚀剂，然后形成偏移间隔物、p型轻掺杂漏极(PLDD)以及袋式光致抗蚀剂图案和注入物，以形成p掺杂区118，如图32所示。接下来，可以剥离和清洁PLDD光致抗蚀剂，可以沉积氮化硅(SiN)，并且可以执行回蚀以形成主间隔物，然后进行P+源极/漏极(S/D)光致抗蚀剂图案化和P+S/D注入，以形成非绝缘区域108，如图33所示。
此时，可以剥离和清洁P+S/D光致抗蚀剂，并且可以沉积N+S/D光致抗蚀剂图案以形成N+S/D注入物(例如，非绝缘区域316)，如图34所示。然后，可以剥离和清洁N+S/D光致抗蚀剂，可以对有源掺杂剂区域执行热退火，并且可以在有源层和栅极层上形成硅化物层324，如图35所示。如图36所示，可以沉积层间电介质(ILD)膜2602，可以执行化学机械抛光(CMP)以停止在虚拟多晶硅上，可以去除P+虚拟多晶硅材料，并且可以沉积p型金属栅极或p型高k/金属栅极(HK/MG)。在一些情况下，代替p型，可以沉积n型金属栅极或n型HK/MG，如图37所示。此外，可以对金属栅极执行CMP。
然后，可以沉积ILD膜，并且可以对ILD执行CMP。可以创建接触(CT)图案开口，并且用金属材料填充CT图案开口，并且可以对CT(即，端子)执行CMP。可以将C2CT制作得靠近栅极以降低寄生电阻，因为硅化物形式会将N+与NW连接。这之后可以进行后段制程(BEOL)处理，以形成用于transcap的金属化线，如图38所示。在一些情况下，可以使用高k/金属栅极(HK/MG)来实现栅极区域(非绝缘区域112)，如图39所示。如以上关于图37呈现的，代替p型，可以沉积n型金属栅极或n型HK/MG以形成n型栅极区域(非绝缘区域112)，如图40所示。
图41-图53示出了根据本公开的某些方面的用于制造具有p掺杂Vt注入区域的TC器件的工艺流程。如图41所示，在已经形成STI区域4102、4104、4106和4108之后，可以如图所示沉积光致抗蚀剂图案，并且可以形成DNW倒装注入区域4110。然后，可以根据图42配置新的光致抗蚀剂图案，并且可以形成PW区域4202和Vt注入区域4204。然后，这之后可以进行热退火工艺、以及栅极氧化物生长、多晶硅沉积、和用于多晶硅N+注入的多晶硅掺杂剂掩模，以形成栅极区域4302，如图43所示。可以剥离和清洁多晶硅掺杂剂掩模，可以沉积多晶硅硬掩模，并且可以进行多晶硅照片和蚀刻图案，如图44所示。此时，可以剥离和清洁栅极光致抗蚀剂，然后形成偏移间隔物、n型轻掺杂漏极(NLDD)以及袋式光致抗蚀剂图案和注入物，以形成n掺杂区域4502，如图45所示。
接下来，可以剥离和清洁NLDD光致抗蚀剂，可以沉积SiN，并且可以执行回蚀以形成主间隔物，然后进行N+源极/漏极(S/D)光致抗蚀剂图案化和N+S/D注入以形成非绝缘区域4602，如图46所示。此时，可以剥离和清洁P+S/D光致抗蚀剂，并且可以执行P+S/D光致抗蚀剂图案化以形成P+S/D注入区域4702，如图47所示。然后，可以剥离和清洁P+S/D光致抗蚀剂，可以对有源掺杂剂区域执行热退火，并且可以在有源和栅极层上形成硅化物层4802，如图48所示。
此时，可以沉积层间电介质(ILD)膜2602，可以执行CMP以停止在虚拟多晶硅上，可以去除N+虚拟多晶硅材料，并且可以沉积n型金属栅或n型HK/MG，如图49所示。在一些情况下，代替n型，可以沉积p型金属或p型HK/MG，如图50所示。此外，可以对金属栅极执行CMP。
如图51所示，可以沉积ILD膜，并且可以对ILD执行CMP。可以产生CT图案开口，并且用金属材料填充CT图案开口，并且可以对CT(即，端子)执行CMP。C2CT可以位于栅极区域附近以降低寄生电阻，因为硅化物的形成可以将P+与PW连接。这之后可以进行BEOL处理，以形成用于transcap的金属化线。在一些情况下，可以使用高k/金属栅极(HK/MG)来实现栅极区域4302，以形成n掺杂栅极区域，如图52所示，或者是p掺杂或p型金属栅极区域，如图53所示。
图54-图65示出了根据本公开的某些方面的用于制造图19和图21的TC器件的工艺流程。如图54所示，在形成STI区域304和306之后，可以如图所示沉积光致抗蚀剂图案，并且可以形成DNW倒装注入区域1906。然后，可以根据图55形成新的光致抗蚀剂图案，并且可以形成PW区域1904和Vt注入区域1102。然后，可以剥离和清洁形成PW区域1904的光致抗蚀剂图案，并且可以设置另一光致抗蚀剂图案以形成NW倒装注入区域1902，如图56所示。然后，这之后可以进行热退火工艺、以及栅极氧化物生长、多晶硅沉积和用于多晶硅N+注入的多晶硅掺杂剂掩模，如图57所示。
然后，可以剥离和清洁多晶硅掺杂剂掩模，并且可以沉积多晶硅硬掩模，随后进行多晶硅照片和蚀刻图案化以形成非绝缘区域112，如图58所示。此时，可以剥离和清洁栅极光致抗蚀剂，然后形成偏移间隔物、p型轻掺杂漏极(PLDD)以及袋式光致抗蚀剂图案和注入物，以形成p掺杂区118，如图59所示。接下来，如图60所示，可以剥离和清洁PLDD光致抗蚀剂，可以沉积SiN，并且可以执行回蚀以形成主间隔物，然后进行P+源极/漏极(S/D)光致抗蚀剂图案化和P+S/D注入以形成图60的非绝缘区域1908和1910。
此时，可以剥离和清洁P+S/D光致抗蚀剂，并且可以进行N+S/D光致抗蚀剂图案化以形成N+S/D注入物(例如，非绝缘区域106)，如图61所示。如图62所示，可以剥离和清洁N+S/D光致抗蚀剂，可以对有源掺杂剂区域执行热退火，并且可以在有源和栅极层上形成硅化物层324。此时，如图63所示，可以沉积层间电介质(ILD)膜6302，可以执行CMP以停止在虚拟多晶硅上，可以去除P+虚拟多晶硅材料，并且可以沉积p型金属栅极或p型HK/MG。此外，可以对金属栅极执行CMP。如图64所示，可以沉积ILD膜，并且可以对ILD执行CMP。可以产生CT图案开口并且用金属材料填充CT图案开口，并且可以对CT执行CMP。由于硅化物形式会将N+与NW连接，所以可以在栅极附近制造控制(CTRL)CT，以降低寄生电阻。这之后可以进行后段制程(BEOL)处理，以形成用于transcap的金属化线。
图66是根据本公开的某些方面的用于制造半导体可变电容器的示例操作6600的流程图。操作6600可以例如由半导体处理室执行。
操作6600可以开始于在框6602处在第一半导体区域上方形成第一非绝缘区域、并且在框6604处在第一半导体区域上方形成第二非绝缘区域。操作6600在框6606处继续，形成插入在第一非绝缘区域与第一半导体区域之间、并且与第二非绝缘区域相邻的阈值电压(Vt)注入区域。在框6608处，在第一半导体区域上方形成控制区域，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
图67是根据本公开的某些方面的用于制造半导体可变电容器的示例操作6700的流程图。操作6700可以例如由半导体处理室执行。
操作6700可以开始于在框6702处在第一半导体区域上方形成第一非绝缘区域、并且在框6704处在第一半导体区域上方形成第二非绝缘区域。操作6700在框6706处继续，形成插入在第一非绝缘区域与第一半导体区域之间、并且与第二非绝缘区域相邻的Vt注入区域。在框6708处，在第二半导体区域上方形成控制区域，使得第一非绝缘区域与第二非绝缘区域之间的电容被配置为通过改变施加到控制区域的控制电压而被调节。
本公开的各方面提供了几个优点。举例来说，本发明的各方面提供一种CMOS兼容工艺以实现(例如，制造)TC器件，如图27-图65所示。此外，使用如图19-图26所示的分离的PW区域和NW区域实现了大的耗尽厚度，增加了TC的调谐范围，并且避免了PW和NW反掺杂问题。
另外，使用n掺杂或p掺杂Vt注入区域，降低了TC器件的表面电阻，并且增加了TC器件的Q。此外，如关于图3所述的将C2端子放置在靠近栅极区域的位置还减小了TC器件的串联电阻。本公开的各方面还针对NW或PW TC器件使用N+或P+掺杂或N或P型金属栅极区域，这减少了TC器件的栅极耗尽。本公开的某些方面还提供了可以用HK/MG和鳍式场效应晶体管(finFET)技术缩放的TC器件。
上述方法的各种操作可以由能够执行相应功能的任何合适的器件执行。该器件可以包括各种(多个)硬件和/或软件组件和/或模块，包括但不限于电路、专用集成电路(ASIC)或处理器。通常，在存在图中示出的操作的情况下，这些操作可以具有带有具有相似的编号的相应的对应器件加功能组件。
如本文中使用的，术语“确定”包括各种各样的动作。例如，“确定”可以包括计算(calculating)、计算(computing)、处理、导出、调查、查找(例如，在表格、数据库或其他数据结构中查找)、确认等。而且，“确定”可以包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)等。而且，“确定”可以包括解析、选择(selecting)、选择(choosing)、建立等。
如本文中使用的，引用项目列表“中的至少一个”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一个”旨在涵盖：a、b、c、ab、ac、bc和abc、以及与相同元素的倍数的任何组合(例如，aa、aaa、aab、aac、abb、acc、bb、bbb、bbc、cc和ccc或a、b和c的任何其他排序)。
结合本公开所描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)或其他可编程逻辑器件(PLD)、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。通用处理器可以是微处理器，但是在替代方案中，处理器可以是任何商用处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合，例如DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核或任何其他这样的配置。
本文中公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。在不脱离权利要求的范围的情况下，方法步骤和/或动作可以彼此互换。换言之，除非指定了特定的步骤或动作顺序，否则可以在不脱离权利要求的范围的情况下修改特定步骤和/或动作的顺序和/或使用。
所描述的功能可以用硬件、软件、固件或其任何组合来实现。如果以硬件实现，则在无线模式下，示例硬件配置可以包括处理系统。处理系统可以用总线架构来实现。总线可以包括任何数目的互连总线和桥接器，这取决于处理系统的具体应用和总体设计约束。总线可以将各种电路链接在一起，包括处理器、机器可读介质和总线接口。总线接口可以用于经由总线将网络适配器等连接到处理系统。网络适配器可以用于实现物理(PHY)层的信号处理功能。在用户端子的情况下，用户接口(例如，键盘、显示器、鼠标、操纵杆等)也可以连接到总线。总线还可以链接各种其他电路，诸如定时源、外围设备、电压调节器、电源管理电路等，这些是本领域公知的并且因此将不再进一步描述。
处理系统可以被配置为通用处理系统，其中一个或多个微处理器提供处理器功能并且外部存储器提供至少一部分机器可读介质，所有这些都通过外部总线架构与其他支持电路链接在一起。或者，处理系统可以用ASIC实现，该ASIC具有处理器、总线接口、用户接口(在接入端子的情况下)、支持电路、以及集成到单个芯片中的至少一部分机器可读介质来实现，或者可以用一个或多个FPGA、PLD、控制器、状态机、门控逻辑、分立硬件组件或任何其他合适的电路、或者可以执行贯穿本公开描述的各种功能的电路的任何组合来实现。本领域技术人员将认识到如何根据特定应用和强加于整个系统的总体设计约束来最好地实现处理系统的所描述的功能。
应当理解，权利要求不限于上面说明的准确配置和组件。在不脱离权利要求的范围的情况下，可以对上述方法和器件的布置、操作和细节进行各种修改、改变和变化。
Claims (30)
1.一种半导体可变电容器，包括：
第一非绝缘区域，被设置在第一半导体区域上方；
第二非绝缘区域，被设置在所述第一半导体区域上方；
阈值电压(Vt)注入区域，被插入在所述第一非绝缘区域与所述第一半导体区域之间，并且与所述第二非绝缘区域相邻地被设置；以及
控制区域，被设置在所述第一半导体区域上方，使得所述第一非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述控制区域的控制电压而被调节。
2.根据权利要求1所述的半导体可变电容器，其中所述第二非绝缘区域和所述控制区域具有不同的掺杂类型。
3.根据权利要求1所述的半导体可变电容器，其中所述Vt注入区域包括与所述第二非绝缘区域相同的掺杂类型。
4.根据权利要求3所述的半导体可变电容器，其中所述第一非绝缘区域包括与所述第二非绝缘区域相同的掺杂类型。
5.根据权利要求1所述的半导体可变电容器，还包括第二半导体区域，被设置在所述第一半导体区域下方，其中所述第二半导体区域包括与所述第一半导体区域不同的掺杂类型。
6.根据权利要求5所述的半导体可变电容器，还包括第三半导体区域，被设置在所述第二半导体区域下方，其中所述第三半导体区域包括与所述第二半导体区域不同的掺杂类型。
7.根据权利要求6所述的半导体可变电容器，其中所述第二半导体区域被耦合到地端子，并且其中所述第三半导体区域被耦合到电源端子。
8.根据权利要求6所述的半导体可变电容器，还包括浅沟槽隔离(STI)区域，被设置在所述第二半导体区域与所述控制区域之间，其中所述第二半导体区域被电耦合到所述控制区域。
9.根据权利要求6所述的半导体可变电容器，还包括衬底层，被设置在所述第三半导体区域下方，其中所述衬底层包括与所述第三半导体区域不同的掺杂类型，并且其中所述衬底层被耦合到地端子。
10.根据权利要求1所述的半导体可变电容器，还包括端子，被耦合到所述第二非绝缘区域的表面，并且被设置在所述第二非绝缘区域的表面上方，并且被设置在所述Vt注入区域的、延伸超过所述第一非绝缘区域的一部分的表面上方。
11.根据权利要求1所述的半导体可变电容器，还包括浅沟槽隔离(STI)区域，被设置在所述第一半导体区域上方，并且被设置在第二半导体区域与所述Vt注入区域之间。
12.根据权利要求1所述的半导体可变电容器，还包括：
第三非绝缘区域，被设置在所述第一半导体区域上方；
另一Vt注入区域，被插入在所述第三非绝缘区域与所述第一半导体区域之间，并且与所述第二非绝缘区域相邻地被设置；以及
另一控制区域，被设置在所述第一半导体区域上方，使得所述第三非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述另一控制区域的另一控制电压而被调节。
13.根据权利要求12所述的半导体可变电容器，其中所述Vt注入区域和所述另一Vt注入区域包括与所述第二非绝缘区域相同的掺杂类型。
14.根据权利要求13所述的半导体可变电容器，其中所述第一非绝缘区域包括与所述第三非绝缘区域相同的掺杂类型，但是与所述第二非绝缘区域不同的掺杂类型。
15.根据权利要求1所述的半导体可变电容器，还包括：
第三非绝缘区域，被设置在所述第一半导体区域上方；
第四非绝缘区域，被设置在所述第一半导体区域上方；以及
另一Vt注入区域，被插入在所述第三非绝缘区域与所述第一半导体区域之间，并且与所述第四非绝缘区域相邻地被设置，使得所述第三非绝缘区域与所述第四非绝缘区域之间的电容被配置为通过改变施加在所述控制区域与所述第四非绝缘区域之间的电压而被调节。
16.根据权利要求15所述的半导体可变电容器，其中所述Vt注入区域和所述另一Vt注入区域包括与所述第二非绝缘区域和所述第四非绝缘区域相同的掺杂类型。
17.根据权利要求16所述的半导体可变电容器，其中所述第一非绝缘区域包括与所述第三非绝缘区域、所述第二非绝缘区域和所述第四非绝缘区域相同的掺杂类型。
18.一种半导体可变电容器，包括：
第一非绝缘区域，被设置在第一半导体区域上方；
第二非绝缘区域，被设置在所述第一半导体区域上方；
阈值电压(Vt)注入区域，被插入在所述第一非绝缘区域与所述第一半导体区域之间，并且与所述第二非绝缘区域相邻地被设置；以及
控制区域，被设置在第二半导体区域上方，使得所述第一非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述控制区域的控制电压而被调节。
19.根据权利要求18所述的半导体可变电容器，其中所述第二半导体区域与所述第一半导体区域相邻地被设置，并且其中所述第一半导体区域具有与所述第二半导体区域不同的掺杂类型，以在所述第一半导体区域与所述第二半导体区域之间形成耗尽区。
20.根据权利要求19所述的半导体可变电容器，其中所述Vt注入区域被设置在所述第二非绝缘区域与所述耗尽区之间。
21.根据权利要求18所述的半导体可变电容器，其中所述第二非绝缘区域和所述控制区域具有不同的掺杂类型。
22.根据权利要求18所述的半导体可变电容器，其中所述Vt注入区域包括与所述第二非绝缘区域相同的掺杂类型。
23.根据权利要求22所述的半导体可变电容器，其中所述第一非绝缘区域和所述第二非绝缘区域具有不同的掺杂类型。
24.根据权利要求18所述的半导体可变电容器，还包括第三半导体区域，被设置在至少所述第一半导体区域或所述第二半导体区域下方，其中所述第三半导体区域包括与所述第一半导体区域不同的掺杂类型。
25.根据权利要求24所述的半导体可变电容器，还包括衬底层，被设置在所述第三半导体区域下方，其中所述衬底层包括与所述第三半导体区域不同的掺杂类型，并且其中所述衬底层被耦合到地端子。
26.根据权利要求18所述的半导体可变电容器，还包括浅沟槽隔离(STI)区域，被设置在所述第二半导体区域上方，并且被设置在所述控制区域与所述Vt注入区域之间。
27.根据权利要求18所述的半导体可变电容器，还包括：
第三非绝缘区域，被设置在第三半导体区域上方；
第四非绝缘区域，被设置在所述第三半导体区域上方；以及
另一Vt注入区域，被插入在所述第三非绝缘区域与所述第三半导体区域之间，并且与所述第四非绝缘区域相邻地被设置，使得所述第三非绝缘区域与所述第四非绝缘区域之间的电容被配置为通过改变施加在所述控制区域与所述第四非绝缘区域之间的电压而被调节。
28.根据权利要求18所述的半导体可变电容器，还包括：
第三非绝缘区域，被设置在所述第一半导体区域上方；
另一Vt注入区域，被插入在所述第三非绝缘区域与所述第一半导体区域之间，并且与所述第二非绝缘区域相邻地被设置；以及
另一控制区域，被设置在第三半导体区域上方，使得所述第三非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述另一控制区域的另一控制电压而被调节。
29.一种用于制造半导体可变电容器的方法，包括：
在第一半导体区域上方形成第一非绝缘区域；
在所述第一半导体区域上方形成第二非绝缘区域；
形成被插入在所述第一非绝缘区域与所述第一半导体区域之间、并且与所述第二非绝缘区域相邻的阈值电压(Vt)注入区域；以及
在所述第一半导体区域上方形成控制区域，使得所述第一非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述控制区域的控制电压而被调节。
30.一种用于制造半导体可变电容器的方法，包括：
在第一半导体区域上方形成第一非绝缘区域；
在所述第一半导体区域上方形成第二非绝缘区域；
形成被插入在所述第一非绝缘区域与所述第一半导体区域之间、并且与所述第二非绝缘区域相邻的阈值电压(Vt)注入区域；以及
在第二半导体区域上方形成控制区域，使得所述第一非绝缘区域与所述第二非绝缘区域之间的电容被配置为通过改变施加到所述控制区域的控制电压而被调节。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/583,289 | 2017-05-01 | ||
| US15/583,289 US10340395B2 (en) | 2017-05-01 | 2017-05-01 | Semiconductor variable capacitor using threshold implant region |
| PCT/US2018/026434 WO2018204018A1 (en) | 2017-05-01 | 2018-04-06 | Semiconductor variable capacitor using threshold implant region |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110612608A true CN110612608A (zh) | 2019-12-24 |
Family
ID=62090060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201880028706.5A Pending CN110612608A (zh) | 2017-05-01 | 2018-04-06 | 使用阈值注入区域的半导体可变电容器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10340395B2 (zh) |
| CN (1) | CN110612608A (zh) |
| WO (1) | WO2018204018A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10622492B2 (en) * | 2018-01-15 | 2020-04-14 | Qualcomm Incorporated | Variable capacitor flat-band voltage engineering |
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| US11011626B2 (en) | 2019-05-07 | 2021-05-18 | International Business Machines Corporation | Fin field-effect transistor with reduced parasitic capacitance and reduced variability |
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| US8940589B2 (en) | 2010-04-05 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Well implant through dummy gate oxide in gate-last process |
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-
2017
- 2017-05-01 US US15/583,289 patent/US10340395B2/en active Active
-
2018
- 2018-04-06 CN CN201880028706.5A patent/CN110612608A/zh active Pending
- 2018-04-06 WO PCT/US2018/026434 patent/WO2018204018A1/en active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US20180315864A1 (en) | 2018-11-01 |
| US10340395B2 (en) | 2019-07-02 |
| WO2018204018A1 (en) | 2018-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20220614 |
|
| AD01 | Patent right deemed abandoned |