CN110361901A - 像素阵列基板及其驱动方法 - Google Patents

Abstract

一种像素阵列基板，包括多个像素结构。像素结构包括第一像素电极、第二像素电极、第一数据线、第二数据线及扫描线，其中第一像素电极及第二像素电极在第一方向上依序排列且具有相对的第一侧与第二侧。像素结构包括第一像素结构及第二像素结构。第一像素结构的第一数据线位于第一侧，且第一像素结构的第二数据线位于第二侧。多个第二像素结构的每一个的一第一数据线位于第二侧，且多个第二像素结构的每一个的一第二数据线位于第一侧。多个第一像素结构及多个第二像素结构在第一方向上依序排列成第一像素串。

Description

像素阵列基板及其驱动方法

技术领域

本发明是有关于一种像素阵列基板及其驱动方法。

背景技术

随着显示科技的发展，显示器普遍已应用在各式电子产品。以公共显示器为例，一般而言，公共显示器需具备高亮度，以便大众观看。实现高亮度的公共显示器的其中一种作法是，将公共显示器的背光模块的亮度提高。然而，当背光模块的亮度提高时，公共显示器的显示面板内的薄膜晶体管的受光量也遽增而漏电，进而造成直向串音(也称：V-crosstalk)的问题。为解决此串音问题，过去习惯将驱动像素极性的方式由栏反转(columninversion)改为两线点反转(2 line dot inversion)，改为两线点反转(2 line dotinversion)后即会造成直向大菱格纹(也称：摆动纹、swing line)的问题。

发明内容

本发明提供一种像素阵列基板及其驱动方法，能改善摆动纹的问题。

本发明的像素阵列基板，包括多个像素结构。多个像素结构的每一个包括第一有源元件、第二有源元件、第一像素电极、第二像素电极、第一数据线、第二数据线及扫描线。第一像素电极及第二像素电极在第一方向上依序排列，且分别与第一有源元件及第二有源元件电性连接。第一像素电极及第二像素电极具有相对的第一侧与第二侧。第一数据线及第二数据线分别与第一有源元件及第二有源元件电性连接。扫描线与第一有源元件及第二有源元件电性连接。多个像素结构包括多个第一像素结构及多个第二像素结构。多个第一像素结构的每一个的第一数据线位于第一侧，且多个第一像素结构的每一个的第二数据线位于第二侧。多个第二像素结构的每一个的第一数据线位于第二侧，且多个第二像素结构的每一个的第二数据线位于第一侧。多个第一像素结构及多个第二像素结构在第一方向上依序排列成第一像素串。

在本发明一实施例中，上述的像素阵列基板更包括第二像素串。上述多个第二像素结构的多个第二像素结构及上述多个第一像素结构的多个第二像素结构在第一方向上依序排列成第二像素串。第一像素串与第二像素串在第二方向上依序排列，而第一方向与第二方向交错。

本发明的驱动方法，用以驱动上述的像素阵列基板，包括下列步骤：于第一时间，开启第一像素串的多个第一像素结构的一第一像素结构的第一有源元件及第二有源元件，且令第一像素串的第一像素结构的第一数据线以及第二数据线分别具有相反的第一极性以及第二极性；于第一时间，开启第二像素串的多个第二像素结构的第二像素结构的第一有源元件及第二有源元件，且令第二像素串的第二像素结构的第一数据线以及第二数据线分别具有第二极性以及第一极性；于第二时间，开启第一像素串的多个第一像素结构的另一第一像素结构的第一有源元件及第二有源元件，且令第一像素串的另一第一像素结构的第一数据线以及第二数据线分别具有第二极性以及第一极性；以及，于第二时间，开启第二像素串的多个第二像素结构的另一第二像素结构的第一有源元件及第二有源元件，且令第二像素串的另一第二像素结构的第一数据线以及第二数据线分别具有第一极性以及第二极性，其中第一时间及第二时间依序发生。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为本发明一实施例的像素阵列基板的示意图。

图2为本发明一实施例的第一像素结构的放大示意图。

图3为本发明一实施例的第一像素结构的布局示意图。

图4为本发明一实施例的第二像素结构的放大示意图。

图5为本发明一实施例的第二像素结构的布局示意图。

图6为采用图1的像素阵列基板的显示面板的显示画面。

其中，附图标记：

10：像素阵列基板

110：基板

120：像素结构

120N：第一像素结构

120P：第二像素结构

DL1：第一数据线

DL2：第二数据线

SL：扫描线

T1：第一有源元件

T2：第二有源元件

PE1：第一像素电极

PE2：第二像素电极

d1：第一方向

d2：第二方向

G1、G2：栅极

S1、S2：源极

D1、D2：漏极

CH1、CH2：半导体图案

CL1：第一共用线

CL2：第二共用线

C1：第一像素串

C2：第二像素串

C3：第三像素串

C4：第四像素串

C5：第五像素串

C6：第六像素串

R1：第一像素组

R2：第二像素组

R3：第三像素组

R4：第四像素组

R5：第五像素组

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，不存在中间元件。如本文所使用的，「连接」可以指物理及/或电性连接。再者，「电性连接」或「耦合」可为二元件间存在其它元件。

本文使用的「约」、「近似」、或「实质上」包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的「约」、「近似」或「实质上」可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

本发明参考作为理想化实施方式的示意图的截面图来描述示例性实施方式。因此，可以预期到作为例如制造技术和/或公差的结果的图示的形状变化。因此，本文所述的实施方式不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙和/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状，并且不是旨在限制权利要求的范围。

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1为本发明一实施例的像素阵列基板的示意图。图2为本发明一实施例的第一像素结构的放大示意图。图3为本发明一实施例的第一像素结构的布局(layout)示意图。图4为本发明一实施例的第二像素结构的放大示意图。图5为本发明一实施例的第二像素结构的布局示意图。需说明的是，图1、图2及图4省略图3及图5的第一共用线CL1和第二共用线CL2。

请参照图1，像素阵列基板10包括基板110及配置于基板110上的多个像素结构120。在本实施例中，基板110例如为透光基板，透光基板的材质可为玻璃、石英、有机聚合物或其它可适用材料。然而，本发明不限于此，在其他实施例中，基板110也可以是不透光/反射基板，不透光/反射基板的材质可为导电材料、晶圆、陶瓷或其它可适用的材料。需说明的是，图1绘出以6×5个像素结构120为代表，但本领域具有通常知识者根据图1～图5及下述说明应能实现所需的像素阵列基板。

请参照图2～图5，每一像素结构120包括第一数据线DL1、第二数据线DL2、扫描线SL、第一有源元件T1、第二有源元件T2、第一像素电极PE1及第二像素电极PE2。

第一数据线DL1及第二数据线DL2与扫描线SL交错设置。在本实施例中，第一数据线DL1及第二数据线DL2在第一方向d1上延伸，扫描线SL在第二方向d2上延伸，而第一方向d1与第二方向d2交错。举例而言，第一方向d1与第二方向d2可选择性地垂直，但本发明不以此为限。

第一数据线DL1及第二数据线DL2分别与第一有源元件T1及第二有源元件T2电性连接。扫描线SL与第一有源元件T1及第二有源元件T2电性连接。第一像素电极PE1及第二像素电极PE2分别与第一有源元件T1及第二有源元件T2电性连接。也就是说，第一有源元件T1与第二有源元件T2共用同一条扫描线SL，并分别利用不同的两条数据线(即第一数据线DL1与第二数据线DL2)驱动第一有源元件T1与第二有源元件T2。简言之，像素结构120利用2D1G的方式驱动。

在本实施例中，第一有源元件T1包括第一薄膜晶体管，具有栅极G1、半导体图案CH1以及分别与半导体图案CH1之不同两区电性连接的源极S1与漏极D1，第一有源元件T1的源极S1与第一数据线DL1电性连接，第一有源元件T1的栅极G1与扫描线SL电性连接，而第一有源元件T1的漏极D1与第一像素电极PE1电性连接；第二有源元件T2包括第二薄膜晶体管，具有栅极G2、半导体图案CH2以及分别与半导体图案CH2之不同两区电性连接的源极S2与漏极D2，第二有源元件T2的源极S2与第二数据线DL2电性连接，第二有源元件T2的栅极G2与扫描线SL电性连接，而第二有源元件T2的漏极D2与第二像素电极PE2电性连接。

此外，在本实施例中，像素结构120还可包括第一共用线CL1及第二共用线CL2，其中第一共用线CL1可与部份的第一像素电极PE1重叠，以构成第一储存电容；第二共用线CL2可与部份的第二像素电极PE2重叠，以构成第二储存电容。举例而言，在本实施例中，第一像素电极PE1的面积可选择性小于第二像素电极PE2的面积，而第一储存电容小于第二储存电容。于驱动具有像素结构120的显示面板时(即扫描线SL具有栅极开启电平时)，第一储存电容会先被充电完成，而第一像素电极PE1所在的区域会先亮起。也就是说，在本实施例中，第一数据线DL1、扫描线SL、第一有源元件T1、第一像素电极PE1及第一储存电容可构成主要(main)子像素结构，而第二数据线DL2、扫描线SL、第二有源元件T2、第二像素电极PE2及第二储存电容可构成次要(sub)子像素结构，但本发明不以此为限。

请参照图1，像素阵列基板10的多个像素结构120包括多个第一像素结构120N及多个第二像素结构120P。第一像素结构120N的布局(layout)与第二像素结构120P的布局略有不同。具体而言，两者的差异至少如下。像素结构120的第一像素电极PE1及第二像素电极PE2在第一方向d1上依序排列，而第一像素电极PE1及第二像素电极PE2具有相对的第一侧(例如但不限于：右侧)与第二侧(例如但不限于：左侧)；第一像素结构120N的第一数据线DL1位于第一侧，且第一像素结构120N的第二数据线DL2位于第二侧；第二像素结构120P的第一数据线DL1位于第二侧，且第二像素结构120P的第二数据线DL2位于第一侧。也就是说，在本实施例中，第一像素结构120N的主要子像素结构的数据线(即第一数据线DL1)位于右侧，而第一像素结构120N的次要子像素结构的数据线(即第二数据线DL2)位于左侧；第二像素结构120P的主要子像素结构的数据线(即第一数据线DL1)位于左侧，而第二像素结构120P的次要子像素结构的数据线(即第二数据线DL2)位于右侧。

请参照图1，多个像素结构120排成多个像素串C1～C6及多个像素组R1～R5；亦即，多个像素结构120排成多个像素行及多个像素列。在本实施例中，多个像素串C1～C6包括在第二方向d2上依序排列的第一像素串C1、第二像素串C2、第三像素串C3、第四像素串C4、第五像素串C5及第六像素串C6，多个像素组R1～R5包括在第一方向d1上依序排列的第一像素组R1、第二像素组R2、第三像素组R3、第四像素组R4及第五像素组R5。

举例而言，在本实施例中，第一像素串C1包括在第一方向d1上依序排列的第二像素结构120P、第一像素结构120N、第一像素结构120N、第二像素结构120P及第二像素结构120P；第二像素串C2包括在第一方向d1上依序排列的第一像素结构120N、第二像素结构120P、第二像素结构120P、第一像素结构120N及第一像素结构120N；第三像素串C3包括在第一方向d1上依序排列的第二像素结构120P、第一像素结构120N、第一像素结构120N、第二像素结构120P及第二像素结构120P；第四像素串C4包括在第一方向d1上依序排列的第一像素结构120N、第二像素结构120P、第二像素结构120P、第一像素结构120N及第一像素结构120N；第五像素串C5包括在第一方向d1上依序排列的第二像素结构120P、第一像素结构120N、第一像素结构120N、第二像素结构120P及第二像素结构120P；第六像素串C6包括在第一方向d1上依序排列的第一像素结构120N、第二像素结构120P、第二像素结构120P、第一像素结构120N及第一像素结构120N。

需说明的是，在第一像素串C1中，第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第一像素串C1之第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2实际上为同一条导线。类似地，在第一像素串C1中，第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第一像素串C1的第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1实际上为同一条导线。

在第二像素串C2中，第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第二像素串C2的第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1实际上为同一条导线。类似地，在第二像素串C2中，第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第二像素串C2的第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2实际上为同一条导线。

在第三像素串C3中，第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第三像素串C3的第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2实际上为同一条导线。类似地，在第三像素串C3中，第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第三像素串C3的第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1实际上为同一条导线。

在第四像素串C4中，第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第四像素串C4的第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1实际上为同一条导线。类似地，在第四像素串C4中，第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第四像素串C4的第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2实际上为同一条导线。

在第五像素串C5中，第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第五像素串C5的第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1、第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2及第二像素结构120P的第二数据线DL2实际上为同一条导线。类似地，在第五像素串C5中，第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第五像素串C5的第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2、第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1及第二像素结构120P的第一数据线DL1实际上为同一条导线。

在第六像素串C6中，第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1依序排列并彼此电性连接；也就是说，在第一侧(例如但不限于：右侧)，第六像素串C6的第一像素结构120N的第一数据线DL1、第二像素结构120P的第二数据线DL2、第二像素结构120P的第二数据线DL2、第一像素结构120N的第一数据线DL1及第一像素结构120N的第一数据线DL1实际上为同一条导线。类似地，在第六像素串C6中，第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2依序排列并彼此电性连接；也就是说，在第二侧(例如但不限于：左侧)，第六像素串C6的第一像素结构120N的第二数据线DL2、第二像素结构120P的第一数据线DL1、第二像素结构120P的第一数据线DL1、第一像素结构120N的第二数据线DL2及第一像素结构120N的第二数据线DL2实际上为同一条导线。

第一像素组R1包括在第二方向d2上依序排列的第一像素串C1的一个第二像素结构120P、第二像素串C2的一个第一像素结构120N、第三像素串C3的一个第二像素结构120P、第四像素串C4的一个第一像素结构120N、第五像素串C5的一个第二像素结构120P及第六像素串C6的一个第一像素结构120N。第一像素组R1的一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL及一个第一像素结构120N的扫描线SL依序排列且彼此电性连接。也就是说，第一像素组R1的多个第一像素结构120N及多个第二像素结构120P的多个扫描线SL实际上为同一条导线。

第二像素组R2包括在第二方向d2上依序排列的第一像素串C1的一个第一像素结构120N、第二像素串C2的一个第二像素结构120P、第三像素串C3的一个第一像素结构120N、第四像素串C4的一个第二像素结构120P、第五像素串C5的一个第一像素结构120N及第六像素串C6的一个第二像素结构120P。第二像素组R2的一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL及一个第二像素结构120P的扫描线SL依序排列且彼此电性连接。也就是说，第二像素组R2的多个第一像素结构120N及多个第二像素结构120P的多个扫描线SL实际上为同一条导线。

第二像素组R3包括在第二方向d2上依序排列的第一像素串C1的一个第一像素结构120N、第二像素串C2的一个第二像素结构120P、第三像素串C3的一个第一像素结构120N、第四像素串C4的一个第二像素结构120P、第五像素串C5的一个第一像素结构120N及第六像素串C6的一个第二像素结构120P。第三像素组R3的一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL及一个第二像素结构120P的扫描线SL依序排列且彼此电性连接。也就是说，第三像素组R3的多个第一像素结构120N及多个第二像素结构120P的多个扫描线SL实际上为同一条导线。

第四像素组R4包括在第二方向d2上依序排列的第一像素串C1的一个第二像素结构120P、第二像素串C2的一个第一像素结构120N、第三像素串C3的一个第二像素结构120P、第四像素串C4的一个第一像素结构120N、第五像素串C5的一个第二像素结构120P及第六像素串C6的一个第一像素结构120N。第四像素组R4的一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL及一个第一像素结构120N的扫描线SL依序排列且彼此电性连接。也就是说，第四像素组R4的多个第一像素结构120N及多个第二像素结构120P的多个扫描线SL实际上为同一条导线。

第五像素组R5包括在第二方向d2上依序排列的第一像素串C1的一个第二像素结构120P、第二像素串C2的一个第一像素结构120N、第三像素串C3的一个第二像素结构120P、第四像素串C4的一个第一像素结构120N、第五像素串C5的一个第二像素结构120P及第六像素串C6的一个第一像素结构120N。第五像素组R5的一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL、一个第一像素结构120N的扫描线SL、一个第二像素结构120P的扫描线SL及一个第一像素结构120N的扫描线SL依序排列且彼此电性连接。也就是说，第五像素组R5的多个第一像素结构120N及多个第二像素结构120P的多个扫描线SL实际上为同一条导线。

请参照图1，像素阵列基板10的驱动方法包括下列步骤。

于第一时间，开启第一像素组R1的多个第一像素结构120N及多个第二像素结构120P的第一有源元件T1及第二有源元件T2(即令第一像素组R1的扫描线SL具有栅极开启电平)，且令第一像素串C1及第一像素组R1的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第一像素串C1及第一像素组R1的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第二像素串C2及第一像素组R1的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第二像素串C2及第一像素组R1的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第三像素串C3及第一像素组R1的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第三像素串C3及第一像素组R1的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第四像素串C4及第一像素组R1的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第四像素串C4及第一像素组R1的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第五像素串C5及第一像素组R1的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第五像素串C5及第一像素组R1的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，且令第六像素串C6及第一像素组R1的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第六像素串C6及第一像素组R1的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)。

接着，于接续第一时间的第二时间，开启第二像素组R2的多个第一像素结构120N及多个第二像素结构120P的第一有源元件T1及第二有源元件T2(即令第二像素组R2的扫描线SL具有栅极开启电平)，且令第一像素串C1及第二像素组R2的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第一像素串C1及第二像素组R2的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第二像素串C2及第二像素组R2的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第二像素串C2及第二像素组R2的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第三像素串C3及第二像素组R2的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第三像素串C3及第二像素组R2的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第四像素串C4及第二像素组R2的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第四像素串C4及第二像素组R2的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第五像素串C5及第二像素组R2的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第五像素串C5及第二像素组R2的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，且令第六像素串C6及第二像素组R2的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第六像素串C6及第二像素组R2的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)。

接着，于接续第二时间的第三时间，开启第三像素组R3的多个第一像素结构120N及多个第二像素结构120P的第一有源元件T1及第二有源元件T2(即令第三像素组R3的扫描线SL具有栅极开启电平)，且令第一像素串C1及第三像素组R3的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第一像素串C1及第三像素组R3的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第二像素串C2及第三像素组R3的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第二像素串C2及第三像素组R3的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第三像素串C3及第三像素组R3的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第三像素串C3及第三像素组R3的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第四像素串C4及第三像素组R3的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第四像素串C4及第三像素组R3的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第五像素串C5及第三像素组R3的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第五像素串C5及第三像素组R3的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，且令第六像素串C6及第三像素组R3的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第六像素串C6及第三像素组R3的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)。

接着，于接续第三时间的第四时间，开启第四像素组R4的多个第一像素结构120N及多个第二像素结构120P的第一有源元件T1及第二有源元件T2(即令第四像素组R4的扫描线SL具有栅极开启电平)，且令第一像素串C1及第四像素组R4的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第一像素串C1及第四像素组R4的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第二像素串C2及第四像素组R4的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第二像素串C2及第四像素组R4的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第三像素串C3及第四像素组R4的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第三像素串C3及第四像素组R4的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第四像素串C4及第四像素组R4的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第四像素串C4及第四像素组R4的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第五像素串C5及第四像素组R4的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第五像素串C5及第四像素组R4的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，且令第六像素串C6及第四像素组R4的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第六像素串C6及第四像素组R4的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)。

接着，于接续第四时间的第五时间，开启第五像素组R5的多个第一像素结构120N及多个第二像素结构120P的第一有源元件T1及第二有源元件T2(即令第五像素组R5的扫描线SL具有栅极开启电平)，且令第一像素串C1及第五像素组R5的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第一像素串C1及第五像素组R5的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第二像素串C2及第五像素组R5的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第二像素串C2及第五像素组R5的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第三像素串C3及第五像素组R5的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第三像素串C3及第五像素组R5的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，令第四像素串C4及第五像素组R5的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第四像素串C4及第五像素组R5的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)，令第五像素串C5及第五像素组R5的第二像素结构120P的第一数据线DL1及第一像素电极PE1具有第二极性(例如：正极性)，令第五像素串C5及第五像素组R5的第二像素结构120P的第二数据线DL2及第二像素电极PE2具有第一极性(例如：负极性)，且令第六像素串C6及第五像素组R5的第一像素结构120N的第一数据线DL1及第一像素电极PE1具有第一极性(例如：负极性)，令第六像素串C6及第五像素组R5的第一像素结构120N的第二数据线DL2及第二像素电极PE2具有第二极性(例如：正极性)。前述第一～五时间在同一帧(frame)时间内。

图6示出采用图1的像素阵列基板10的显示面板的显示画面，其中以排列密度高的点表示较暗的区域，以排列密度低的点表示较亮的区域。请参照图1及图6，举例而言，在显示低灰阶画面的情况下，主要子像素结构的第一像素电极PE1的电平与参考电平的电平差足以驱动其上方的显示介质(例如但不限于：液晶)，而主要子像素结构的第一像素电极PE1所在的区域会亮起；次要子像素结构的第二像素电极PE2的电平与参考电平的电平差不足以驱动其上方的显示介质，而次要子像素结构的第二像素电极PE2所在的区域实质上不会亮起。

在显示低灰阶画面的情况下，像素阵列基板10的多个主要子像素结构的多个第一像素电极PE1具有前述的第一极性(例如：负极性)及第二极性(例如：负极性)，如图6所示。在显示低灰阶画面时，由于显示面板的参考电平并非理想的参考电平，因此，具有第一极性的第一像素电极PE1的电平与参考电平的电平差和具有第二极性的第一像素电极PE1的电平与参考电平的电平差不同，而造成具有第一极性的第一像素电极PE1所在区域的亮度与具有第二极性的第一像素电极PE1所在区域的亮度不同。举例而言，在本实施例中，具有第二极性的第一像素电极PE1所在区域的亮度高，而具有第一极性的第一像素电极PE1所在区域的亮度低，如图6所示。

值得一提的是，在上述像素阵列基板10的布局及以上述驱动方法驱动的搭配下，具有第二极性及实质上相同亮度的多个第一像素电极PE1所连成的拟四边形(例如：拟菱形)(以虚线表示)具有最小的边长(或者说，面积)。因此，具有第二极性及实质上相同亮度的多个第一像素电极PE1所连成的拟四边形不易被人眼察觉，从而能改善摆动纹(swingline)的问题。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1.一种像素阵列基板，其特征在于，包括：

多个像素结构，其中该些像素结构的每一个包括：

一第一有源元件及一第二有源元件；

一第一像素电极及一第二像素电极，在一第一方向上依序排列，且分别与该第一有源元件及该第二有源元件电性连接，其中该第一像素电极及该第二像素电极具有相对的一第一侧与一第二侧；

一第一数据线，与该第一有源元件电性连接；

一第二数据线，与该第二有源元件电性连接；以及

一扫描线，与该第一有源元件及该第二有源元件电性连接；

该些像素结构包括多个第一像素结构及多个第二像素结构；

该些第一像素结构的每一个的一第一数据线位于该第一侧，且该些第一像素结构的该每一个的一第二数据线位于该第二侧；

该些第二像素结构的每一个的一第一数据线位于该第二侧，且该些第二像素结构的该每一个的一第二数据线位于该第一侧；

该些第一像素结构的多个第一像素结构及该些第二像素结构的多个第二像素结构在该第一方向上依序排列成一第一像素串。

2.如权利要求1所述的像素阵列基板，其特征在于，该些第二像素结构的多个第二像素结构及该些第一像素结构的多个第二像素结构在该第一方向上依序排列成一第二像素串，该第一像素串与该第二像素串在一第二方向上依序排列，而该第一方向与该第二方向交错。

3.如权利要求2所述的像素阵列基板，其特征在于，该第一像素串的该些第一像素结构的一第一像素结构与该第二像素串的该些第二像素结构的一第二像素结构在该第二方向上依序排列成一第一像素组，且该第一像素组的该第一像素结构的一扫描线及该第一像素组的该第二像素结构的一扫描线彼此电性连接。

4.如权利要求3所述的像素阵列基板，其特征在于，该第一像素串的该些第一像素结构的另一第一像素结构与该第二像素串的该些第二像素结构的另一第二像素结构在该第二方向上依序排列成一第二像素组，且该第二像素组的该另一第一像素结构的一扫描线及该第二像素组的该另一第二像素结构的一扫描线彼此电性连接。

5.如权利要求4所述的像素阵列基板，其特征在于，该第一像素串的该些第二像素结构的一第二像素结构与该第二像素串的该些第一像素结构的一第一像素结构在该第二方向上依序排列成一第三像素组，且该第三像素组的该第二像素结构的一扫描线及该第三像素组的该第一像素结构的一扫描线彼此电性连接。

6.如权利要求5所述的像素阵列基板，其特征在于，该第一像素串的该些第二像素结构的另一第二像素结构与该第二像素串的该些第一像素结构的另一第一像素结构在该第二方向上依序排列成一第四像素组，该第四像素组的该另一第二像素结构的一扫描线及该第四像素组的该另一第一像素结构的一扫描线彼此电性连接。

7.如权利要求2所述的像素阵列基板，其特征在于，该些第一像素结构的多个第一像素结构及该些第二像素结构的多个第二像素结构在该第一方向上依序排列成一第三像素串，而该第一像素串、该第二像素串及该第三像素串在该第二方向上依序排列。

8.如权利要求1所述的像素阵列基板，其特征在于，该第一像素串的该些第一像素结构的多条第一数据线及该第一像素串的该些第二像素结构的多条第二数据线彼此电性连接，且该第一像素串的该些第一像素结构的多条第二数据线及该第一像素串的该些第二像素结构的多条第一数据线彼此电性连接。

9.一种驱动方法，用以驱动如权利要求2所述的像素阵列基板，其特征在于，该驱动方法包括：

于一第一时间，开启该第一像素串的该些第一像素结构的一第一像素结构的第一有源元件及第二有源元件，且令该第一像素串的该第一像素结构的第一数据线以及第二数据线分别具有相反的一第一极性以及一第二极性；

于该第一时间，开启该第二像素串的该些第二像素结构的一第二像素结构的第一有源元件及第二有源元件，且令该第二像素串的该第二像素结构的第一数据线以及第二数据线分别具有该第二极性以及该第一极性；

于一第二时间，开启该第一像素串的该些第一像素结构的另一第一像素结构的第一有源元件及第二有源元件，且令该第一像素串的该另一第一像素结构的第一数据线以及第二数据线分别具有该第二极性以及该第一极性；以及

于该第二时间，开启该第二像素串的该些第二像素结构的另一第二像素结构的第一有源元件及第二有源元件，且令该第二像素串的该另一第二像素结构的第一数据线以及第二数据线分别具有该第一极性以及该第二极性，其中该第一时间及该第二时间依序发生。

10.如权利要求9所述的驱动方法，其特征在于，更包括：

于一第三时间，开启该第一像素串的该些第二像素结构的一第二像素结构的第一有源元件及第二有源元件，且令该第一像素串的该第二像素结构的第一数据线以及第二数据线分别具有该第一极性以及该第二极性；

于该第三时间，开启该第二像素串的该些第一像素结构的一第一像素结构的第一有源元件及第二有源元件，且令该第二像素串的该第一像素结构的第一数据线以及第二数据线分别具有该第二极性以及该第一极性；

于一第四时间，开启该第一像素串的该些第二像素结构的另一第二像素结构的第一有源元件及第二有源元件，且令该第一像素串的该另一第二像素结构的第一数据线以及第二数据线分别具有该第二极性以及该第一极性；以及

于该第四时间，开启该第二像素串的该些第一像素结构的另一第一像素结构的第一有源元件及第二有源元件，且令该第二像素串的该另一第一像素结构的第一数据线以及第二数据线分别具有该第一极性以及该第二极性，

其中该第一时间、该第二时间、该第三时间以及该第四时间依序发生。