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CN110322923A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

半导体存储器装置和操作半导体存储器装置的方法 Download PDF

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CN110322923A CN201910246502.5A CN201910246502A CN110322923A CN 110322923 A CN110322923 A CN 110322923A CN 201910246502 A CN201910246502 A CN 201910246502A CN 110322923 A CN110322923 A CN 110322923A
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Abstract

公开了半导体存储器装置和操作半导体存储器装置的方法。一种方法包括：将第一存储器块的第一列常规存储器单元中的第一常规存储器单元的地址替换为目标地址，所述目标地址是第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址；并且将第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址重新分配给所述至少一个冗余块中的第一冗余块的第一冗余存储器单元的地址。

Description

半导体存储器装置和操作半导体存储器装置的方法
本申请要求于2018年3月29日在韩国知识产权局提交的编号为10-2018-0036291的韩国专利申请、于2018年7月9日在韩国知识产权局提交的编号为10-2018-0079345的韩国专利申请、于2018年10月5日在韩国知识产权局提交的编号为10-2018-0119317的韩国专利申请、于2019年1月30日在韩国知识产权局提交的编号为10-2019-0011563的韩国专利申请的优先权，它们的公开内容通过引用整体合并于此。
技术领域
本公开涉及存储器，更具体地，本公开涉及半导体存储器装置、操作半导体存储器装置的方法以及存储器系统。
背景技术
半导体芯片通过半导体制造工艺进行制造，然后通过测试装置在晶片、管芯或封装状态中进行测试。通过测试选择缺陷芯片的缺陷部分，并且如果一些存储器单元有缺陷，则执行修复操作以节省半导体芯片。当前，诸如动态随机存取存储器(DRAM)的半导体芯片已通过精细工艺继续减小尺寸，并且因此，在制造工艺期间发生错误的可能性增加。另外，如果通过初始测试过程未检测到缺陷，则在芯片操作期间可能发生错误。
校正错误的一种方法是使用冗余存储器块，其中，冗余存储器块包括用作用于在常规存储器块中发生故障的单元的备用单元的存储器单元阵列。然而，添加冗余存储器块通常会增加存储器单元阵列和存储器芯片的整体尺寸。因此，按照允许较少增加存储器芯片的尺寸的方式执行冗余将是有益的。
发明内容
因此，半导体存储器装置中的修复控制电路将多个存储器块中的至少一个存储器块中的故障单元修复为同一存储器块中的至少一个常规单元至少一次，并且可使用冗余块中的冗余单元替换常规单元。因此，半导体存储器装置可以以更高的效率使用冗余块中的冗余资源。
根据可作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种方法替换包括多个存储器块和至少一个冗余块的存储器装置中的存储器块的第一列常规存储器单元中的存储器单元的方法。所述方法包括：将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元的地址替换为目标地址，其中，所述目标地址是第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址；并且将第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址重新分配给存储器装置的所述至少一个冗余块中的第一冗余块中的第一冗余存储器单元的地址。
根据可以作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种存储器装置包括：多个存储器块，每个存储器块包括多列常规存储器单元；至少一个冗余块，每个冗余块包括多列冗余存储器单元；和修复控制电路。所述修复控制电路被配置为：使所述多个存储器块中的第一存储器块的第二列常规存储器单元用作针对第一存储器块的第一列常规存储器单元的目标列，并使所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元存储去往第一存储器块的第二列常规存储器单元的数据。
根据可作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种存储器装置包括：多个存储器块，每个存储器块包括多列常规存储器单元；至少一个冗余块，每个冗余块包括多列冗余存储器单元；和修复控制电路。所述修复控制电路被配置为：将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元替换为第一存储器块的第二列常规存储器单元中的第二常规存储器单元，并且通过使用所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元中的第一冗余存储器单元来替换第一存储器块的第二列常规存储器单元中的第二常规存储器单元。通过使用第一冗余存储器单元来替换第二常规存储器单元的步骤包括使第一冗余存储器单元存储去往第二常规存储器单元的数据。
根据可作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种存储器装置包括：多个存储器块，每个存储器块包括多列常规存储器单元；至少一个冗余块，每个冗余块包括多列冗余存储器单元；和修复控制电路。所述修复控制电路被配置为：将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元替换为第一存储器块的第二列常规存储器单元中的第二常规存储器单元，并且通过使用所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元中的第一冗余存储器单元来替换第一存储器块的第二列常规存储器单元中的第二常规存储器单元。通过使用第一冗余存储器单元来替换第二常规存储器单元的步骤可包括：将第二常规存储器单元替换为所述多个存储器块中的第二存储器块的第一列常规存储器单元中的第三存储器单元，并且将在第二常规存储器单元和第二存储器块或所述多个存储器块中的其它存储器块的其它常规存储器单元中的常规存储器单元替换为第一冗余存储器单元。
根据可作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种存储器装置包括：多个存储器块，每个存储器块包括多列常规存储器单元；至少一个冗余块，每个冗余块包括多列冗余存储器单元；和修复控制电路。所述修复控制电路被配置为：将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元替换为第一存储器块的第二列常规存储器单元中的第二常规存储器单元，并且通过使用所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元中的第一冗余存储器单元来替换第一存储器块的第二列常规存储器单元中的第二常规存储器单元。通过使用第一冗余存储器单元来替换第二常规存储器单元的步骤可包括：将第二常规存储器单元替换为所述多个存储器块中的第二存储器块的第一列常规存储器单元中的第三常规存储器单元，并且将在第二常规存储器单元和第二存储器块或所述多个存储器块中的其它存储器块的其它常规存储器单元中的常规存储器单元替换为第一冗余存储器单元。
根据可作为本发明内容中其它地方描述的一个或更多个实施例中的一部分的示例性实施例，一种存储器装置包括：多个存储器块，每个存储器块包括多列常规存储器单元；至少一个冗余块，每个冗余块包括多列冗余存储器单元；多个列选择线，用于选择所述多列常规存储器单元和所述多列冗余存储器单元，每个列选择线与列地址相关联；和修复控制电路。修复控制电路被配置为：将第一源地址替换为第一目标地址，其中，第一源地址是连接到所述多个存储器块中的第一存储器块的第一列存储器单元的第一列选择线的地址，第一目标地址是连接到第一存储器块的第二列存储器单元的第二列选择线的地址；并且将第二列选择线的地址替换为连接到所述至少一个冗余块中的冗余块的第一列冗余存储器单元的第一列选择线的地址。
附图说明
下面将参照附图更详细地描述示例性实施例。
图1是示出根据示例性实施例的存储器系统的框图。
图2A是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
图2B示出根据示例性实施例的图2A的半导体存储器装置的一部分。
图3是示出根据示例性实施例的图2A中的半导体存储器装置的一部分的框图。
图4A是示出根据示例性实施例的图3的半导体存储器装置中的第一单元修复控制器的示例的框图。
图4B是示出图4A中的在第一单元修复控制器中的列选择线驱动器的示例的电路图。
图5是示出根据示例性实施例的图3的半导体存储器装置中的冗余修复控制器的示例的框图。
图6A示出在图3的半导体存储器装置中执行的修复操作。
图6B示出在图2B的半导体存储器装置中执行的修复操作。
图6C示出当执行图6A中的修复操作时的数据输入/输出。
图6D示出当执行图6B中的修复操作时的数据输入/输出。
图7示出图4A中的第一单元修复控制器中的地址存储表的示例。
图8是示出图7中的地址存储表的示例的示图。
图9A至图9C是用于描述将故障单元替换为同一存储器块中的常规单元并将所述常规单元替换为冗余单元的方法的示图。
图10是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
图11是示出根据示例性实施例的图1的存储器系统中的半导体存储器装置的另一示例的框图。
图12示出图11的半导体存储器装置中的第一存储体阵列的示例。
图13是示出根据示例性实施例的图11的半导体存储器装置中的存储体列解码器中的每个存储体列解码器中包括的修复控制电路的框图。
图14示出根据示例性实施例的图13的修复控制电路中的故障地址存储电路的示例。
图15示出根据示例性实施例的图11的半导体存储器装置的一部分。
图16A示出根据示例性实施例的在图15的半导体存储器装置中执行的修复操作。
图16B示出图15的半导体存储器装置中的第一存储体阵列的另一示例。
图16C示出图15的半导体存储器装置中的第一存储体阵列的另一示例。
图17A示出根据示例性实施例的图13的修复控制电路中的地址存储表的示例。
图17B示出根据示例实施例的减少与修复操作相关联的若干熔丝的示例。
图17C示出根据示例实施例的减少与修复操作相关联的若干熔丝的另一示例。
图17D详细示出实现图17C的示例的示例。
图17E示出根据示例实施例的单元修复控制器的示例。
图17F示出根据示例实施例的单元修复控制器的另一示例。
图17G示出根据示例实施例的单元修复控制器的另一示例。
图17H示出根据示例实施例的单元修复控制器的另一示例。
图18是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
图19是示出根据示例性实施例的半导体存储器装置的框图。
图20是根据示例性实施例的采用图19的半导体存储器装置的3D芯片结构的截面图。
具体实施方式
在下文中将参照示出了示例性实施例的附图更全面地描述各种示例性实施例。
如在各个权利要求和说明书中所见，使用“第一”、“第二”、“第三”等命名约定来描述本文中描述的某些项目。除非上下文另有说明，否则这些术语仅用于区分彼此不同的项目，并不一定表示项目的物理定位或操作顺序。因此，取决于讨论的上下文，不同的命名术语(诸如“第一”、“第二”等)可用于在说明书或不同的权利要求中指代特定的项目或对象。
图1是示出根据示例性实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机和半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求在半导体存储器装置200中写入数据或者从半导体存储器装置200读取数据。另外，存储器控制器100可向半导体存储器装置200发出操作命令以控制半导体存储器装置200。
在一些实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功耗DDR4(LPDDR4)SDRAM或LPDDR5SDRAM)。
存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送到半导体存储器装置200，并且与半导体存储器装置200交换数据DQ。
半导体存储器装置200包括：存储数据DQ的存储器单元阵列(MCA)300、控制逻辑电路210和修复控制电路400。存储器单元阵列300可包括多个存储器块和至少一个冗余块。
控制逻辑电路210基于命令CMD和地址ADDR控制对存储器单元阵列300的访问，并且修复控制电路400可修复多个存储器块的第一存储器块中的故障单元，并因此将多个存储器块的第一存储器块中的故障单元替换为第一存储器块中的第一常规单元，并且可将第一常规单元替换为冗余块中的冗余单元。因此，修复控制电路400可以以更高的效率使用冗余块中的冗余资源。
例如，修复控制电路400可将一个存储器块中的存储器单元替换为同一存储器块中的常规单元至少一次，然后可将常规单元替换为冗余单元。因此，不是简单地仅用冗余单元修复故障单元，而是首先被替换的存储器单元可以是可用常规单元修复的故障单元，并且该常规单元可被替换为冗余单元或者可被替换为其它常规单元，使得一系列替换常规单元中的最终常规单元被冗余单元替换。因此，修复控制电路400可以以更高的效率使用冗余块中的冗余资源。
图2A是示出根据示例性实施例的图1中的半导体存储器装置的示例的框图。
参照图2A，半导体存储器装置200a可包括控制逻辑电路210a、地址缓冲器251、修复控制电路400a、行解码器261、输入/输出(I/O)门控电路290a、数据I/O缓冲器296和存储器单元阵列301。
控制逻辑电路210a接收命令CMD和访问地址ADDR。控制逻辑电路210a可基于命令CMD和访问地址ADDR控制半导体存储器装置200a的操作。控制逻辑电路210a可基于命令CMD和访问地址ADDR控制行解码器261、I/O门控电路290a和修复控制电路400a。
地址缓冲器251接收访问地址ADDR，将访问地址ADDR的行地址RADDR提供给行解码器261，并且将访问地址ADDR的列地址CADDR提供给修复控制电路400a。修复控制电路400a可用一个存储器块中的常规单元修复同一存储器块中的故障单元至少一次，并且可基于列地址CADDR与存储的故障列地址的比较，来将常规单元替换为冗余单元。
行解码器261通过字线WL被连接到存储器单元阵列301，并且I/O门控电路290a通过位线BTL被连接到存储器单元阵列301。I/O门控电路290a通过数据I/O缓冲器296从存储器控制器100接收数据DQ/向存储器控制器100发送数据DQ。
图2B示出根据示例性实施例的图2A的半导体存储器装置的一部分。
在图2B中，示出了存储器单元阵列301、I/O门控电路290a、数据I/O缓冲器296和修复控制电路400a。
参照图2B，存储器单元阵列301包括常规单元阵列NCA和冗余单元阵列RCA，常规单元阵列NCA包括多个存储器块MB0、MB1、MB2和MB3，并且冗余单元阵列RCA包括至少一个冗余块RMB。常规单元阵列NCA包括连接到字线WL和位线BTL的存储器单元MC，冗余块RMB包括连接到字线WL和冗余位线RBTL的冗余单元RMC。
I/O门控电路290a包括多个I/O电路291a、291b、291c、291d、291e和多个列选择电路293a至293e，并且列选择电路293a至293e可将I/O电路291a至291e连接到存储器块MB0至MB3和冗余块RMB中的相应一个。列选择电路293a至293e中的每个列选择电路可包括多个列选择晶体管294a至294d，并且多个列选择晶体管294a至294d分别响应于列选择线信号CSLa至CSLe将相应存储器块中的或者冗余块RMB中的多个位线或者一个位线连接到相应的I/O电路。响应于来自控制逻辑电路210a的第一控制信号CTL1，可通过数据线GIO将多个I/O电路291a至291e连接到数据I/O缓冲器296。
尽管未示出，但是可将列选择线信号CSLb施加到列选择电路293b，可将列选择线信号CSLc施加到列选择电路293c，可将列选择线信号CSLd施加到列选择电路293d，并且可将列选择线信号CSLe施加到列选择电路293e。
修复控制电路400a可响应于访问列地址CADDR，将列选择线信号CSLa至CSLe中的相应一个提供给列选择电路293a至293e中的相应一个。访问列地址CADDR是从图2A中的地址缓冲器251提供的，并且访问列地址CADDR是在不考虑存储器块MB0至MB3中的至少一个故障单元的情况下用于指定一个位线的地址。列选择线信号CSLa至CSLd中的每个列选择线信号是基于访问列地址CADDR在存储器块MB0至MB3中同时选择相应位线的信号。半导体存储器装置200a可响应于列选择线信号CSLa至CSLd中的每个列选择线信号，同时输入和输出具有与突发长度相应的大小的数据。
图3是示出根据示例性实施例的图2A中的半导体存储器装置的一部分的框图。
在图3中，示出了存储器单元阵列301、I/O门控电路290a、修复控制电路400a和数据I/O缓冲器296。当将图3与图2B进行比较时，详细示出了修复控制电路400a，并且将主要描述修复控制电路400a。
参照图3，存储器单元阵列301包括常规单元阵列NCA和冗余单元阵列RCA，常规单元阵列NCA包括多个存储器块MB0、MB1、MB2和MB3，并且冗余单元阵列RCA包括至少一个冗余块RMB。常规单元阵列NCA包括连接到字线WL和位线的存储器单元，并且冗余块RMB包括连接到字线和冗余位线的冗余单元。
修复控制电路400a可包括多个单元修复控制器401a至401d和冗余修复控制器401e，单元修复控制器401a至401d和冗余修复控制器401e与存储器块MB0、MB1、MB2和MB3以及冗余块RMB相应。修复控制电路400a可包括在例如半导体存储器装置200a中的列解码器中。
多个I/O电路291a、291b、291c、291d、291e可响应于第一控制信号CTL1，控制存储器块MB0、MB1、MB2和MB3以及冗余块RMB与数据I/O缓冲器296之间的连接。列选择电路293a至293e可将I/O电路291a至291e之一连接到存储器块MB0至MB3和冗余块RMB中的相应一个。
单元修复控制器401a至401d和冗余修复控制器401e可通常接收访问列地址(即，列地址)CADDR，并且将被施加到存储器块MB0、MB1、MB2和MB3以及冗余块RMB的列选择线信号CSLa至CSLe提供给相应的列选择电路293a至293e。例如，在给定的时间，可将相同的访问列地址发送到单元修复控制器401a至401e中的每个单元修复控制器。基于单元修复控制器401a至401e中的每个单元修复控制器的状态和存储在单元修复控制器401a至401e中的每个单元修复控制器中的信息，由单元修复控制器401a至401e将输出发送到用于选择用于存储器访问的列的每个相应的列选择电路293a至293e。
当存储器块MB0、MB1、MB2和MB3不包括故障单元时，I/O电路291e响应于第一控制信号CTL1断开冗余块RMB和数据I/O缓冲器296之间的连接，并且I/O电路291a至291d可响应于第一控制信号CTL1，通过列选择晶体管294a至294d将来自存储器块MB0、MB1、MB2和MB3的数据DQ传送到数据I/O缓冲器296或者可将来自数据I/O缓冲器296的数据DQ传送到存储器块MB0、MB1、MB2和MB3。在此情况下，在存储器块MB0、MB1、MB2和MB3中的每个存储器块中，可响应于列选择线信号CSLa至CSLd中的相应一个来选择相同位置(例如，每个存储器块内的相同的相对位置)处的一个或更多个位线，并且半导体存储器装置200a可同时输入和输出具有与半导体存储器装置200a的突发长度相应的大小的数据。
当存储器块MB0、MB1、MB2和MB3中的至少一个存储器块包括至少一个故障单元时，响应于第一控制信号CTL1将I/O电路291e连接到冗余块RMB，并且可执行对至少一个故障单元的修复操作。
例如，当存储器块MB0、MB1、MB2和MB3中的每个存储器块包括通常地由列选择线信号CSL0选择的第一位线上的至少一个故障单元时，通过使能列选择线信号CSL3而不是列选择线信号CSL0，由存储器块MB0中的常规单元修复存储器块MB0中的故障单元，如附图标记511所示。例如，通过使能列选择线信号CSL3而不是列选择线信号CSL0，将列选择晶体管294c而不是列选择晶体管294a连接到存储器块MB0和数据I/O缓冲器291a。如下面进一步描述的，相应的单元修复控制器可导致使能列选择线信号CSL3而不是列选择线信号CSL0。另外，通过选择存储器块MB0中的冗余位线而不是位线，由冗余块RMB中的冗余单元替换存储器块MB0中的常规单元(例如，非冗余单元，在本示例中不是故障单元)，如附图标记512所示。例如，修复控制电路400a可通过使能列选择线信号CSL3选择连接到第一常规单元的第二位线而不是使能列选择线信号CSL0选择连接到第一故障单元的第一位线，来用第一常规单元修复第一故障单元。
假设存储器块MB1不包括故障单元，并且因此存储器块MB1的列都不需要被重新分配给其它列或用其它列替换。
通过使能列选择线信号CSL2而不是列选择线信号CSL0，由存储器块MB2中的常规单元修复存储器块MB2中的故障单元，如附图标记513所示。另外，通过选择冗余位线而不是存储器块MB2中的位线，由冗余块RMB中的冗余单元替换存储器块MB2中的常规单元，如附图标记514所示。通过选择冗余位线而不是存储器块MB3中的位线，由冗余块RMB中的冗余单元修复存储器块MB3中的故障单元，如附图标记515所示。
图4A是示出根据示例性实施例的图3的半导体存储器装置中的第一单元修复控制器的示例的框图。
参照图4A，第一单元修复控制器401a可包括表指针405、地址存储表420、列地址比较器430、选择电路440和列选择线(CSL)驱动器450。
表指针405可响应于顺序地改变的列地址CADDR，产生反复切换(toggling)的表指向信号TPS。地址存储表420可将至少一个源列地址SRCA以及与所述至少一个源列地址SRCA相应的至少一个目标列地址DSCA存储为熔丝信息。
列地址比较器430将访问列地址CADDR与来自地址存储表420的源列地址SRCA进行比较，并输出表示比较结果的第一匹配信号MTH1。选择电路440可响应于第一匹配信号MTH1选择来自地址存储表420的目标列地址DSCA和访问列地址CADDR之一，以将所选择的一个输出为目标列地址CA。列选择线驱动器450可输出用于选择(使能)与目标列地址CA相应的位线的列选择线信号CSLa。
当访问列地址CADDR与源列地址SRCA不匹配时，选择电路440可响应于第一匹配信号MTH1(例如，具有第一值)，将访问列地址CADDR输出为目标列地址CA。当访问列地址CADDR与源列地址SRCA匹配时，选择电路440可响应于第一匹配信号MTH1(例如，具有第二值)，将目的列地址DSCA输出为目标列地址CA。因此，当将连接到存储器块MB0中的至少一个故障单元的位线的列地址在地址存储表420中存储为源列地址SRCA并作为熔丝信息，并且将连接到替换存储器块MB0中的故障单元的常规单元的位线的列地址在地址存储表420中存储为目标列地址DSCA并作为熔丝信息时，用存储器块MB中的常规单元修复并因此替换存储器块MB0中的故障单元。另外，可将常规单元替换为冗余块RMB中的冗余单元，或者可将常规单元重新分配给冗余块RMB中的冗余单元。
在示例性实施例中，选择电路440可被配置为响应于匹配信号MTH1来对访问列地址CADDR的一些高位和目标列地址DSCA的位执行XOR运算的地址转换电路。例如，当访问列地址CADDR包括6位并且目标列地址DSCA包括3位时，地址转换电路对访问列地址CADDR的较高的3位和目标列地址DSCA的3位执行XOR运算，以响应于具有逻辑高电平的匹配信号MTH1输出目标列地址。
图3中的单元修复控制器401b、401c和401d中的每个单元修复控制器的配置可大体上与图4A的第一单元修复控制器401a的配置相同。
图4B是示出图4A中的第一单元修复控制器中的列选择线驱动器的示例的电路图。
参照图4B，列选择线驱动器450可包括驱动晶体管451、452、423和454、反相器455和456以及与非(NAND)门457。
NAND门457对目标列地址CA和使能主信号PCSLE执行NAND运算。驱动晶体管451具有连接到电源电压VDD的源极、接收NAND门457的输出的栅极、以及连接到第一节点NO1的漏极。驱动晶体管452包括连接到第一节点NO1的漏极、接收禁用主信号PCSLD的栅极、以及连接到驱动晶体管453的源极。驱动晶体管453包括连接到驱动晶体管452的漏极、接收NAND门457的输出的栅极、以及连接到地电压VSS的源极。
反相器455将第一节点NO1处的逻辑电平反转以在第二节点NO2处提供其输出，反相器456将第二节点NO2处的逻辑电平反转以输出列选择线信号CSLa。驱动晶体管454包括连接到第一节点NO1的漏极、连接到第二节点NO2的栅极、以及连接到地电压VSS的源极。
当目标列地址CA被施加逻辑高电平并且使能主信号PCSLE被施加逻辑高电平时，NAND门457的输出变为逻辑低电平。因此，驱动晶体管451导通，驱动晶体管453截止。因此，第一节点NO1变为高电平，驱动晶体管454截止，并且反相器456输出具有高电平的列选择线信号CSLa。
当目标列地址CA被施加逻辑低电平并且使能主信号PCSLE被施加逻辑高电平时，NAND门457的输出变为逻辑高电平。因此，驱动晶体管451截止，驱动晶体管452和453导通。因此，反相器456输出具有低电平的列选择线信号CSLa。可从修复控制电路400a中的预解码器或包括修复控制电路400a的列解码器提供使能主信号PCSLE和禁用主信号PCSLD。预解码器可通过参照与故障单元相关联的熔丝信息和与存储在冗余修复控制器401e中所包括的熔丝电路中的列选择线信息相关联的熔丝信息，来控制使能主信号PCSLE和禁用主信号PCSLD的逻辑电平。因此，修复控制电路400a通过控制使能主信号PCSLE和禁用主信号PCSLD，可选择第一常规单元代替第一故障单元，并且可选择第一冗余单元代替第一常规单元。
图5是示出根据示例性实施例的图3的半导体存储器装置中的冗余修复控制器的示例的框图。
参照图5，冗余修复控制器401e包括表指针460、熔丝电路480和冗余列选择线(CSL)驱动器470。
表指针460响应于顺序改变的列地址CADDR，产生反复切换的表指向信号TPS。熔丝电路480存储与冗余块RMB中的冗余位线中的每个冗余位线相关联的列选择线信息。熔丝电路480存储当列选择线信号CSL0、CSL2和CSL3分别被使能时被修复的存储器块MB3、MB2和MB0的信息。
冗余列选择线驱动器470可响应于表指向信号TPS通过参照熔丝电路480中的列选择线信息，输出冗余列选择线信号CSLe，以选择冗余位线中的一些。
因此，参照图3至图5，修复控制电路400a用同一存储器块中的第一常规单元修复第一故障单元，并将第一常规单元替换为冗余块中的第一冗余单元。
图6A示出根据一个实施例的在图3的半导体存储器装置中执行的修复操作。
在图6A中，假设存储器单元阵列301的修复条件与由附图标记521所示的情况相应。可通过考虑存储器块MB0至MB3中的每个存储器块中的故障单元的位置来确定存储器单元阵列301的修复情况。可将存储器单元阵列301的修复情况确定为使得用于在存储器块MB0、MB2和MB3中修复故障单元或替换常规单元的冗余资源不重叠，并且半导体存储器装置200a的突发操作可被支持。
参照图3至图6A，当通过访问列地址CADDR指定存储器块MB0至MB3中的每个存储器块中的CSL0操作522时，在存储器块MB0中选择与CSL3相应的第一常规单元而不是故障单元(例如，导通存储器块MB0中的列选择晶体管294d而不是列选择晶体管294a)，在存储器块MB1中选择与CSL0相应的常规单元，在存储器块MB2中选择与CSL2相应的常规单元而不是故障单元，并且选择与CSL0相应的冗余单元而不是存储器块MB3中的故障单元。在CSL0操作期间，在存储器块MB0和MB2中的每个存储器块中执行用于利用相应常规单元修复故障单元的修复操作。
当通过访问列地址CADDR指定存储器块MB0至MB3中的每个存储器块中的CSL1操作523时，在存储器块MB0至MB3中的每个存储器块中选择与CSL1相应的常规单元。当通过访问列地址CADDR指定存储器块MB0至MB3中的每个存储器块中的CSL2操作524时，在存储器块MB0、MB1和MB3中的每个存储器块中选择与CSL2相应的常规单元，并且在冗余块RMB中选择与CSL2相应的冗余单元而不是在存储器块MB2中选择与CSL2相应的常规单元。
当通过访问列地址CADDR指定存储器块MB0至MB3中的每个存储器块中的CSL3操作525时，在存储器块MB1、MB2和MB3中的每个存储器块中选择与CSL3相应的常规单元，并且选择与冗余块中的CSL3相应的冗余单元而不是在存储器块MB0中选择与CSL3相应的常规单元。以这种方式，并且结合上面的图1至图5，修复控制电路被配置为使第一存储器块的第二列常规存储器单元(例如，MB0的编号为3的列)被用作针对第一存储器块的第一列常规存储器单元(例如，MB0的编号为0的列)的目标列，并且使冗余存储器块的第一列冗余存储器单元(例如，RMB的编号为3的列)存储去往第一存储器块的第二列常规存储器单元的数据。第一列可以是具有至少一个故障存储器单元的第一存储器块的列。对于读取操作，修复控制电路可被配置为使第一存储器块的第二列常规存储器单元被用作针对第一存储器块的第一列常规存储器单元的目标读取列，并且使冗余存储器块的第一列冗余存储器单元被用作针对第一存储器块的第二列常规存储器单元的目标读取列。对于写入操作，修复控制电路将去往第一故障列的数据重新分配给第二列，并将去往第二列的数据重新分配给冗余块。在存储器块MB2中可发生类似的过程。以这种方式，可使用第一存储器块的第二列中的常规存储器单元来修复并因此替换第一存储器块的第一列中的第一存储器单元。
如上所述，熔丝电路(480)可以是修复控制电路的一部分，并且可存储冗余块的列选择线和多个存储器块的存储器块的列选择线之间的相关性。另外，地址存储表可存储源地址和相应的目标地址，以供修复控制电路在使第一存储器块的第二列常规存储器单元用作针对第一存储器块的第一列常规存储器单元的目标列时使用。当使冗余存储器块的第一列冗余存储器单元存储去往第一存储器块的第二列常规存储器单元的数据时，修复控制电路还使用源地址和相应的目标地址。如图6A的示例以及其它示例中所示，第一冗余块的第一列冗余存储器单元(例如，RMB编号为3的列)可在第一冗余块内具有与第一存储器块的第二列(例如，MB0的编号为3的列)在第一存储器块内具有的相对位置相同的相对位置。相似地，第一冗余块的第二列冗余存储器单元(例如，RMB的编号为2的列)可在第一冗余块内具有与第二存储器块的第二列(例如，MB2的编号2的列，用于修复MB2的列0中的故障单元)在第二存储器块内具有的相对位置相同的相对位置。第一存储器块的第二列(例如，MB0的列3)可在第一存储器块内具有与第二存储器块的第二列在第二存储器块内的相对位置不同的相对位置(例如，MB 2的列2)。
图6B示出在图2B的半导体存储器装置中执行的修复操作。
参照图2B和图6B，存储器单元阵列301的修复情况521a如下。存储器块MB0包括与列选择线信号CSL1相关联的故障单元，从而通过使能与存储器块MB0的第二列相关联的列选择线信号CSL3而不是列选择线信号CSL1，来用第一常规单元修复与存储器块MB0的第一列相关联的存储器块MB0中的故障单元，如附图标记511a所示。将存储器块MB0中的第一常规单元替换为与MB0不同的存储器块MB1中的第二常规单元，如附图标记512a所示，并且将存储器块MB1中的第二常规单元替换为冗余块RMB中的第一冗余单元，如附图标记513a、514a和515a所示。修复控制电路400a用第一存储器块MB0中的第一常规单元修复第一存储器块MB0中的第一故障单元，将第一常规单元替换为不同于第一存储器块MB0的第二存储器块MB1中的第二常规单元，将第二常规单元替换为不同于第二存储器块MB1的第三存储器块MB2中的第三常规单元，将第三常规单元替换为不同于第三存储器块MB2的第四存储器块MB3中的第四常规单元，并且将第四常规单元替换为冗余块RMB中的第一冗余单元。第一常规单元、第二常规单元、第三常规单元、第四常规单元和第一冗余单元可具有相同的列选择线地址。以这种方式，通过移位操作使用(例如，在冗余块RMB中编号为3的列中的)第一冗余存储器单元来替换(例如，在存储器块MB0中编号为3的列中的)第一常规单元。例如，移位操作可包括：将(例如，在存储器块MB0的编号为3的列中的)第一常规单元替换为存储器装置的第二存储器块的第一列中(例如，在存储器块MB1的编号为3的列中)的第二常规存储器单元，然后将每个存储器块的一列存储器单元(而不是多个存储器块的最后一个存储器块)替换为来自相邻存储器块的一列存储器单元，并且将多个存储器块的最后一个存储器块中的一列替换为冗余块的冗余存储器单元的第一列。
当通过访问列地址CADDR指定存储器块MB0至MB3和冗余块RMB中的每一个中的CSL0操作526时，在存储器块MB0至MB3中的每个存储器块中选择与CSL0相应的常规单元。当通过访问列地址CADDR指定存储器块MB0至MB3和冗余块RMB中的每一个中的CSL1操作527时，在存储器块MB0中选择与CSL3相应的第一常规单元而不是与CSL1相应的第一故障单元，并且在存储器块MB1至MB3中的每个存储器块中选择与CSL1相应的常规单元。
当通过访问列地址CADDR指定存储器块MB0至MB3和冗余块RMB中的每一个中的CSL1操作528时，选择存储器块MB1中的与CSL3相应的第二常规单元而不是存储器块MB0中的与CSL3相应的第一常规单元，选择存储器块MB2中的与CSL3相应的第三常规单元代替存储器块MB1中的与CSL3相应的第二常规单元，选择存储器块MB3中的与CSL3相应的第四常规单元代替存储器块MB2中的与CSL3相应的第三常规单元，在冗余块RMB中选择与CSL3相应的第一冗余单元代替存储器块MB3中的与CSL3相应的第四常规单元。因此，半导体存储器装置200a可使用冗余块RMB中的支持数据输入/输出具有与突发长度相应的大小的冗余资源。
图6C示出当执行图6A中的修复操作时的数据输入/输出。
参照图6C，当存储器单元阵列301的修复情况与由附图标记521表示的情况相应时，将通过I/O门控电路290a中的列选择电路293a至293e和选择电路2911至2915在存储器块MB0至MB3和冗余块RMB中选择的数据，以突发长度BL0至BL3为单位提供给数据I/O缓冲器296。也就是说，选择电路2911可选择列选择电路293a和293e之一的输出，选择电路2912可选择列选择电路293b和293e之一的输出，选择电路2913可选择列选择电路293c和293e之一的输出，并且选择电路2914可选择列选择电路293d和293e之一的输出。
在CSL0操作中，响应于来自选择电路2915的信号{0，0，0，1}，选择电路2911可选择从存储器块MB0输出的数据，选择电路2912可选择从存储器块MB1输出的数据，选择电路2913可选择从存储器块MB2输出的数据，选择电路2914可选择从冗余块RMB输出的数据。
图6D示出当执行图6B中的修复操作时的数据输入/输出。
参照图6D，当存储器单元阵列301的修复情况与由附图标记521a表示的情况相应时，将通过I/O门控电路290a中的列选择电路293a至293e和选择电路2916至2919在存储器块MB0至MB3和冗余块RMB中选择的数据，以突发长度BL0至BL3为单位提供给数据I/O缓冲器296。也就是说，选择电路2916可选择相邻的列选择电路293a和293b之一的输出，选择电路2917可选择相邻的列选择电路293b和293c之一的输出，选择电路2918可选择相邻的列选择电路293c和293d之一的输出，并且选择电路2919可选择相邻的列选择电路293d和293e之一的输出。
在CSL4操作中，响应于来自选择电路2915的信号{1，1，1，1}，选择电路2916可选择从存储器块MB1输出的数据，选择电路2917可选择从存储器块MB2输出的数据，选择电路2918可选择从存储器块MB3输出的数据，选择电路2919可选择从冗余块RMB输出的数据。
图7示出图4A中的第一单元修复控制器中的地址存储表的示例。
参照图7，地址存储表420包括第一存储器单元421、第二存储器单元423和感测单元425。第一存储器单元421可以是电路并且存储将被修复的源列地址SRCA，第二存储器单元423可以是电路并且存储用于替换源列地址SRCA的目标列地址DSCA。地址存储表420可被实现为反熔丝阵列或内容可寻址存储器(CAM)。感测单元425响应于指针信号TPS，将存储在第一存储器单元421和第二存储器单元423中的(由指针信号TPS指示的)位置中的源列地址SRCA和目标列地址DSCA输出。在图7中，地址存储表420将与CSL0相关联的列地址CADDR1和与CSL3相关联的列地址CADDR4存储为源列地址SRCA，并将用于替换列地址CADDR1的列地址CADDR4和用于替换列地址CADDR4的冗余列地址RCADDR4存储为目标列地址DSCA。以这种方式，第一存储器块的第一列中的第一常规存储器单元的地址(CADDR1)被替换为目标地址，其中，该目标地址是第一存储器块的第二列中的第二常规存储器单元的地址(CADDR4)，并且第一存储器块的第二列中的第二常规存储器单元的地址(CADDR4)被替换为存储器装置的冗余块中的第一冗余存储器单元的地址(RCADDR4)，并被重新分配给存储器装置的冗余块中的第一冗余存储器单元的地址(RCADDR4)。应注意的是，在一些实施例中，特别是在冗余块RMB与存储器块MB0至MB3具有相同的存储器单元的情况下，地址存储表不需要将第二常规存储器单元的重新分配存储到第一冗余存储器单元。可使用诸如图5的熔丝电路480的熔丝电路来完成该重新分配。
图8是示出根据一个示例性实施例的图7中的地址存储表的示例的示图。
参照图8，地址存储表420可由包括多个反熔丝422的反熔丝阵列来实现。反熔丝422具有与熔丝元件的电特性相反的电特性。反熔丝422是电阻熔丝元件，其中，当电阻熔丝元件未被编程时具有相对高的电阻值，当电阻熔丝元件被编程时具有相对低的电阻值。地址存储表420可通过选择性地编程反熔丝422来存储源列地址SRCA和目标列地址DSCA。
感测单元425包括分别连接到第一存储器单元421和第二存储器单元423的第一子感测单元4251和第二子感测单元4252。第一子感测单元4251和第二子感测单元4252中的每个子感测单元可用NMOS晶体管426来实现。因此，感测单元425响应于指针信号TPS，将源列地址SRCA提供给列地址比较器430，并将目标列地址DSCA提供给选择电路440。
图9A至图9C是用于描述将故障单元替换为同一存储器块中的常规单元并将该常规单元替换为冗余单元的方法的示图。
在图9A至图9C中，存储器块MB0包括连接到字线WL1至WLu和位线BTL1至BTLv的存储器单元，冗余块RMB包括连接到字线WL1至WLu和冗余位线RBTL1至RBTLv的冗余单元。在一些实施例中，冗余块RMB中的冗余位线的数量与常规存储器块中的每个存储器块(诸如MB0)中的位线的数量相同。然而，在其它实施例中，冗余块RMB中的冗余位线的数量小于或大于常规存储器块中的每个存储器块中的位线的数量。
图9A是用于描述位线之间的替换的示图。例如，当在连接到字线WL1和位线BTL1的存储器单元中发生故障时，将位线BTL1替换为位线BTL4，并且可将位线BTL4替换为冗余位线RBTL4。
图9B是用于描述位线的多个部分(例如，位线的多个段)之间的替换的示图。单个位线可被分成两段或更多段，每个段连接到至少一个存储器单元。例如，当在连接到字线WL1和位线BTL1的存储器单元中发生故障时，将位线BTL1中的一段替换为位线BTL4中的一段，并且可将位线BTL4中的所述一段替换为冗余位线RBTL4中的一段。
图9C是用于描述存储器单元之间的替换的示图。例如，当在连接到字线WL1和位线BTL1的存储器单元中发生故障时，将有故障的存储器单元替换为连接到位线BTL4的存储器单元，并且可将连接到位线BTL4的存储器单元替换为连接到冗余位线RBTL4的存储器单元。
图10是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
参照图2A至图10，在操作包括包含多个存储器块和至少一个冗余块的存储器单元阵列的半导体存储器装置的方法中，修复控制电路400a用多个存储器块中的第一存储器块中的第一常规单元修复第一存储器块中的第一故障单元(S100)。在用第一存储器块中的第一常规单元修复第一存储器块中的第一故障单元之前，修复控制电路400a可确定访问列地址是否与指定连接到第一故障单元的第一位线的第一列地址匹配。当访问列地址与第一列地址(源列地址)匹配时，修复控制电路400a执行修复操作。
第一存储器块中的第一故障单元和第一存储器块中的第一常规单元可具有不同的列选择线地址。例如，第一存储器块中的第一故障单元和第一常规单元被连接到由不同列选择线(CSL)信号选择的不同位线。第一存储器块中的第一故障单元和第一常规单元可连接到同一I/O电路。修复控制电路400a将第一存储器块中的第一常规单元替换为冗余块中的第一冗余单元(S200)。第一常规单元和第一冗余单元可具有相同的列选择线地址。第一常规单元和第一冗余单元可分别被连接到不同的I/O电路。
图11是示出根据示例性实施例的图1的存储器系统中的半导体存储器装置的另一示例的框图。
参照图11，半导体存储器装置200b包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址选择电路(RA MUX)240、列地址(CA)锁存器250、存储体行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、I/O门控电路290和数据I/O缓冲器295。
在示例性实施例中，半导体存储器装置200b可包括纠错码(ECC)引擎280。
控制逻辑电路210、修复控制电路400和时序控制电路500可组成访问控制电路205。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。存储体行解码器260包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，并且读出放大器单元285包括分别连接到第一存储体阵列310至第八存储体阵列380的第一存储体读出放大器285a至第八存储体读出放大器285h。第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体读出放大器285a至第八存储体读出放大器285h可形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每个存储体阵列包括在多个字线WL和多个位线BTL的交叉点处形成的多个存储器单元MC。
地址寄存器220从存储器控制器100接收地址ADDR，其中，地址ADDDR包括存储体地址BANK_ADDR、行地址RADDR和列地址CADDR。地址寄存器220将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收到的行地址RADDR提供给行地址选择电路240，将接收到的列地址CADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR产生存储体控制信号。响应于存储体控制信号，与存储体地址BANK_ADDR相应的第一存储体行解码器260a至第八存储体行解码器260h之一被激活，并且响应于存储体控制信号，与存储体地址BANK_ADDR相应的第一存储体列解码器270a至第八存储体列解码器270h之一被激活。
行地址选择电路240从地址寄存器220接收行地址RADDR，并且从刷新计数器245接收刷新行地址REF_ADDR。行地址选择电路240选择性地将行地址RADDR或者刷新行地址REF_ADDR输出为行地址RA。从行地址选择电路240输出的行地址RA被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的由存储体控制逻辑230激活的一个存储体行解码器对从行地址选择电路240输出的行地址RA进行解码，并激活与行地址RA相应的字线。例如，被激活的存储体行解码器将字线驱动电压施加到与行地址RA相应的字线。另外，被激活的存储体行解码器激活与从修复控制电路400输出的备用行地址SRA相应的备用字线，同时激活与行地址RA相应的字线。
列地址锁存器250从地址寄存器220接收列地址CADDR，并临时地存储接收到的列地址CADDR。在一些实施例中，在突发模式下，列地址锁存器250产生从接收的列地址CADDR递增的列地址。列地址锁存器250将临时存储或产生的列地址施加到第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的被激活的一个存储体列解码器通过I/O门控电路290将与存储体地址BANK_ADDR和列地址CADDR相应的读出放大器激活。第一存储体列解码器270a至第八存储体列解码器270h中的每个存储体列解码器可包括修复控制电路，并且在第一存储体列解码器270a至第八存储体列解码器270h中的被激活的一个存储体列解码器中所包括的修复控制电路可用相应存储体阵列的至少一个存储器块中的第一常规单元修复同一存储器块中的故障单元，并且可将第一常规单元替换为相应存储体阵列中的冗余块中的第一冗余单元。
I/O门控电路290包括用于选通输入/输出数据的电路，并且还包括用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列310至第八存储体阵列380的写入驱动器。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的数据是由与所述一个存储体阵列(数据将从中被读取)连接的读出放大器感测的，并被存储在读取数据锁存器中。可经由数据I/O缓冲器295将存储在读取数据锁存器中的数据提供给存储器控制器100。将被写入到第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的数据可由写入驱动器写入一个存储体阵列中。
当半导体存储器装置200b包括ECC引擎280时，ECC引擎280可对将被写入的数据执行ECC编码以向I/O门控电路290提供码字，并且可对读取的码字执行ECC解码以向数据I/O缓冲器295提供校正的数据。
数据I/O缓冲器295可基于时钟信号CLK在半导体存储器装置200b的写入操作中将来自存储器控制器100的数据DQ提供给ECC引擎280，并且可在半导体存储器装置200b的读取操作中将来自ECC引擎280的数据DQ提供给存储器控制器100。
控制逻辑电路210可控制半导体存储器装置200b的控制操作。例如，控制逻辑电路210可产生用于半导体存储器装置200b的控制信号，以便执行写入操作或者读取操作。控制逻辑电路210包括命令解码器211和模式寄存器212，其中，命令解码器211对从存储器控制器100接收的命令CMD进行解码，模式寄存器212设置半导体存储器装置200b的操作模式。
例如，命令解码器211可通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令CMD相应的控制信号。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，并且将第二控制信号CTL2提供给ECC引擎280。
图12示出图11的半导体存储器装置中的第一存储体阵列的示例。
参照图12，第一存储体阵列310包括常规单元阵列NCA和冗余单元阵列RCA。常规单元阵列NCA包括多个字线WL1至WLm(m是大于2的自然数)、多个位线BTL1至BTLn(n是大于2的自然数)以及多个存储器单元MC，其中，所述多个存储器单元MC被布置在字线WL1至WLm与位线BTL1至BTLn之间的交叉点处。冗余单元阵列RCA包括多个冗余单元RMC，其中，所述多个冗余单元RMC被布置在字线WL1至WLm与多个冗余位线RBTL1至RBTLt之间的交叉点处。
图13是示出根据示例性实施例的图11的半导体存储器装置中的存储体列解码器中的每个存储体列解码器中包括的修复控制电路的框图。
参照图13，修复控制电路400b可包括故障地址存储电路410、行地址比较器415和单元修复控制器402a。
尽管修复控制电路400b被示出包括单元修复控制器402a，但是修复控制电路400b可包括多个单元修复控制器和冗余修复控制器，如图15所示。
故障地址存储电路410存储存储器单元阵列300的常规单元阵列中出现的至少一个缺陷单元(即，故障单元)的行地址信息FRAI和列地址信息FCAI。故障地址存储电路410包括用于存储至少一个缺陷单元的位置信息的非易失性存储器装置。例如，故障地址存储电路410可包括用于存储至少一个缺陷单元的位置信息的反熔丝。存储在故障地址存储电路410中的至少一个缺陷单元的位置信息可被更新。
例如，当连续使用半导体存储器装置200b时引起的在常规单元阵列中出现的缺陷单元的位置信息可在故障地址存储电路410中被更新。另外，在半导体存储器装置200b被封装之后出现的附加缺陷单元的位置信息可在故障地址存储电路410中被更新。可通过测试半导体存储器装置200b中是否出现故障位来获得缺陷单元的这种位置信息。可在半导体存储器装置200b被封装之前(即，在晶片级)执行测试，或者可在半导体存储器装置200b被封装之后执行测试。根据示例性实施例，可使用修复控制电路400来执行封装后修复(PPR)。
所述至少一个故障单元的位置信息可以是至少一个缺陷单元的行地址信息FRAI和列地址信息FCAI。
行地址比较器415存储从故障地址存储电路410接收的行地址信息FRAI。行地址比较器415可在半导体存储器装置200b被驱动的同时或者在半导体存储器装置200b被驱动之后的期望时间段，从故障地址存储电路410接收行地址信息FRAI。行地址比较器415接收访问地址ADDR的行地址RADDR，将行地址RADDR与行地址信息FRAI进行比较，并在行地址RADDR与行地址信息FRAI匹配时输出行匹配信号RM。
单元修复控制器402a可包括表指针405、地址存储表420b、列地址比较器430、与(AND)门435、选择电路440和列选择线驱动器450。
地址存储表420b可顺序地将故障单元的列地址信息FCAI和用于修复故障单元的第一常规单元的列地址信息存储为源列地址SRCA，并且可顺序地将第一常规单元的列地址信息和用于修复第一常规单元的第二常规单元的列地址信息存储为目标列地址DSCA。表指针405可响应于顺序地改变的访问列地址CADDR，向地址存储表420b产生反复切换的表指向信号TPS。地址存储表420b可响应于表指向信号TPS输出源列地址SRCA和与源列地址SRCA相应的目标列地址DSCA。
列地址比较器430可将访问列地址CADDR与来自地址存储表420b的源列地址SRCA进行比较，并输出表示比较结果的第一匹配信号MTH1。AND门435对行匹配信号RM和第一匹配信号MTH1执行AND运算以输出第二匹配信号MTH2。选择电路440可响应于第二匹配信号MTH2选择来自地址存储表420b的目标列地址DSCA和访问列地址CADDR之一，以将所选择的一个输出为目标列地址CA。列选择线驱动器450可输出用于选择(使能)与目标列地址CA相应的位线的列选择线信号CSLa。
例如，当行匹配信号RM是低电平时或者当访问列地址CADDR与源列地址SRCA不匹配时，选择电路440可响应于第二匹配信号MTH2，将访问列地址CADDR输出为目标列地址CA。例如，当行匹配信号RM是高电平时或者当访问列地址CADDR与源列地址SRCA匹配时，选择电路440可响应于第二匹配信号MTH2，将目的列地址DSCA输出为目标列地址CA。
图14示出图13的修复控制电路中的故障地址存储电路的示例。
参照图14，故障地址存储电路410包括反熔丝阵列411、控制单元412、感测单元413和寄存器单元414。
反熔丝阵列411包括分别连接到p个行与q个列的交叉点的p×q个反熔丝(AF)。反熔丝阵列411包括p个字线AWL1至AWLp以及q个位线ABL1至ABLq，其中，p个字线AWL1至AWLp用于访问布置在p个行上的反熔丝(AF)，q个位线ABL1至ABLq被布置为与q个列相应以便传送从反熔丝(AF)读取的信息。
控制单元412对反熔丝阵列411中的故障单元的位置信息进行编程，或者从反熔丝阵列411读取故障单元的位置信息。感测单元413可感测和放大从反熔丝阵列411接收的故障单元的位置信息，并且输出放大的结果。寄存器单元414可临时存储从感测单元413接收的故障单元的位置信息。寄存器单元414将故障单元的行地址信息FRAI和列地址信息FCAI分别输出到行地址比较器420和地址存储表420b。
图15示出图11的半导体存储器装置的一部分。
在图15中，示出了第一存储体阵列310、I/O门控电路290、列解码器270a和数据I/O缓冲器295。
参照图15，第一存储体阵列310包括常规单元阵列NCA和冗余单元阵列RCA。常规单元阵列NCA包括多个存储器块MB0至MB15(即，311至313)，并且冗余单元阵列RCA包括至少一个冗余块314。存储器块311至313是确定半导体存储器装置200b的存储器容量的存储器块。冗余块314用于冗余修复。
在存储器块311至313中的每个存储器块中，多个存储器单元按行和列排列。在冗余块314中，多个冗余单元按行和列排列。
I/O门控电路290包括多个I/O电路292a至292d和多个列选择电路296a至296d，并且列选择电路296a至296d可将I/O电路292a至292d之一连接到存储器块311、312和313以及冗余块314中的相应一个。列选择电路296a至296d中的每个列选择电路可包括多个列选择晶体管297a至297h，并且多个列选择晶体管297a至297h分别响应于列选择线信号CSLa至CSLg将相应存储器块中或冗余块314中的多个位线或者一个位线连接到相应的I/O电路。多个I/O电路292a至292d可响应于来自控制逻辑电路210的第一控制信号CTL1，通过数据线(未示出)被连接到数据I/O缓冲器296。例如，当列选择线信号被施加到列选择晶体管297a时，可同时选择存储器块311至313和冗余块中的每一个中的被连接到列选择晶体管297a的一个或更多个位线。当列选择线信号被施加到列选择晶体管297h时，可同时选择存储器块311至313和冗余块中的每一个中的被连接到列选择晶体管297h的一个或更多个位线。
列解码器270a可包括预解码器(未示出)、多个单元修复控制器402a至402c和冗余修复控制器402d。预解码器可对访问列地址CADDR进行解码，以通常将解码的列地址提供给多个单元修复控制器402a至402c和冗余修复控制器402d。
单元修复控制器402a至402c和冗余修复控制器402d可通常接收访问列地址CADDR或解码的列地址，并且可为相应的列选择电路296a至296d提供施加到存储器块311至313和冗余块314的列选择线信号CSLa至CSLg。
修复控制电路400b将存储器块311至313中的至少一个存储器块中的至少一个故障单元修复为同一存储器块中的第一常规单元，将第一常规单元替换为同一存储器块中的第二常规单元，并将第二常规单元替换为冗余块314中的第一冗余单元。因此，修复控制电路400b可以以基本上最高的效率使用冗余块中314中的冗余资源。
图16A示出在图15的半导体存储器装置中执行的修复操作。
参照图16A，第一存储体阵列310的修复情况541如下。存储器块MB0和MB15中的每个存储器块包括由列选择线信号CSL0选择的位线上的故障单元。如附图标记531所示，通过使能列选择线信号CSL3而不是列选择线信号CSL0，来用存储器块MB0中的第一常规单元修复存储器块MB0中的故障单元，如附图标记532所示，通过使能列选择线信号CSL7而不是列选择线信号CSL3，来替换存储器块MB0中的第一常规单元，并且如附图标记533所示，将存储器块MB0中的第二常规单元替换为冗余块314中的相应冗余单元。另外，用冗余块314中的相应冗余单元来修复存储器块MB15中的与CSL0相关联的故障单元，如附图标记534所示。
当通过访问列地址CADDR指定存储器块311至314中的每个存储器块中的CSL0操作542时，在存储器块MB0中选择与CSL3相应的第一常规单元而不是故障单元，在存储器块MB1中选择与CSL0相应的常规单元，并且选择与CSL0相应的冗余单元而不是存储器块MB15中的故障单元。
当通过访问列地址CADDR指定存储器块311至314中的每个存储器块中的CSL3操作543时，在存储器块MB0中选择与CSL7相应的第二常规单元而不是第一常规单元，在存储器块MB1中选择与CSL3相应的常规单元，并且在存储器块MB15中选择与CSL3相应的常规单元。
当通过访问列地址CADDR指定存储器块311至314中的每个存储器块中的CSL7操作544时，选择与CSL7相应的相应冗余单元而不是在存储器块MB0中的与CSL7相应的常规单元，在存储器块MB1中选择与CSL7相应的常规单元，并且在存储器块MB15中选择与CSL7相应的常规单元。
如图16A中可见，与图6A相似，修复控制电路被配置为：将第一存储器块的第一列中的第一常规存储器单元(例如，存储器块MB0中编号为3的列中的单元)替换为第一存储器块的第二列中的第二常规存储器单元(例如，存储器块MB0中编号为7的列中的单元)，并且通过使用第一冗余块的第一列冗余存储器单元(例如，冗余块RMB中编号为7的列)中的第一冗余存储器单元来替换第一存储器块的第二列的第二常规存储器单元。在该示例中，通过使用第一冗余存储器单元来替换第二常规存储器单元的步骤包括：使第一冗余存储器单元存储去往第二常规存储器单元的数据。如图16A中进一步所示，修复控制电路还被配置为：用第一常规存储器单元(例如，存储器块MB0中编号为3的列中的单元)来修复第一存储器块的另一列(例如，存储器块MB0中编号为0的列)中的故障存储器单元。
图16B示出图15的半导体存储器装置中的第一存储体阵列的另一示例。
在图16B中，在第一存储体阵列310b中，存储器块MB0至MB3中的每个存储器块的大小大于冗余块RMB2的大小，然而，在图16A中的第一存储体阵列310中，存储器块MB0至MB15中的每个存储器块的大小与冗余块RMB的大小相同。在图16B中的第一存储体阵列310b中，存储器块MB0至MB3中的每个存储器块的大小是冗余块RMB2的大小的两倍。
在图16B中，可基于访问列地址的最高有效位(MSB)将存储器块MB0至MB3中的每个存储器块划分为与CSL0至CSL3相应的上部块和与CSL4至CSL7相应的下部块。当故障单元如图16B中那样分布时，可通过确定修复情况使得存储器块MB0、MB1和MB2中的故障单元和冗余块RMB中的冗余资源不重叠，来支持半导体存储器装置200b的突发操作。
也就是说，与存储器块MB1相关联的熔丝信息FI_MB1被设置为选择与CSL5相应的常规单元而不是与CSL4相应的故障单元，并且与存储器块MB2相关联的熔丝信息FI_MB2被设置为选择与CSL2相应的常规单元而不是与CSL0相应的故障单元。另外，当在存储器块MB0至MB3中的每个存储器块中指定CSL0和CSL4时，在冗余块RMB2中选择与CSL0相应的冗余单元。熔丝电路480b可分别存储用于CSL0操作、CSL1操作和CSL2操作的熔丝信息MB0_L、MB1_H和MB2_L。
图16C示出图15的半导体存储器装置中的第一存储体阵列的另一示例。
在图16C中，在第一存储体阵列310c中，存储器块MB0至MB7中的每个存储器块的大小与冗余块RMB3的大小相同。
参照图16C，第一存储体阵列310c可包括多个存储器块MB0至MB7和冗余块RMB3。
存储器块MB0包括由列选择线信号CSL0和CSL1选择的位线上的第一故障单元和第二故障单元，并且冗余块RMB3包括由列选择线信号CSL0和CSL1选择的位线上的第一故障冗余单元和第二故障冗余单元。通过使能列选择线信号CSL2而不是列选择线信号CSL0，由存储器块MB0中的第一常规单元修复存储器块MB0中的第一故障单元。顺序地由存储器块MB1至MB7中的每个存储器块中的第二常规单元和冗余块RMB3中的第三冗余单元替换存储器块MB0中的第一常规单元。顺序地由存储器块MB1至MB7中的每个存储器块中的第二常规单元和冗余块RMB3中的第二冗余单元替换存储器块MB0中的与CSL1相关联的第二故障单元，并且因为冗余块RMB3中的第二冗余单元是故障冗余单元，所以由冗余块RMB3中的第四冗余单元替换冗余块RMB3中的第二冗余单元。
在图16C中，可通过确定用于修复存储器块MB0中的故障单元的修复条件使得RMB3中的冗余资源不重叠来支持半导体存储器装置200b的突发操作。
也就是说，与存储器块MB0相关联的熔丝信息FI_MB0被设置为选择与CSL2相应的常规单元而不是与CSL0相应的故障单元，并且与冗余单元RMB3相关联的熔丝信息FI_MB3被设置为选择与CSL3相应的冗余单元而不是与CSL1相应的故障冗余单元。熔丝电路480c可分别存储用于CSL1和CSL2的熔丝信息。
图17A示出图13的修复控制电路中的地址存储表的示例。
参照图17A，地址存储表420b包括第一存储器单元421b、第二存储器单元423b和感测单元425b。第一存储器单元421b存储将被修复的源列地址SRCA，第二存储器单元423b存储将替换源列地址SRCA的目标列地址DSCA。地址存储表420b可被实现为反熔丝阵列或内容可寻址存储器(CAM)。感测单元425b响应于指针信号TPS，将存储在第一存储器单元421b和第二存储器单元423b中的(由指针信号TPS指示的)位置中的源列地址SRCA和目标列地址DSCA输出。在图17A中，地址存储表420b将与CSL0相关联的列地址CADDR1、与CSL3相关联的列地址CADDR4和与CSL7相关联的列地址CADDR8存储为源列地址SRCA，并将用于替换列地址CADDR1的列地址CADDR4、用于替换列地址CADDR4的列地址CADDR8和用于替换列地址CADDR8的冗余列地址RCADDR4存储为目标列地址DSCA。
图17B示出根据示例实施例的减少与修复操作相关联的若干熔丝的示例。
参照图17B，主熔丝信息MFB可包括两个位，并且主熔丝信息MFB可具有“00”、“01”、“10”和“11”之一。在图17B中，主熔丝信息MFB与故障单元的熔丝信息FFI合并。
在图17B中，6位熔丝信息可指定48个地址。例如，主熔丝信息MFB“00”可表示不应用修复操作，主熔丝信息MFB“01”、“10”和“11”可被用作用于指定故障单元的信息。另外，故障单元的具有4位的熔丝信息可指定16个地址。也就是说，与故障单元的熔丝信息FFI合并的主熔丝信息MFB“01”、“10”和“11”中的每个主熔丝信息MFB可指定16个地址，并且6位熔丝信息可指定48个地址。当48个地址中的34个地址被使用时，6位熔丝信息之一可被减少。
图17C示出根据示例实施例的减少与修复操作相关联的若干熔丝的另一示例。
参照图17C，可将源信息SR和目标信息DS之一与主熔丝信息MFB合并。图17C示出将目标信息DS与主熔丝信息MFB合并，并且产生合并信息MFB&DS。合并信息MFB&DS包括3个位，并且源熔丝信息SRFI包括6个位。在图17C中，与存储器块MB相关联的1个位由2个邻近的列块共享，并且可减少一些熔丝。
图17D详细示出实现图17C的示例的示例。
参照图17D，与目标信息合并的主熔丝信息MFB’(与图17C中的合并信息MFB&DS相应)可包括三位模式S[9]S[8]S[7]。当模式S[9]S[8]S[7]具有“000”值时，表示不使用修复操作。当模式S[9]S[8]S[7]具有不同于“000”的值时，主熔丝信息MFB’可包括目标信息的多个位或用于指定常规单元的地址的多个位中的一部分。如图17D中所示，可通过选择性地翻转源信息的高位CA9、CA8和CA7来获得作为目标信息的常规单元的列地址CADDR。
图17E示出根据示例实施例的单元修复控制器的示例。
参照图17E，单元修复控制器501可包括列地址比较器510、常规解码器520、目标解码器530、选择电路(MUX)540和列选择线(CSL)驱动器550。
列地址比较器510将访问列地址CADDR和从图13中的地址存储表420b输出的源列地址SRCA进行比较，并且输出表示访问列地址CADDR和源列地址SRCA的比较结果的命中信号HIT1。常规解码器520响应于列选择主信号PCSLM对访问列地址CADDR进行解码，以输出第一解码列地址DCADDR。
目标解码器530响应于列选择主信号PCSLM对从地址存储表420b输出的目标列地址DSCA进行解码，以输出第二解码列地址DDCSA。
选择电路540响应于命中信号HIT选择第一解码列地址DCADDR和第二解码列地址DDCSA之一，以将被选择的一个输出为解码目标列地址DCA。列选择线驱动器550接收解码目标列地址DCA，并且输出列选择线信号CSL以选择(激活)与解码目标列地址DCA相应的位线。
图17F示出根据示例实施例的单元修复控制器的另一示例。
参照图17F，单元修复控制器502可包括列地址比较器515、反相器517、选择电路(MUX)545、常规解码器525和列选择线(CSL)驱动器555。
列地址比较器515将访问列地址CADDR与源列地址SRCA和附加位AB1进行比较，并且输出表示访问列地址CADDR与源列地址SRCA和附加位AB1的比较结果的命中信号HIT21。附加位AB1可包括4个位。
附加位AB1中的3个位可相当于如参照图17C描述的与目标信息DS合并的主熔丝信息MFB，并且附加位AB1中的1个位可以是由2个邻近的列块共享的位。
访问列地址CADDR可包括高位CADDR_MSB和低位CADDR_LSB。反相器517将访问列地址CADDR的高位CADDR_MSB反相。选择电路545响应于命中信号HIT21输出以下内容之一：反相器517的输出、以及访问列地址CADDR的高位CADDR_MSB。
常规解码器525响应于列选择主信号PCSLM对选择电路545的输出和访问列地址CADDR的低位CADDR_LSB进行解码，以输出解码目标列地址DCA。列选择线驱动器555接收解码的目标列地址DCA，并且输出列选择线信号CSL以选择(激活)与解码的目标列地址DCA相应的位线。
访问列地址CADDR的高位CADDR_MSB可被编码为如图17D所示。
当存储器块中的故障单元被用同一存储器块中的常规单元修复时，可使用图17E的单元修复控制器501和图17F的单元修复控制器502。
图17G示出根据示例实施例的单元修复控制器的另一示例。
参照图17G，单元修复控制器503可包括列地址比较器516、反相器517、选择电路(MUX)545、常规解码器525和列选择线(CSL)驱动器555。
列地址比较器516将访问列地址CADDR与源列地址SRCA和附加位AB2进行比较，并且输出表示访问列地址CADDR与源列地址SRCA和附加位AB2的比较结果的命中信号HIT22。附加位AB2可包括3个位。
访问列地址CADDR可包括高位CADDR_MSB和低位CADDR_LSB。反相器517将访问列地址CADDR的高位CADDR_MSB反相。选择电路545响应于命中信号HIT22输出以下内容之一：反相器517的输出、以及访问列地址CADDR的高位CADDR_MSB。
常规解码器525响应于列选择主信号PCSLM对选择电路545的输出和访问列地址CADDR的低位CADDR_LSB进行解码，以输出解码的目标列地址DCA。列选择线驱动器555接收解码的目标列地址DCA，并且输出列选择线信号CSL以选择(激活)与解码的目标列地址DCA相应的位线。
访问列地址CADDR的高位CADDR_MSB可被编码为如图17D所示。
因为2个邻近存储器块共享熔丝，所以附加位AB2包括3个位。当存储器块中的故障单元被用同一存储器块中的常规单元修复时，可使用图17G的单元修复控制器503。
图17H示出根据示例实施例的单元修复控制器的另一示例。
参照图17H，单元修复控制器504可包括列地址比较器515、反相器517、选择电路(MUX)546、解码器526、列选择线(CSL)驱动器556、列地址比较器518、反相器519、选择电路(MUX)548、解码器527和列选择线(CSL)驱动器557。
列地址比较器515将访问列地址CADDR与源列地址SRCA和包括4个位的附加位AB1进行比较，并且输出命中信号HIT31，其中，命中信号HIT31表示访问列地址CADDR与源列地址SRCA和附加位AB1的比较结果。
访问列地址CADDR可包括高位CADDR_MSB和低位CADDR_LSB。反相器517将访问列地址CADDR的高位CADDR_MSB反相。
列地址比较器518将访问列地址CADDR与源列地址SRCA和附加位AB1进行比较，并且输出命中信号HIT32，其中，命中信号HIT32表示访问列地址CADDR与源列地址SRCA和附加位AB1的比较结果。
反相器519将访问列地址CADDR的高位CADDR_MSB反相。
选择电路546输出以下内容之一：反相器517的输出、以及访问列地址CADDR的高位CADDR_MSB。解码器526对选择电路546的输出和访问列地址CADDR的低位CADDR_LSB进行解码，以输出解码的目标列地址DCA。列选择线驱动器556接收解码的目标列地址DCA，并且输出列选择线信号CSLa1以选择(激活)与解码的目标列地址DCA相应的位线。
选择电路548输出以下内容之一：反相器519的输出、以及访问列地址CADDR的高位CADDR_MSB。解码器527对选择电路548的输出和访问列地址CADDR的低位CADDR_LSB进行解码，以输出解码的目标列地址DCA’。列选择线驱动器557接收解码的目标列地址DCA’，并且输出列选择线信号CSLa2以选择(激活)与解码的目标列地址DCA’相应的位线。
当故障单元被用两个邻近存储器块中的常规单元修复时，可使用图17H的单元修复控制器504。
图18是示出根据示例性实施例的操作半导体存储器装置的方法的流程图。
参照图11至图18，在操作包括包含多个存储器块和至少一个冗余块的存储器单元阵列300的半导体存储器装置200b的方法中，修复控制电路400b用多个存储器块中的第一存储器块中的第一常规单元修复第一存储器块中的第一故障单元(S310)。修复控制电路400b通过将指定连接到第一故障单元的第一位线的第一列地址与指定连接到第一常规单元的第二位线的第二列地址交换，来用第一常规单元修复第一故障单元。修复控制电路400b将多个存储器块中的第一存储器块中的第一常规单元替换为第一存储器块中的第二常规单元(S330)。第一存储器块中的第一故障单元、第一常规单元和第二常规单元可具有不同的列选择线地址。例如，将第一存储器块中的第一故障单元、第一常规单元和第二常规单元连接到由不同列选择线(CSL)信号选择的不同位线。可将第一存储器块中的第一故障单元、第一常规单元和第二常规单元连接到相同的I/O电路。
修复控制电路400a将第一存储器块中的第二常规单元替换为冗余块中的第一冗余单元(S350)。第二常规单元和第一冗余单元可具有相同的列选择线地址，并且可在相应的存储器块阵列内具有相同的相对位置。可将第二常规单元和第一冗余单元分别连接到不同的I/O电路。
图19是示出根据示例性实施例的半导体存储器装置的框图。
参照图19，半导体存储器装置600可包括在堆叠芯片结构中提供软错误分析和校正功能的第一组管芯610和第二组管芯620。
第一组管芯610可包括至少一个缓冲管芯611。第二组管芯620可包括堆叠在第一组管芯610上并且通过多个硅通孔(TSV)线传输数据的多个存储器管芯620-1至620-r。
存储器管芯620-1至620-r中的至少一个可包括第一类型纠错码(ECC)引擎622，其中，第一类型ECC引擎622基于将被发送到第一组管芯610的传输数据产生传输奇偶校验位。第一类型ECC引擎622可被称为“单元核心ECC引擎”。
缓冲管芯611可包括第二类型ECC引擎612，其中，当传输错误从通过TSV线接收的传输数据中被检测到时，第二类型ECC引擎612使用传输奇偶校验位校正传输错误并产生纠错后的数据。第二类型ECC引擎612可被称为“取道ECC引擎”。缓冲管芯611可包括修复控制电路614，并且修复控制电路614可使用图13的修复控制电路400b。
半导体存储器装置600可以是通过TSV线传输数据和控制信号的堆叠芯片型存储器装置或堆叠存储器装置。TSV线也可被称为“贯通电极”。
第一类型ECC引擎622可在发送传输数据之前对从存储器管芯620-p输出的数据执行纠错。
通过以上描述，在一个存储器管芯620-r处形成的TSV线组632可包括多个TSV线L1至Lp，并且奇偶校验TSV线组634可包括多个奇偶校验TSV线L10至Lq。可将数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq连接到在存储器管芯620-1至620-r之间相应地形成的微凸块MCB。
存储器管芯620-1至620-r中的至少一个可包括DRAM单元，每个DRAM单元包括至少一个访问晶体管和一个存储器电容器。
半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与存储器控制器通信。第一组管芯610可通过数据总线B10与存储器控制器连接。
被称为单元核心ECC引擎的第一类型ECC引擎622可分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验位和传输数据。输出的传输数据可以是由第一类型ECC引擎622纠错的数据。
被称为取道ECC引擎的第二类型ECC引擎612可基于通过奇偶校验TSV线组634接收的传输奇偶校验位，确定在通过数据TSV线组632接收的传输数据上是否发生传输错误。当检测到传输错误时，第二类型ECC引擎612可使用传输奇偶校验位对传输数据纠正传输错误。当传输错误不可纠正时，第二类型ECC引擎612可输出表示不可纠正的数据错误的发生的信息。
图20是根据示例性实施例的采用图19的半导体存储器装置的3D芯片结构的截面图。
图20示出在没有插入器层的情况下主机和高带宽存储器(HBM)直接连接的3D芯片结构700。
参照图20，可使用倒装芯片凸块FB将主机管芯720(诸如片上系统(SoC)、中央处理器(CPU)或图形处理单元(GPU))布置在印刷电路板(PCB)710上。可将存储器管芯D11至D14堆叠在主机管芯720上，以实现HBM结构。在图20中，省略了图19的缓冲管芯611或逻辑管芯。然而，可将缓冲管芯611或逻辑管芯布置在存储器管芯D11和主机管芯720之间。为了实现HBM(620)结构，可在存储器管芯D11和D14处形成TSV线。可将TSV线与布置在存储器管芯之间的微凸块MCB电连接。
可将本发明构思的方面应用于使用半导体存储器装置的系统。
前述内容是对示例性实施例的说明，而不应被解释为对其进行限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和优点的情况下，可在示例性实施例中进行许多修改。

Claims (20)

1.一种替换存储器装置中的存储器块的第一列常规存储器单元中的存储器单元的方法，所述存储器装置包括多个存储器块和至少一个冗余块，所述方法包括：
将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元的地址替换为目标地址，其中，所述目标地址是第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址；并且
将第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址重新分配给所述至少一个冗余块中的第一冗余块的第一冗余存储器单元的地址。
2.如权利要求1所述的方法，其中，
第一常规存储器单元是故障单元，并且
将第一常规存储器单元的地址替换为所述目标地址的步骤包括修复所述故障单元。
3.如权利要求1所述的方法，还包括：
用第一常规存储器单元修复第一存储器块的第三列常规存储器单元中的故障存储器单元。
4.如权利要求1所述的方法，其中，使用第一列选择线来访问第一常规存储器单元，并且第一常规存储器单元的地址包括第一列选择线的地址，并且所述方法还包括：
将第一列选择线的地址替换为访问第一存储器块的第二列常规存储器单元中的第二常规存储器单元的第二列选择线的地址。
5.如权利要求1所述的方法，还包括：
基于地址存储表来替换第一存储器块的第一列常规存储器单元中的第一常规存储器单元的地址，其中，所述地址存储表存储与源存储器单元相应的源地址和与目标存储器单元相应的目标地址的配对。
6.如权利要求5所述的方法，其中，
第一常规存储器单元是故障单元，
将第一常规存储器单元的地址替换为所述目标地址的步骤包括修复所述故障单元，
所述源地址与故障存储器单元相应。
7.如权利要求5所述的方法，还包括：
接收针对第一列常规存储器单元的第一列地址；
将第一列地址与存储在地址存储表中的第一列源地址进行比较；并且
当第一列地址与存储在地址存储表中的第一列源地址匹配时，将目标地址输出到列选择线驱动器，其中，该目标地址是来自地址存储表的与第一列源地址相应的第一列目标地址。
8.如权利要求5所述的方法，其中，
地址存储表还存储与目标存储器单元相应的目标地址和与冗余存储器单元相应的冗余地址的配对，并且所述方法还包括：
将第一存储器块的第二列常规存储器单元中的第二常规存储器单元的地址重新分配给与第二常规存储器单元的地址配对的冗余地址。
9.如权利要求1所述的方法，其中，
基于存储在熔丝电路中的与列选择线和存储器块有关的信息来进行所述重新分配。
10.如权利要求1所述的方法，还包括：
将所述多个存储器块中的第二存储器块的第一列常规存储器单元中的第二常规存储器单元的地址替换为第二存储器块的第二列常规存储器单元中的第二目标存储器单元的地址，其中，第二目标存储器单元是常规存储器单元，其中：
第一存储器块的第一列常规存储器单元和第二存储器块的第一列常规存储器单元在各自的存储器块内具有相同的相对位置，并且
第一存储器块的第二列常规存储器单元和第二存储器块的第二列常规存储器单元在各自的存储器块内具有不同的相对位置。
11.一种存储器装置，包括：
多个存储器块，每个存储器块包括多列常规存储器单元；
至少一个冗余块，每个冗余块包括多列冗余存储器单元；和
修复控制电路，其中：
修复控制电路被配置为：将所述多个存储器块中的第一存储器块的第一列常规存储器单元中的第一常规存储器单元替换为第一存储器块的第二列常规存储器单元中的第二常规存储器单元，并且通过使用所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元中的第一冗余存储器单元来替换第一存储器块的第二列常规存储器单元中的第二常规存储器单元，其中：
通过使用第一冗余存储器单元来替换第二常规存储器单元的步骤包括使第一冗余存储器单元存储去往第二常规存储器单元的数据。
12.如权利要求11所述的电子装置，其中，
第一冗余块的第一列冗余存储器单元在第一冗余块内具有与第一存储器块的第二列常规存储器单元在第一存储器块内具有的相对位置相同的相对位置。
13.如权利要求12所述的电子装置，其中，
第一常规存储器单元是故障单元，
将第一常规存储器单元替换为第二常规存储器单元的步骤包括修复第一常规存储器单元。
14.如权利要求11所述的电子装置，其中，
修复控制电路还被配置为：将所述多个存储器块中的第二存储器块的第一列常规存储器单元中的第三常规存储器单元替换为第二存储器块的第二列常规存储器单元中的第四常规存储器单元，并且通过使用第一冗余块的第二列冗余存储器单元中的第一冗余存储器单元来替换第二存储器块的第二列常规存储器单元中的第四常规存储器单元。
15.如权利要求14所述的电子装置，其中，
第一存储器块的第一列常规存储器单元在第一存储器块内具有与第二存储器块的第一列常规存储器单元在第二存储器块内的相对位置相同的相对位置，并且
第一存储器块的第二列常规存储器单元在第一存储器块内具有与第二存储器块的第二列常规存储器单元在第二存储器块内的相对位置不同的相对位置。
16.如权利要求15所述的电子装置，其中，
第一存储器块的第二列常规存储器单元在第一存储器块内具有与第一冗余块的第一列冗余存储器单元在第一冗余块内的相对位置相同的相对位置，并且
第二存储器块的第二列常规存储器单元在第二存储器块内具有与第一冗余块的第二列冗余存储器单元在第一冗余块内的相对位置相同的相对位置。
17.如权利要求11所述的电子装置，其中，修复控制电路还被配置为：
用第一常规存储器单元修复第一存储器块的另一列常规存储器单元中的故障存储器单元。
18.一种存储器装置，包括：
多个常规存储器块，每个常规存储器块包括多列常规存储器单元；
至少一个冗余块，每个冗余块包括多列冗余存储器单元；
多个列选择线，用于选择所述多列常规存储器单元和所述多列冗余存储器单元，每个列选择线与列地址相关联；和
修复控制电路，被配置为：
将第一源地址替换为第一目标地址，其中，第一源地址是连接到所述多个常规存储器块中的第一存储器块的第一列存储器单元的第一列选择线的地址，第一目标地址是连接到第一存储器块的第二列存储器单元的第二列选择线的地址；并且
将第二列选择线的地址替换为连接到所述至少一个冗余块中的第一冗余块的第一列冗余存储器单元的第一列选择线的地址。
19.如权利要求18所述的电子装置，其中：
第一存储器块的第一列存储器单元包括故障存储器单元，使得第一源地址是故障地址。
20.如权利要求18所述的电子装置，其中：
第一存储器块的第二列存储器单元在第一存储器块内具有与第一冗余块的第一列冗余存储器单元在第一冗余块内具有的相对位置相同的相对位置。
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