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CN110301040A - 附有载体箔的超薄铜箔 - Google Patents

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CN110301040A
CN110301040A CN201880012137.5A CN201880012137A CN110301040A CN 110301040 A CN110301040 A CN 110301040A CN 201880012137 A CN201880012137 A CN 201880012137A CN 110301040 A CN110301040 A CN 110301040A
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CN
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copper foil
thin copper
metal
extra thin
layers
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范元辰
李先珩
崔恩实
宋基德
金亨哲
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Iljin Materials Co Ltd
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Iljin Materials Co Ltd
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Abstract

根据本发明的一个实施方案的附有载体箔的超薄铜箔包括载体箔、剥离层、第一超薄铜箔、Al层和第二超薄铜箔，其中剥离层可包含具有剥离性能的第一金属(A1)以及有利于第一金属(A1)的镀覆的第二金属(B1)和第三金属(C1)。

Description

附有载体箔的超薄铜箔
技术领域
本发明涉及一种附有载体箔的超薄铜箔，更具体而言，本发明涉及一种与印刷电路板的引线具有高接合性能的附有载体箔的超薄铜箔。
背景技术
通常，引线接合是指使半导体芯片的输入焊垫/输出焊垫与基板(例如，导线架或印刷电路板)的导线或布线图案的一部分彼此连接，从而使半导体芯片的输入焊垫/输出焊垫与导线彼此电连接的方法。
此外，在封装(PKG)印刷电路板中，为了使电阻最小化以降低功率损耗并提高导电性，可将诸如银-钯(Ag-Pd)之类的昂贵金属用于电路中与引线接合的部分处的电极。
这里，在众多金属中，Ag具有高的导热性和导电性，而Pd是铂族金属之一，Pd的延性低于Pt，而展性高于Pt，并且比Pt更便宜且更轻，以用于各种合金中，因此Ag和Pd的合金(即Ag-Pd)主要用于印刷电路板。
然而，在使用由Ag-Pd等形成的电极的方法中，首先，通过使用特定的银(Ag)浆对半导体芯片的上表面和与铝线接合的部分进行丝网印刷以形成接合垫，然后使用环氧树脂等将铝线附接至接合垫并固化以进行超声波(楔形)接合。然而，在常规方法(韩国专利公开No.2014-0049632)中，制造方法复杂，并且由于焊垫是用银浆制造的，因而制造成本增加，并且制造设备也昂贵。
发明内容
【技术问题】
本发明旨在提供一种与印刷电路板的引线具有高接合性能的附有载体箔的超薄铜箔。
【技术方案】
根据本发明的实施方案，附有载体箔的超薄铜箔包括载体箔、剥离层、第一超薄铜箔、Al层和第二超薄铜箔，其中剥离层包含具有剥离性能的第一金属(A1)以及有利于第一金属(A1)的镀覆的第二金属(B1)和第三金属(C1)。
根据本发明的实施方案，Al层的厚度(t1)和半导体芯片的接合垫的厚度(t2)可满足表达式约0.0005≤t1/t2≤约3.0。
根据本发明的实施方案，Al层的厚度(t1)和半导体芯片的接合引线的厚度(t3)可满足表达式约0.0005≤t1/t3≤约3.0。
根据本发明的实施方案，载体箔的无光面或光泽面的表面粗糙度可为约2.0μm以下，并且Al层可通过电镀或溅射而形成且表面粗糙度可为约2.0μm以下。
根据本发明的实施方案，Al层通过电镀或溅射而形成，并且载体箔的无光面或光泽面的表面粗糙度(r1)和Al层的表面粗糙度(r2)可满足表达式r2/r1≤约3.0。
根据本发明的实施方案，第一金属(A1)可为Mo或W，并且第二金属(B1)和第三金属(C1)可为选自由Fe、Co和Ni组成的组中的两种不同的金属。
根据本发明的实施方案，在剥离层中，第一金属(A1)的含量(a3)的范围可为约30重量％至约89重量％，第二金属(B1)的含量(b3)的范围可为约10重量％至约60重量％，并且第三金属(C1)的含量(c3)的范围可为约1重量％至约20重量％。
根据本发明的实施方案，剥离层的沉积量的总和的范围可为约50μg/dm2至约10,000μg/dm2。
根据本发明的实施方案，第一金属(A1)、第二金属(B1)和第三金属(C1)中的至少一者可为有机金属。
根据本发明的实施方案，第一超薄铜箔和第二超薄铜箔可通过电镀或溅射而形成。
根据本发明的实施方案，附有载体箔的超薄铜箔包括载体箔、防扩散层、剥离层、防氧化层、第一超薄铜箔、Al层和第二超薄铜箔，其中剥离层包含具有剥离性能的第一金属(A1)以及有利于第一金属(A1)的镀覆的第二金属(B1)和第三金属(C1)，并且防扩散层和防氧化层包含选自由Ni、Co、Fe、Cr、Mo、W、Al和P组成的组中的至少一种元素。
【有益的效果】
根据本发明，在半导体封装的引线接合方法中，芯片与基板之间的引线接合特性是优异的。
此外，当制造基板时，附有载体箔的超薄铜箔具有铜箔所需的优异特性，例如接合强度、耐热接合强度、耐化学品性和耐蚀刻性。
附图说明
图1为示出根据本发明的第一实施方案的附有载体箔的超薄铜箔的示意性截面图。
图2示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的截面的聚焦离子束(FIB)图像。
图3示出了当未形成Al层时，无光面和光泽面的表面图像。
图4示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。
图5示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的截面的FIB图像。
图6为根据本发明的第一实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
图7为示出根据本发明的第二实施方案的附有载体箔的超薄铜箔的示意性截面图。
图8示出了根据本发明的第二实施方案的附有载体箔的超薄铜箔的截面的FIB图像。
图9示出了当未形成Al层时，无光面和光泽面的表面图像。
图10示出了根据本发明的第二实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。
图11为根据本发明的第二实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
图12为示出根据本发明的第三实施方案的附有载体箔的超薄铜箔的示意性截面图。
图13示出了根据本发明的第三实施方案的附有载体箔的超薄铜箔的截面的FIB图像。
图14示出了当未形成Al层时，无光面和光泽面的表面图像。
图15示出了根据本发明的第三实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。
图16为根据本发明的第三实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
具体实施方式
在下文中，将参照附图详细描述本发明的具体实施方案。同时，本发明的精神不限于所提出的实施方案，并且在不脱离本发明的精神的情况下，本发明所属领域的技术人员可以通过添加、修改和删除另一个元件而容易地提出落入本发明的精神内的另一回归发明或另一实施方案。
在全文中，将使用相同的附图标记来表示实施方案的附图中所示出的相同范围内具有相同功能的相同或相似的元件。
本发明提供了一种用于印刷电路板的铜箔，该铜箔提高了印刷电路板的引线与印刷电路板之间的接合强度，同时简化了半导体基板的制造方法，从而缩短了制造时间以提高产量并大大降低了制造成本。
通常，引线接合是指使半导体芯片的输入焊垫/输出焊垫与基板(例如，导线架或印刷电路板)的导线或布线图案的一部分彼此连接，从而使半导体芯片的输入焊垫/输出焊垫与导线彼此电连接的方法。
通常，在封装(PKG)印刷电路板中，为了使电阻最小化以降低功率损耗并提高导电性，诸如银-钯(Ag-Pd)之类的昂贵金属已用于电路中与引线接合的部分处的电极。
这里，在金属中，Ag具有高的导热性和导电性，而Pd是铂类金属之一，Pd的延性低于Pt，而展性高于Pt，并且比Pt更便宜且更轻，以用于各种合金中，因此Ag和Pd的合金(即Ag-Pd)主要用于印刷电路板。
然而，在使用由Ag-Pd形成的电极的方法中，首先，通过使用特定的银(Ag)浆对半导体芯片的上表面和与铝线接合的部分进行丝网印刷以形成接合垫，并且使用环氧树脂等将铝线附接至接合垫并固化以进行超声波(楔形)接合。然而，在此类常规方法中，制造方法复杂，并且由于焊垫是用银浆制造的，因而制造成本增加，并且制造设备也昂贵。
在下文中，在根据本发明的实施方案的附有载体的超薄铜箔中，提供了这样一种超薄铜箔，该超薄铜箔由于形成有铝(Al)层而提高了半导体封装的引线接合方法中的半导体芯片与基板之间的引线接合性能，并且当制造基板时，该超薄铜箔具有铜箔所需的优异特性，例如接合强度、耐热接合强度、耐化学品性和耐蚀刻性。
[第一实施方案]
图1为示出根据本发明的第一实施方案的附有载体箔的超薄铜箔的示意性截面图。图2示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的截面的聚焦离子束(FIB)图像。图3示出了当未形成Al层时，无光面和光泽面的表面图像。
图4示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。图5示出了根据本发明的第一实施方案的附有载体箔的超薄铜箔的截面的FIB图像。
图6为根据本发明的第一实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
参照图1至图5，根据本发明的第一实施方案的附有载体箔的超薄铜箔100可包括载体箔1、剥离层2、第一超薄铜箔3、Al层4和第二超薄铜箔5。
附有载体箔的超薄铜箔100可通过在载体箔1上依次堆叠剥离层2、第一超薄铜箔3、Al层4和第二超薄铜箔5而形成。
可将铝箔、不锈钢箔、钛箔、铜箔或铜合金箔用作载体箔1。例如，可使用电解铜箔、电解铜合金箔、轧制铜箔或轧制铜合金箔。
载体箔1的表面可为未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面，或者为轧制铜箔或轧制铜合金箔的辊轧加工面。例如，载体箔可为这样的箔，其中未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面经过粗糙化处理，或者为这样的箔，其中轧制铜箔或轧制铜合金箔的辊轧加工面中的至少一个面经过粗糙化处理。
第一超薄铜箔3和第二超薄铜箔5中的至少一者可通过电镀、化学镀或溅射而形成。
第一超薄铜箔3可通过电镀而形成，而第二超薄铜箔5可通过溅射而形成。
剥离层2可包含具有剥离性能的第一金属A1以及有利于第一金属A1的电镀的第二金属B1和第三金属C1。
第一金属A1可为Mo或W，而第二金属B1和第三金属C1可为选自由Fe、Co和Ni组成的组中的两种不同的金属。
这里，第一金属A1、第二金属B1和第三金属C1中的至少一者可为有机金属。
在剥离层2中，第一金属A1的含量a1的范围可为约30重量％至约89重量％，第二金属B1的含量b1的范围可为约10重量％至约60重量％，并且第三金属C1的含量c1的范围可为约1重量％至约20重量％。
通过将剥离层2的每1dm2单位面积的第一金属A1的沉积量(涂覆量)除以与该单位面积相同的面积上的第一金属A1、第二金属B1和第三金属C1的沉积量(涂覆量)的总和，并将所得的值乘以100，从而得到金属的各含量a1、b1和c1。
当第一金属的含量a1和第二金属的含量b1偏离含量范围时，超薄铜箔的剥离性能可能会降低。当第三金属的含量c1偏离该含量范围时，剥离层可能镀覆得不均匀。
当剥离层仅包含第一金属A1和第二金属B1时，剥离层的剥离性能可能会不均匀。
此外，当剥离层被剥离时，剥离层可能会表现出与超薄铜箔一起被剥离的趋势。
另一方面，在本发明中，当剥离层仅包含第一金属A1和第二金属B1(例如，Mo-Ni合金层)时，剥离层的剥离性能变得不稳定。因此，为了提高第一金属A1(即Mo金属，其为剥离层的剥离性能的主要因素)的镀覆量，进一步添加用作镀覆Mo金属的催化剂的Fe离子作为第三金属C1。Fe离子的添加使得剥离层能够被均匀地镀覆。
此外，剥离层的沉积量的总和可在约50μg/dm2至约10,000μg/dm2的范围内。
当沉积量小于约50μg/dm2时，剥离层可能起不到剥离层的作用。当沉积量超过约10,000μg/dm2时，剥离层可能会变成金属材料而不是作为可剥离材料的氧化材料，因此可能会失去剥离性能。
另一方面，Al层的厚度t1和半导体芯片的接合垫的厚度t2满足表达式约0.0005≤t1/t2≤约3.0。可使Al层的厚度与半导体芯片的接合垫的厚度之比t1/t2在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合垫的厚度之比t1/t2可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。Al层的厚度与半导体芯片的接合垫的厚度之比t1/t2的范围可为大约从上述数值中的一个至上述数值中的另一个。
此外，Al层的厚度t1和半导体芯片的接合引线的厚度t3满足表达式约0.0005≤t1/t3≤约3.0。可使Al层的厚度与半导体芯片的接合引线的厚度之比t1/t3在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合引线的厚度之比t1/t3可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。此外，Al层的厚度与半导体芯片的接合引线的厚度之比t1/t3的范围可为大约从上述数值中的一个至上述数值中的另一个。
同时，载体箔1的无光面或光泽面的表面粗糙度可为约2.0μm以下。Al层通过电镀或溅射而形成，并且表面粗糙度为约2.0μm以下。
此外，载体箔的无光面或光泽面的表面粗糙度r1和Al层的表面粗糙度r2满足表达式r2/r1≤约3.0。可使Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1在约3.0以下的范围内，从而获得更优异的效果。
在具体实例中，Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1可为约0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9或3.0。此外，Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1的范围可为大约从上述数值中的一个至上述数值中的另一个。
参照图6，根据本发明的另一个实施方案的附有载体箔的超薄铜箔10可进一步包括添加到附有载体箔的超薄铜箔100上的防扩散层16和防氧化层17。
具体而言，附有载体箔的超薄铜箔10可通过在载体箔11上依次堆叠防扩散层16、剥离层12、防氧化层17、第一超薄铜箔13、Al层14和第二超薄铜箔15而形成。
防扩散层16和防氧化层17是使用相同的镀覆条件形成的，因而具有大致相同的组成。然而，由于防扩散层16的金属沉积量高于防氧化层17，因而防扩散层16比防氧化层17厚。
由于附有载体箔的超薄铜箔10中存在防扩散层16，因而即使在高温处理环境中，载体箔和超薄铜箔的剥离强度也可保持在恒定的低值，因此，载体箔和超薄铜箔易于剥离。
此外，在附有载体箔的超薄铜箔10中，防氧化层17可比防扩散层16薄，因此防氧化层17可同时实现稳定的剥离强度、高耐腐蚀性与提高的激光可加工性。
此外，在附有载体箔的超薄铜箔10中，防扩散层16和防氧化层17可使用大致相同的镀液，从而简化了制造工艺。
防扩散层16和防氧化层17可包含选自由Ni、Co、Fe、Cr、Mo、W、Al和P组成的组中的至少一种元素。例如，防扩散层和防氧化层可各自为单一金属层、由两种以上金属制成的合金层或由一种以上金属制成的金属氧化物层。
例如，用于形成单一金属层的镀覆可包括镍镀、钴镀、铁镀、铝镀等。用于形成二元合金层的镀覆可包括镍-钴镀、镍-铁镀、镍-铬镀、镍-钼镀、镍-钨镀、镍-铜镀、镍-磷镀、钴-铁镀、钴-铬镀、钴-钼镀、钴-钨镀、钴-铜镀和钴-磷镀。用于形成三元合金层的镀覆可包括镍-钴-铁镀、镍-钴-铬镀、镍-钴-钼镀、镍-钴-钨镀、镍-钴-铜镀、镍-钴-磷镀、镍-铁-铬镀、镍-铁-钼镀、镍-铁-钨镀、镍-铁-铜镀、镍-铁-磷镀、镍-铬-钼镀、镍-铬-钨镀、镍-铬-铜镀、镍-铬-磷镀、镍-钼-钨镀、镍-钼-铜镀、镍-钼-磷镀、镍-钨-铜镀、镍-钨-磷镀、镍-铜-磷镀、钴-铁-铬镀、钴-铁-钼镀、钴-铁-钨镀、钴-铁-铜镀、钴-铁-磷镀、钴-铬-钼镀、钴-铬-钨镀、钴-铬-铜镀、钴-铬-磷镀、钴-钼-磷镀、钴-钨-铜镀、钴-钼-磷镀、钴-钨-铜镀、钴-钨-磷镀和钴-铜-磷镀。
例如，防扩散层和防氧化层可包含Ni和P。
此外，氧化物可包括氧化镍、氧化钴、氧化铁、氧化铬、氧化钼、氧化钨、氧化铜、氧化铝、氧化磷等。此外，可使用两种以上上述氧化物的混合物等。
此外，选自由单一金属制成的镀层、合金镀层和氧化物层的层可形成为两层以上的层。
当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制时，防扩散层可用于防止铜扩散到剥离层中。当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制而未形成防扩散层时，铜可从载体箔和超薄铜箔扩散至剥离层，从而在载体箔与超薄铜箔之间形成金属结合。由于载体箔与超薄铜箔之间的强结合力，可能难以从超薄铜箔上剥离载体箔。
在下文中，将参照示例性实施方案详细描述本发明，但是本发明不限于此。
(附有载体箔的超薄铜箔的制造)
实施例1
1.载体箔的形成
载体箔的表面粗糙度为1.5μm，并且使用厚度为18μm的电解铜箔。
2.防扩散层的形成
在以下条件下通过Ni-P镀形成防扩散层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：1.5A/dm2
镀覆时间：2秒
在上述条件下形成的防扩散层的沉积量为金属(Ni)沉积量301μg/dm2。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：10A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.07mg/dm2，并且剥离层的组成包含60.55重量％的Mo、29.8重量％的Ni和5.99重量％的Fe。
4.防氧化层的形成
在以下条件下通过Ni-P镀形成防氧化层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：0.5A/dm2
镀覆时间：2秒
在上述条件下形成的防氧化层的沉积量为金属(Ni)沉积量30μg/dm2。
5.第一超薄铜箔的形成
在以下条件下形成第一超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：25秒
在上述条件下形成的第一超薄铜箔的厚度为2μm。
6.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
7.第二超薄铜箔的形成
在以下条件下形成第二超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：5秒
在上述条件下形成的第二超薄铜箔的厚度为0.5μm。
实施例2
在与实施例1相同的条件下获得实施例2，不同之处在于，如下改变Al层。
6.Al层的形成
Al层的厚度(即引线接合层的厚度)为1.0μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
实施例3
在与实施例1相同的条件下获得实施例3，不同之处在于，如下改变载体箔和Al层。
1.载体箔的形成
载体箔的表面粗糙度为3.0μm，并且使用厚度为18μm的电解铜箔。
6.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为3.0μm，其与载体箔的粗糙度相同。
实施例4
在与实施例1相同的条件下获得实施例4，不同之处在于，如下改变剥离层。
4.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：18A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.89mg/dm2，并且剥离层的组成包含51.99重量％的Mo、38.8重量％的Ni和5.55重量％的Fe。
比较例1
在与实施例1相同的条件下获得比较例1，不同之处在于，如下改变剥离层。
4.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：3A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为0.31mg/dm2，并且剥离层的组成包含23.42重量％的Mo、69.81重量％的Ni和2.55重量％的Fe。
比较例2
在与实施例1相同的条件下获得比较例2，不同之处在于，如下改变剥离层和Al层。
3.剥离层的形成
形成剥离层，使其沉积量为0.89mg/dm2。
6.Al层的形成
形成Al层，使其厚度为0.05μm并且表面粗糙度为1.5μm。
在下文中，将参照表1描述实施例1至4以及比较例1和2的剥离强度、Al层的表面粗糙度以及通过引线与半导体芯片的接合性能。
[表1]
非常优异
O：优异
X：有缺陷
剥离强度的评价
在实施例1至3的情况中，Al层与其之上和之下的铜层之间的剥离强度以及Al层和载体箔之间的剥离强度非常优异。在实施例4的情况中，超薄铜箔与载体之间的剥离强度存在的问题是由于沉积量大，载体间的剥离强度降低。
在比较例1的情况中，Al层和载体之间的剥离强度存在的问题是，由于沉积量小，超薄铜箔和载体没有剥离。在比较例2的情况中，Al层和载体之间的剥离强度优异。
Al层的表面粗糙度
在实施例1、2和4的情况中，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时，可获得精细图案。然而，在实施例3的情况中，Al层的表面粗糙度高，因此，与实施例1和2相比，蚀刻速率较低。作为结果，当形成电路时，无法获得所需的精细图案。
在比较例1的情况中，当进行这样的处理时，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时，可获得精细图案。然而，在比较例2的情况中，Al层很薄，因此，由于电路蚀刻剂的损坏，无法获得具有所需形状的电路。
通过引线与半导体芯片的接合性能
在实施例1至4的情况中，当使用附有载体箔的超薄铜箔制造半导体基板并且使用直径为25μm至70μm的引线(金、铝等)与半导体芯片电连接时，Al层与引线之间的接合性能也是优异的。
在比较例1的情况中，由于附有载体箔的超薄铜箔未剥离，因而无法制造半导体基板。在比较例2的情况中，当使用附有载体箔的超薄铜箔制造半导体基板并且使用直径为25μm至70μm的引线(金、铝等)与半导体芯片电连接时，由于在接合期间由薄Al层所造成的损坏，引线之间的接合性能降低。
[第二实施方案]
图7为示出根据本发明的第二实施方案的附有载体箔的超薄铜箔的示意性截面图。图8示出了根据本发明的第二实施方案的附有载体箔的超薄铜箔的截面的FIB图像。图9示出了当未形成Al层时，无光面和光泽面的表面图像。图10示出了根据本发明的第二实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。
此外，图11为根据本发明的第二实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
参照图7至图10，根据本发明的第二实施方案的附有载体箔的超薄铜箔20可包括载体箔21、剥离层22、第一超薄铜箔23、Cu-Al接合强度提高层24、防Cu扩散层25、Al层26和第二超薄铜箔27。
防Cu扩散层25示于图7，同时形成在Al层26的上部和下部，但是防Cu扩散层25可仅形成在Al层26的上部和下部中的一者上。
附有载体箔的超薄铜箔20可通过在载体箔21上依次堆叠剥离层22、第一超薄铜箔23、Cu-Al接合强度提高层24、防Cu扩散层25、Al层26和第二超薄铜箔27而形成。
可将铝箔、不锈钢箔、钛箔、铜箔或铜合金箔用作载体箔21。例如，可使用电解铜箔、电解铜合金箔、轧制铜箔或轧制铜合金箔。
载体箔21的表面可为未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面，或者为轧制铜箔或轧制铜合金箔的辊轧加工面。例如，载体箔可为这样的箔，其中未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面经过粗糙化处理，或者为这样的箔，其中轧制铜箔或轧制铜合金箔的辊轧加工面中的至少一个面经过粗糙化处理。
第一超薄铜箔23和第二超薄铜箔27中的至少一者可通过电镀、化学镀或溅射而形成。
第一超薄铜箔23可通过电镀而形成，并且第二超薄铜箔27可通过溅射而形成。
剥离层22可包含具有剥离性能的第一金属A2以及有利于第一金属A2的镀覆的第二金属B2和第三金属C2。
第一金属A2可为Mo或W，而第二金属B2和第三金属C2可为选自由Fe、Co和Ni组成的组中的两种不同的金属。
这里，第一金属A2、第二金属B2和第三金属C2中的至少一者可为有机金属。
在剥离层22中，第一金属A2的含量a2的范围可为约30重量％至约89重量％，第二金属B2的含量b2的范围可为约10重量％至约60重量％，并且第三金属C2的含量c2的范围可为约1重量％至约20重量％。
通过将剥离层的每1dm2单位面积的第一金属A2的沉积量(涂覆量)除以与该单位面积相同的面积上的第一金属A2、第二金属B2和第三金属C2的沉积量(涂覆量)的总和，并将所得的值乘以100，从而得到金属的各含量a2、b2和c2。
当第一金属的含量a2和第二金属的含量b2偏离该含量范围时，超薄铜箔的剥离性能可能会降低。当第三金属的含量c2偏离该含量范围时，剥离层可能镀覆得不均匀。
当剥离层仅包含第一金属A2和第二金属B2时，剥离层的剥离性能可能会不均匀。
此外，当剥离层被剥离时，剥离层可能会表现出与超薄铜箔一起被剥离的趋势。
另一方面，在本发明中，当剥离层仅包含第一金属A2和第二金属B2(例如，Mo-Ni合金层)时，剥离层的剥离性能变得不稳定。因此，为了提高第一金属A2(即Mo金属，其为剥离层的剥离性能的主要因素)的镀覆量，进一步添加用作镀覆Mo金属的催化剂的Fe离子作为第三金属C2。Fe离子的添加使得剥离层能够被均匀地镀覆。
此外，剥离层22的沉积量的总和的范围可为约50μg/dm2至约10,000μg/dm2。
当沉积量小于约50μg/dm2时，可能无法起到剥离层的作用。当沉积量超过约10,000μg/dm2时，剥离层可能会变成金属材料而不是作为可剥离材料的氧化材料，因此可能会失去剥离性能。
另一方面，Al层的厚度t4和半导体芯片的接合垫的厚度t5满足表达式约0.0005≤t4/t5≤约3.0。可使Al层的厚度与半导体芯片的接合垫的厚度之比t4/t5在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合垫的厚度之比t4/t5可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。此外，Al层的厚度与半导体芯片的接合垫的厚度之比t4/t5的范围可为大约从上述数值中的一个至上述数值中的另一个。
此外，Al层的厚度t4和半导体芯片的接合引线的厚度t6满足表达式约0.0005≤t4/t6≤约3.0。可使Al层的厚度与半导体芯片的接合引线的厚度之比t4/t6在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合引线的厚度之比t4/t6可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。此外，Al层的厚度与半导体芯片的接合引线的厚度之比t4/t6的范围可为大约从上述数值中的一个至上述数值中的另一个。
载体箔的无光面或光泽面的表面粗糙度可为约3μm以下。Al层通过电镀或溅射而形成，并且表面粗糙度为约3μm以下。
此外，载体箔的无光面或光泽面的表面粗糙度r3和Al层的表面粗糙度r4满足表达式r4/r3≤约3.0。可使Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1处于约3.0以下的范围内，从而获得更优异的效果。
Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1可为约0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9或3.0。此外，Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r2/r1的范围可为大约从上述数值中的一个至上述数值中的另一个。
防Cu扩散层25可形成在Al层26和第一超薄铜箔23之间以及Al层26和第二超薄铜箔27之间。防Cu扩散层25用于防止Al层26的铝与第一超薄铜箔23或第二超薄铜箔27的铜形成Cu-Al基金属间化合物。
具体而言，当Al层与第一超薄铜箔或第二超薄铜箔彼此强烈结合并混合成合金时，可形成构成非均匀结构的中间相。该中间相不具有各金属的特性，易受冲击，并且具有中间相中的电阻增大的特性。
换言之，防Cu扩散层25可防止Al层26的铝与第一超薄铜箔23或第二超薄铜箔27的铜形成金属间化合物。
此外，防Cu扩散层的厚度t7和Al层的厚度t4满足表达式约0.5≤t7/t4≤约1.0。此外，可使防Cu扩散层的厚度与Al层的厚度之比t7/t4在约0.5至约1.0的范围内，从而获得更优异的效果。
具体而言，防Cu扩散层的厚度与Al层的厚度之比t7/t4可为约0.5、0.6、0.7、0.8、0.9或1.0。此外，防Cu扩散层的厚度与Al层的厚度之比t7/t4的范围可为大约从上述数值中的一个至上述数值中的另一个。
第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度p1和剥离层的接合强度p2满足表达式约1≤p1/p2≤约30.0。可使第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p1/p2在约1至约30.0的范围内，从而获得更优异的效果。
在具体实例中，第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p1/p2可为约1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29或30。此外，第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p1/p2的范围可为大约从上述数值中的一个至上述数值中的另一个。
Cu-Al接合强度提高层24可形成在Al层26与防Cu扩散层25之间，并且可由铜与铝的中间材料制成，以便提高Al层26与防Cu扩散层25之间的接合强度。
参照图11，根据本发明的实施方案的附有载体箔的超薄铜箔30可进一步包括防扩散层38和防氧化层39。
附有载体箔的超薄铜箔30可通过在载体箔31上依次堆叠防扩散层38、剥离层32、防氧化层39、第一超薄铜箔33、接合强度提高层34、防Cu扩散层35、Al层36和第二超薄铜箔37而形成。
防扩散层38和防氧化层39是使用相同的镀覆条件形成的，因而具有大致相同的组成。然而，由于防扩散层38的金属沉积量高于防氧化层39，因而防扩散层38比防氧化层39厚。
由于附有载体箔的超薄铜箔30中存在防扩散层38，因而即使在高温处理环境中，载体箔和超薄铜箔的剥离强度也可保持在恒定的低值，因此，载体箔和超薄铜箔易于剥离。
此外，在附有载体箔的超薄铜箔30中，防氧化层39可比防扩散层38薄，因此防氧化层39可同时实现稳定的剥离强度、高耐腐蚀性与提高的激光可加工性。
此外，在附有载体箔的超薄铜箔30中，防扩散层38和防氧化层39可使用大致相同的镀液，从而简化了制造工艺。
防扩散层38和防氧化层39可包含选自由Ni、Co、Fe、Cr、Mo、W、Al和P组成的组中的至少一种元素。例如，防扩散层和防氧化层可各自为单一金属层、由两种以上金属制成的合金层或由一种以上金属制成的金属氧化物层。
例如，用于形成单一金属层的镀覆可包括镍镀、钴镀、铁镀、铝镀等。用于形成二元合金层的镀覆可包括镍-钴镀、镍-铁镀、镍-铬镀、镍-钼镀、镍-钨镀、镍-铜镀、镍-磷镀、钴-铁镀、钴-铬镀、钴-钼镀、钴-钨镀、钴-铜镀和钴-磷镀。用于形成三元合金层的镀覆可包括镍-钴-铁镀、镍-钴-铬镀、镍-钴-钼镀、镍-钴-钨镀、镍-钴-铜镀、镍-钴-磷镀、镍-铁-铬镀、镍-铁-钼镀、镍-铁-钨镀、镍-铁-铜镀、镍-铁-磷镀、镍-铬-钼镀、镍-铬-钨镀、镍-铬-铜镀、镍-铬-磷镀、镍-钼-钨镀、镍-钼-铜镀、镍-钼-磷镀、镍-钨-铜镀、镍-钨-磷镀、镍-铜-磷镀、钴-铁-铬镀、钴-铁-钼镀、钴-铁-钨镀、钴-铁-铜镀、钴-铁-磷镀、钴-铬-钼镀、钴-铬-钨镀、钴-铬-铜镀、钴-铬-磷镀、钴-钼-磷镀、钴-钨-铜镀、钴-钼-磷镀、钴-钨-铜镀、钴-钨-磷镀和钴-铜-磷镀。
例如，防扩散层和防氧化层可包含Ni和P。
此外，氧化物可包括氧化镍、氧化钴、氧化铁、氧化铬、氧化钼、氧化钨、氧化铜、氧化铝、氧化磷等。此外，可使用两种以上上述氧化物的混合物等。
此外，选自由单一金属制成的镀层、合金镀层和氧化物层的层可形成为两层以上的层。
当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制时，防扩散层可用于防止铜扩散到剥离层中。当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制而未形成防扩散层时，铜可从载体箔和超薄铜箔扩散至剥离层，从而在载体箔与超薄铜箔之间形成金属结合。由于载体箔与超薄铜箔之间的强结合力，可能难以剥离载体箔。
在下文中，将参照示例性实施方案详细描述本发明，但是本发明不限于此。
(附有载体箔的超薄铜箔的制造)
实施例1
1.载体箔的形成
载体箔的表面粗糙度为1.5μm，并且使用厚度为18μm的电解铜箔。
2.防扩散层的形成
在以下条件下通过Ni-P镀形成防扩散层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：1.5A/dm2
镀覆时间：2秒
在上述条件下形成的防扩散层的沉积量为金属(Ni)沉积量301μg/dm2。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：10A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.07mg/dm2，并且剥离层的组成包含60.55重量％的Mo、29.8重量％的Ni和5.99重量％的Fe。
4.防氧化层的形成
在以下条件下通过Ni-P镀形成防氧化层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：0.5A/dm2
镀覆时间：2秒
在上述条件下形成的防氧化层的沉积量为金属(Ni)沉积量30μg/dm2。
5.第一超薄铜箔的形成
在以下条件下形成第一超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：25秒
在上述条件下形成的第一超薄铜箔的厚度为2μm。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，其为提高第一超薄铜箔与Al层之间的接合强度的层，并且Cu的厚度为0.03μm。
7.防Cu扩散层的形成
在Al层之上和之下形成厚度为0.005μm的Al2O3层，以防止在对铜层和Al层进行热处理后形成合金。
8.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
9.第二超薄铜箔的形成
在以下条件下形成第二超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：5秒
在上述条件下形成的第二超薄铜箔的厚度为0.5μm。
实施例2
在与实施例1相同的条件下获得实施例2，不同之处在于，如下改变Al层。
8.Al层的形成
Al层的厚度(即引线接合层的厚度)为1.0μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
实施例3
在与实施例1相同的条件下获得实施例3，不同之处在于，如下改变载体箔和Al层。
1.载体箔的形成
载体箔的表面粗糙度为3.0μm，并且使用厚度为18μm的电解铜箔。
8.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为3.0μm，其与载体箔的粗糙度相同。
实施例4
在与实施例1相同的条件下获得实施例4，不同之处在于，如下改变剥离层、Cu-Al接合强度提高层和防Cu扩散层。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：18A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.89mg/dm2，并且剥离层的组成包含51.99重量％的Mo、38.8重量％的Ni和5.55重量％的Fe。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，其为提高第一超薄铜箔与Al层之间的接合强度的层，并且Cu的厚度为0.01μm。
7.防Cu扩散层的形成
在Al层之上和之下形成厚度为0.015μm的Al2O3层，以防止在对铜层和Al层进行热处理后形成合金。
比较例1
在与实施例1相同的条件下获得比较例1，不同之处在于，如下改变剥离层。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：3A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为0.31mg/dm2，并且剥离层的组成包含23.42重量％的Mo、69.81重量％的Ni和2.55重量％的Fe。
比较例2
在与实施例1相同的条件下获得比较例2，不同之处在于，如下改变剥离层、Cu-Al接合强度提高层和Al层。
3.剥离层的形成
形成剥离层，使其沉积量为0.89mg/dm2。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，使其接合强度为约8gf/cm。
8.Al层的形成
形成Al层，使其厚度为0.4μm并且表面粗糙度为1.5μm。
在下文中，将参照表2描述实施例1至4以及比较例1和2的剥离强度、Al层的表面粗糙度以及通过引线与半导体芯片的接合性能。
[表2]
非常优异
O：优异
X：有缺陷
剥离强度和Al层的接合性能
在实施例1的情况中，Al层与其之上和之下的铜层之间的剥离强度非常优异。特别地，在将实施例1形成为覆铜箔层压板(CCL)之后，Al层与超薄铜箔层之间的接合强度优异。在实施例2和3的情况中，Al层和载体之间的剥离强度非常优异。在实施例4的情况中，由于沉积量大，使得超薄铜箔与载体之间的剥离强度降低。
在比较例1的情况中，Al层和载体之间的剥离强度存在的问题是，由于沉积量小，超薄铜箔和载体没有剥离。剥离层是优异的，但Al层与超薄铜箔之间的接合强度弱，从而导致发生Al层的抬升现象。
Al层的表面粗糙度
在实施例1、2和4的情况中，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时，可获得精细图案。在实施例3的情况中，Al层的表面粗糙度高，因此，与实施例1和2相比，蚀刻速率较低。作为结果，当形成电路时，无法获得所需的精细图案。
在比较例1的情况中，当进行这样的处理时，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时，可获得精细图案。然而，在比较例2的情况中，由于Al层与超薄铜箔之间的接合强度弱，因此由于Al层的抬升现象造成电路蚀刻剂被损坏，因此，无法获得具有所需形状的电路。
通过引线与半导体芯片的接合性能
在实施例1至4的情况中，当使用附有载体箔的超薄铜箔制造半导体基板并且使用直径为25μm至70μm的引线(金、铝等)与半导体芯片电连接时，Al层与引线之间的接合性能也是优异的。
在比较例1的情况中，由于附有载体箔的超薄铜箔未剥离，因而无法制造半导体基板。在比较例2的情况中，由于Al层和超薄铜箔相发生剥离，因而无法制造半导体基板。
[第三实施方案]
图12为示出根据本发明的第三实施方案的附有载体箔的超薄铜箔的示意性截面图。图13示出了根据本发明的第三实施方案的附有载体箔的超薄铜箔的截面的FIB图像。图14示出了当未形成Al层时，无光面和光泽面的表面图像。图15示出了根据本发明的第三实施方案的附有载体箔的超薄铜箔的无光面和光泽面的表面图像。
此外，图16为根据本发明的第三实施方案的附有载体箔的超薄铜箔的另一个实例的示意性截面图。
参照图13至图15，根据本发明的第三实施方案的附有载体箔的超薄铜箔40可包括载体箔41、剥离层42、第一超薄铜箔43、Cu-Al接合强度提高层44、Al层45和第二超薄铜箔46。
附有载体箔的超薄铜箔40可通过在载体箔41上依次堆叠剥离层42、第一超薄铜箔43、Cu-Al接合强度提高层44、Al层45和第二超薄铜箔46而形成。
可将铝箔、不锈钢箔、钛箔、铜箔或铜合金箔用作载体箔41。例如，可使用电解铜箔、电解铜合金箔、轧制铜箔或轧制铜合金箔。
载体箔41的表面可为未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面，或者为轧制铜箔或轧制铜合金箔的辊轧加工面。例如，载体箔可为这样的箔，其中未处理的电解铜箔或未处理的电解铜合金箔的无光面或光泽面经过粗糙化处理，或者为这样的箔，其中轧制铜箔或轧制铜合金箔的辊轧加工面中的至少一个面经过粗糙化处理。
第一超薄铜箔43和第二超薄铜箔46中的至少一者可通过电镀、化学镀或溅射而形成。
第一超薄铜箔43可通过电镀而形成，并且第二超薄铜箔46可通过溅射而形成。
剥离层42可包含具有剥离性能的第一金属A3以及有利于第一金属A3的镀覆的第二金属B3和第三金属C3。
第一金属A3可为Mo或W，而第二金属B3和第三金属C3可为选自由Fe、Co和Ni组成的组中的两种不同的金属。
这里，第一金属A3、第二金属B3和第三金属C3中的至少一者可为有机金属。
在剥离层42中，第一金属A3的含量a3的范围可为约30重量％至约89重量％，第二金属B3的含量b3的范围可为约10重量％至约60重量％，并且第三金属C3的含量c3的范围可为约1重量％至约20重量％。
通过将剥离层的每1dm2单位面积的第一金属A3的沉积量(涂覆量)除以与该单位相同的面积上的第一金属A3、第二金属B3和第三金属C3的沉积量(涂覆量)的总和，并将所得的值乘以100，从而得到金属的各含量a3、b3和c3。
当第一金属的含量a3和第二金属的含量b3偏离该含量范围时，超薄铜箔的剥离性能可能会降低。当第三金属的含量c3偏离该含量范围时，剥离层可能镀覆得不均匀。
当剥离层仅包含第一金属A3和第二金属B3时，剥离层的剥离性能可能会不均匀。
此外，当剥离层被剥离时，剥离层可能会表现出与超薄铜箔一起被剥离的趋势。
另一方面，在本发明中，当剥离层仅包含第一金属A3和第二金属B3(例如，Mo-Ni合金层)时，剥离层的剥离性能变得不稳定。因此，为了提高第一金属A3(即Mo金属，其为剥离层的剥离性能的主要因素)的镀覆量，进一步添加用作镀覆Mo金属的催化剂的Fe离子作为第三金属C3。Fe离子的添加使得剥离层能够被均匀地镀覆。
此外，剥离层42的沉积量的总和的范围可为约50μg/dm2至约10,000μg/dm2。
当沉积量小于约50μg/dm2时，可能无法起到剥离层的作用。当沉积量超过约10,000μg/dm2时，剥离层可能会变成金属材料而不是作为可剥离材料的氧化材料，因此可能会失去剥离性能。
另一方面，Al层的厚度t8和半导体芯片的接合垫的厚度t9满足表达式约0.0005≤t8/t9≤约3.0。
可使Al层的厚度与半导体芯片的接合垫的厚度之比t8/t9在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合垫的厚度之比t8/t9可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。Al层的厚度与半导体芯片的接合垫的厚度之比t8/t9的范围可为大约从上述数值中的一个至上述数值中的另一个。
此外，Al层的厚度t8和半导体芯片的接合引线的厚度t10满足表达式约0.0005≤t8/t10≤约3.0。可使Al层的厚度与半导体芯片的接合引线的厚度之比t8/t10在约0.0005至约3.0的范围内，从而获得更优异的效果。
在具体实例中，Al层的厚度与半导体芯片的接合引线的厚度之比t8/t10可为约0.0005、0.001、0.01、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.5、2.0、2.5或3.0。此外，Al层的厚度与半导体芯片的接合引线的厚度之比t8/t10的范围可为大约从上述数值中的一个至上述数值中的另一个。
载体箔的无光面或光泽面的表面粗糙度可为约3μm以下。Al层通过电镀或溅射而形成，并且表面粗糙度为约3μm以下。
此外，载体箔的无光面或光泽面的表面粗糙度r5和Al层的表面粗糙度r6满足表达式r6/r5≤约3.0。可使Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r6/r5处于约3.0以下的范围内，从而获得更优异的效果。
在具体的实例中，Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r6/r5可为约0、0.1、0.2、0.3、0.4、0.5、0.6、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.4、1.5、1.6、1.7、1.8、1.9、2.0、2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9或3.0。Al层的表面粗糙度与载体箔的无光面或光泽面的表面粗糙度之比r6/r5的范围可为大约从上述数值中的一个至上述数值中的另一个。
Cu-Al接合强度提高层44可形成在Al层45和第一超薄铜箔43之间以及Al层45和第二超薄铜箔46之间，并且可由铜和铝的中间材料制成，以提高Al层45的铝与第一超薄铜箔43或第二超薄铜箔46的铜之间的接合强度。
第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度p3和剥离层的接合强度p4满足表达式约1≤p3/p4≤约30.0。可使第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p3/p4在约1至约30.0的范围内，从而获得更优异的效果。
在具体实例中，第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p3/p4可为约1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29或30。此外，第一超薄铜箔与Al层之间或第二超薄铜箔与Al层之间的接合强度与剥离层的接合强度之比p3/p4的范围可为大约从上述数值中的一个至上述数值中的另一个。
参照图16，根据本发明的实施方案的附有载体箔的超薄铜箔50可进一步包括防扩散层57和防氧化层58。
具体而言，附有载体箔的超薄铜箔50可通过在载体箔51上依次堆叠防扩散层57、剥离层52、防氧化层58、第一超薄铜箔53、Cu-Al接合强度提高层54、Al层55和第二超薄铜箔56而形成。
防扩散层57和防氧化层58是使用相同的镀覆条件形成的，因而具有大致相同的组成。然而，由于防扩散层57的金属沉积量高于防氧化层58，因而防扩散层57比防氧化层58厚。
由于附有载体箔的超薄铜箔50中存在防扩散层57，因而即使在高温处理环境中，载体箔和超薄铜箔的剥离强度也可保持在恒定的低值，因此，载体箔和超薄铜箔易于剥离。
此外，在附有载体箔的超薄铜箔中，防氧化层可比防扩散层薄，因此防氧化层可同时实现稳定的剥离强度、高耐腐蚀性与提高的激光可加工性。
此外，在附有载体箔的超薄铜箔50中，防扩散层57和防氧化层58可使用大致相同的镀液，从而简化了制造工艺。
防扩散层57和防氧化层58可包含选自由Ni、Co、Fe、Cr、Mo、W、Al和P组成的组中的至少一种元素。例如，防扩散层和防氧化层可各自为单一金属层、由两种以上金属制成的合金层或由一种以上金属制成的金属氧化物层。
例如，可将镍镀、钴镀、铁镀、铝镀等用作形成单一金属层的镀覆。用于形成二元合金层的镀覆可包括镍-钴镀、镍-铁镀、镍-铬镀、镍-钼镀、镍-钨镀、镍-铜镀、镍-磷镀、钴-铁镀、钴-铬镀、钴-钼镀、钴-钨镀、钴-铜镀和钴-磷镀。用于形成三元合金层的镀覆可包括镍-钴-铁镀、镍-钴-铬镀、镍-钴-钼镀、镍-钴-钨镀、镍-钴-铜镀、镍-钴-磷镀、镍-铁-铬镀、镍-铁-钼镀、镍-铁-钨镀、镍-铁-铜镀、镍-铁-磷镀、镍-铬-钼镀、镍-铬-钨镀、镍-铬-铜镀、镍-铬-磷镀、镍-钼-钨镀、镍-钼-铜镀、镍-钼-磷镀、镍-钨-铜镀、镍-钨-磷镀、镍-铜-磷镀、钴-铁-铬镀、钴-铁-钼镀、钴-铁-钨镀、钴-铁-铜镀、钴-铁-磷镀、钴-铬-钼镀、钴-铬-钨镀、钴-铬-铜镀、钴-铬-磷镀、钴-钼-磷镀、钴-钨-铜镀、钴-钼-磷镀、钴-钨-铜镀、钴-钨-磷镀和钴-铜-磷镀。
例如，防扩散层和防氧化层可包含Ni和P。
此外，氧化物可包括氧化镍、氧化钴、氧化铁、氧化铬、氧化钼、氧化钨、氧化铜、氧化铝、氧化磷等。此外，可使用两种以上上述氧化物的混合物等。
此外，选自由单一金属制成的镀层、合金镀层和氧化物层的层可形成为两层以上的层。
当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制时，防扩散层可用于防止铜扩散到剥离层中。当在高温下将附有载体箔的超薄铜箔与绝缘基板一起压制而未形成防扩散层时，铜可从载体箔和超薄铜箔扩散至剥离层，从而在载体箔与超薄铜箔之间形成金属结合。由于载体箔与超薄铜箔之间的强结合力，可能难以剥离载体箔。
在下文中，将参照示例性实施方案详细描述本发明，但是本发明不限于此。
(附有载体箔的超薄铜箔的制造)
实施例1
1.载体箔的形成
载体箔的表面粗糙度为1.5μm，并且使用厚度为18μm的电解铜箔。
2.防扩散层的形成
在以下条件下通过Ni-P镀形成防扩散层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：1.5A/dm2
镀覆时间：2秒
在上述条件下形成的防扩散层的沉积量为金属(Ni)沉积量301μg/dm2。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：10A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.07mg/dm2，并且剥离层的组成包含60.55重量％的Mo、29.8重量％的Ni和5.99重量％的Fe。
4.防氧化层的形成
在以下条件下通过Ni-P镀形成防氧化层。
Ni浓度：15g/L，P浓度：8g/L
pH 4.0
温度：30℃
电流密度：0.5A/dm2
镀覆时间：2秒
在上述条件下形成的防氧化层的沉积量为金属(Ni)沉积量30μg/dm2。
5.第一超薄铜箔的形成
在以下条件下形成第一超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：25秒
在上述条件下形成的第一超薄铜箔的厚度为2μm。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，其为提高第一超薄铜箔与Al层之间的接合强度的层，并且Cu的厚度为0.03μm。
7.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
8.第二超薄铜箔的形成
在以下条件下形成第二超薄铜箔。
CuSO4-5H2O：300g/L，H2SO4：150g/L
温度：30℃
电流密度：20A/dm2
镀覆时间：5秒
在上述条件下形成的第二超薄铜箔的厚度为0.5μm。
实施例2
在与实施例1相同的条件下获得实施例2，不同之处在于，如下改变Al层。
7.Al层的形成
Al层的厚度(即引线接合层的厚度)为1.0μm，并且Al层的表面粗糙度为1.5μm，其与载体箔的粗糙度相同。
实施例3
在与实施例1相同的条件下获得实施例3，不同之处在于，如下改变载体箔和Al层。
1.载体箔的形成
载体箔的表面粗糙度为3.0μm，并且使用厚度为18μm的电解铜箔。
7.Al层的形成
Al层的厚度(即引线接合层的厚度)为0.5μm，并且Al层的表面粗糙度为3.0μm，其与载体箔的粗糙度相同。
实施例4
在与实施例1相同的条件下获得实施例4，不同之处在于，如下改变剥离层和Cu-Al接合强度提高层。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：18A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为1.89mg/dm2，并且剥离层的组成包含51.99重量％的Mo、38.8重量％的Ni和5.55重量％的Fe。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，其为提高第一超薄铜箔与Al层之间的接合强度的层，并且Cu的厚度为0.1μm。
比较例1
在与实施例1相同的条件下获得比较例1，不同之处在于，如下改变剥离层。
3.剥离层的形成
在以下条件下通过Mo-Ni-Fe镀形成剥离层。
Mo浓度：20g/L，Ni浓度：6.5g/L
Fe浓度：3g/L，柠檬酸钠：150g/L
pH 10.2(添加30ml/L的氨水)
温度：30℃
电流密度：3A/dm2
镀覆时间：7秒
在上述条件下形成的剥离层的沉积量为0.31mg/dm2，并且剥离层的组成包含23.42重量％的Mo、69.81重量％的Ni和2.55重量％的Fe。
比较例2
在与实施例1相同的条件下获得比较例2，不同之处在于，如下改变剥离层、Cu-Al接合强度提高层和Al层。
3.剥离层的形成
形成剥离层，使其沉积量为0.89mg/dm2。
6.Cu-Al接合强度提高层的形成
形成Cu-Al接合强度提高层，使其接合强度为约8gf/cm。
7.Al层的形成
形成Al层，使其厚度为0.4μm并且表面粗糙度为1.5μm。
在下文中，将参照表3描述实施例1至4以及比较例1和2的剥离强度、Al层的表面粗糙度以及通过引线与半导体芯片的接合性能。
[表3]
非常优异
O：优异
X：有缺陷
剥离强度和Al层的接合性能
在实施例1的情况中，Al层与其之上和之下的铜层之间的剥离强度非常优异。特别地，在将实施例1形成为CCL之后，Al层与超薄铜箔层之间的接合强度优异。在实施例2和3的情况中，Al层和载体之间的剥离强度非常优异。在实施例4的情况中，由于沉积量大，使得超薄铜箔与载体之间的剥离强度降低。
在比较例1的情况中，Al层和载体的剥离强度存在的问题是，由于沉积量小，超薄铜箔和载体没有剥离。剥离层是优异的，但Al层与超薄铜箔之间的接合强度弱，从而导致发生Al层的抬升现象。
Al层的表面粗糙度
在实施例1、2和4的情况中，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时可获得精细图案。在实施例3的情况中，Al层的表面粗糙度高，因此，与实施例1和2相比，蚀刻速率较低。作为结果，当形成电路时，无法获得所需的精细图案。
在比较例1的情况中，当进行这样的处理时，Al层的表面粗糙度低，因此蚀刻速率优异。作为结果，在形成电路时，可获得精细图案。然而，在比较例2的情况中，由于Al层与超薄铜箔之间的接合强度弱，因而由Al层的抬升现象造成了电路蚀刻剂被损坏，因此，无法获得具有所需形状的电路。
通过引线与半导体芯片的接合性能
在实施例1至4的情况中，当使用附有载体箔的超薄铜箔制造半导体基板并且使用直径为25μm至70μm的引线(金、铝等)与半导体芯片电连接时，Al层与引线之间的接合性能也是优异的。
在比较例1的情况中，由于附有载体箔的超薄铜箔未剥离，因而无法制造半导体基板。在比较例2的情况中，由于Al层和超薄铜箔相发生剥离，因而无法制造半导体基板。
虽然已经参照本发明的实施方案描述了本发明的配置和特征，但是本发明不限于此。对于本领域技术人员而言显而易见的是，可在本发明的精神和范围内进行各种改变和修改，因此，应当理解，此类改变和修改属于所附权利要求的范围。

Claims (11)

1.一种附有载体箔的超薄铜箔，包括：
载体箔；
剥离层；
第一超薄铜箔；
Al层；和
第二超薄铜箔，
其中所述剥离层包含具有剥离性能的第一金属(A1)以及有利于所述第一金属(A1)的镀覆的第二金属(B1)和第三金属(C1)。
2.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述Al层的厚度(t1)和半导体芯片的接合垫的厚度(t2)满足表达式约0.0005≤t1/t2≤约3.0。
3.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述Al层的厚度(t1)和半导体芯片的接合引线的厚度(t3)满足表达式约0.0005≤t1/t3≤约3.0。
4.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述载体箔的无光面或光泽面的表面粗糙度为约2.0μm以下，并且所述Al层通过电镀或溅射而形成且表面粗糙度为约2.0μm以下。
5.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述Al层通过电镀或溅射而形成，并且所述载体箔的无光面或光泽面的表面粗糙度(r1)和所述Al层的表面粗糙度(r2)满足表达式r2/r1≤约3.0。
6.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述第一金属(A1)为Mo或W，并且
所述第二金属(B1)和所述第三金属(C1)为选自由Fe、Co和Ni组成的组中的两种不同的金属。
7.根据权利要求1所述的附有载体箔的超薄铜箔，其中在所述剥离层中，所述第一金属(A1)的含量(a3)的范围为约30重量％至约89重量％，所述第二金属(B1)的含量(b3)的范围为约10重量％至约60重量％，并且所述第三金属(C1)的含量(c3)的范围为约1重量％至约20重量％。
8.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述剥离层的沉积量的总和的范围为约50μg/dm2至约10,000μg/dm2。
9.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述第一金属(A1)、所述第二金属(B1)和所述第三金属(C1)中的至少一者为有机金属。
10.根据权利要求1所述的附有载体箔的超薄铜箔，其中所述第一超薄铜箔和所述第二超薄铜箔通过电镀或溅射而形成。
11.一种附有载体箔的超薄铜箔，包括：
载体箔；
防扩散层；
剥离层；
防氧化层；
第一超薄铜箔；
Al层；和
第二超薄铜箔，
其中所述剥离层包含具有剥离性能的第一金属(A1)以及有利于所述第一金属(A1)的镀覆的第二金属(B1)和第三金属(C1)，并且
所述防扩散层和所述防氧化层包含选自由Ni、Co、Fe、Cr、Mo、W、Al和P组成的组中的至少一种元素。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115058711A (zh) * 2022-06-17 2022-09-16 山东大学 一种易剥离的超薄载体铜箔的制备方法
CN117286463A (zh) * 2023-08-30 2023-12-26 九江德福科技股份有限公司 一种具备较高剥离效率的载体铜箔的制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111344840B (zh) * 2017-11-22 2023-07-07 三菱电机株式会社 半导体装置以及半导体装置的制造方法
JP7247611B2 (ja) * 2019-01-31 2023-03-29 株式会社プロテリアル キャリア箔付電解アルミニウム箔
CN114196920B (zh) * 2021-12-22 2022-10-21 安徽铜冠铜箔集团股份有限公司 一种铜箔制备方法
CN119221054B (zh) * 2024-12-03 2025-03-14 安徽华威铜箔科技有限公司 一种铜电沉积液和载体铜箔制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196738A (ja) * 2000-01-11 2001-07-19 Denki Kagaku Kogyo Kk 金属ベース回路基板とその製造方法
CN101909871A (zh) * 2007-12-28 2010-12-08 日进素材产业株式会社 贴于承载箔片的铜箔与其制备方法及使用其的印刷电路板
KR20140023744A (ko) * 2012-08-17 2014-02-27 일진머티리얼즈 주식회사 캐리어박 부착 극박동박, 이를 채용한 동부착적층판 및 프린트 배선판

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5128662A (en) * 1974-09-02 1976-03-11 Sanyo Electric Co Riidosaisen no kochakuhoho
JPH0529371A (ja) * 1991-07-24 1993-02-05 Denki Kagaku Kogyo Kk 混成集積回路
JPH0613723A (ja) * 1991-07-30 1994-01-21 Denki Kagaku Kogyo Kk 混成集積回路
JP2003101197A (ja) * 2000-02-09 2003-04-04 Matsushita Electric Ind Co Ltd 配線基板および多層配線基板
JP2003078086A (ja) 2001-09-04 2003-03-14 Kubota Corp 半導体素子モジュール基板の積層構造
JP2003136626A (ja) 2001-11-02 2003-05-14 Toyo Kohan Co Ltd 導電層積層材および導電層積層材を用いた部品
JP2004269959A (ja) 2003-03-07 2004-09-30 Asahi Kasei Corp プリント回路形成等に使用される銅箔を備えた複合体とその製造方法
JP2010238928A (ja) 2009-03-31 2010-10-21 Nippon Mining & Metals Co Ltd プリント配線板用銅箔
KR20140049632A (ko) 2012-10-17 2014-04-28 하이쎌(주) 도금층을 구비한 도전성 페이스트 인쇄회로기판 및 이의 제조방법
JP2015179715A (ja) 2014-03-19 2015-10-08 パナソニックＩｐマネジメント株式会社 半導体装置
TWI613940B (zh) * 2014-03-31 2018-02-01 Jx Nippon Mining & Metals Corp 附載體之銅箔、印刷配線板、積層體、電子機器及印刷配線板之製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196738A (ja) * 2000-01-11 2001-07-19 Denki Kagaku Kogyo Kk 金属ベース回路基板とその製造方法
CN101909871A (zh) * 2007-12-28 2010-12-08 日进素材产业株式会社 贴于承载箔片的铜箔与其制备方法及使用其的印刷电路板
KR20140023744A (ko) * 2012-08-17 2014-02-27 일진머티리얼즈 주식회사 캐리어박 부착 극박동박, 이를 채용한 동부착적층판 및 프린트 배선판

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115058711A (zh) * 2022-06-17 2022-09-16 山东大学 一种易剥离的超薄载体铜箔的制备方法
CN115058711B (zh) * 2022-06-17 2022-12-27 山东大学 一种易剥离的超薄载体铜箔的制备方法
CN117286463A (zh) * 2023-08-30 2023-12-26 九江德福科技股份有限公司 一种具备较高剥离效率的载体铜箔的制备方法

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