CN110299324B - 半导体储存器的晶体管结构及其制造方法 - Google Patents
半导体储存器的晶体管结构及其制造方法 Download PDFInfo
- Publication number
- CN110299324B CN110299324B CN201810241906.0A CN201810241906A CN110299324B CN 110299324 B CN110299324 B CN 110299324B CN 201810241906 A CN201810241906 A CN 201810241906A CN 110299324 B CN110299324 B CN 110299324B
- Authority
- CN
- China
- Prior art keywords
- area
- substrate
- ion
- active
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 130
- 239000000758 substrate Substances 0.000 claims abstract description 99
- 238000002513 implantation Methods 0.000 claims abstract description 84
- 238000009792 diffusion process Methods 0.000 claims abstract description 34
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000007924 injection Substances 0.000 claims abstract description 12
- 230000005684 electric field Effects 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 238000002347 injection Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 6
- 238000010790 dilution Methods 0.000 description 4
- 239000012895 dilution Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000009933 burial Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提出一种半导体储存器的晶体管结构及其制造方法，该方法包括：在衬底上形成有源区及与之相交的字线；在两个字线之间形成接触窗并沉积导电材料；在衬底上形成位线并与有源区相交错；刻蚀未被位线遮盖的导电材料，形成位线接触垫；以及通过接触窗中的未覆盖区域向有源区注入离子，形成离子再注入区域，并利用离子的散射在有源区靠近字线的侧边形成离子再注入扩散区域。本发明通过接触窗中狭窄的未覆盖区域注入离子，形成离子再注入区域和离子再注入扩散区域，在不影响位线接点的电流路径及阻值的前提下，降低了有源区原始掺杂的浓度，减缓了电场强度并改善了漏电。
Description
技术领域
本发明涉及半导体储存技术领域，更具体地，涉及利用离子注入散射改善漏电的半导体储存器的晶体管结构及其制造方法。
背景技术
传统的半导体存储器单元通常由一个MOS(Metal-Oxide Semiconductor，金属氧化物半导体)晶体管及一个电容构成，信息以电荷的方式存储在电容的极板上。然而由于电容的接触极板与晶体管的源漏极区相连，源漏极区的PN结漏电流容易使电容产生漏电现象，造成存储器单元存储的信息不稳定。背景技术中的抑制漏电流的方法是在位线接触窗区域注入与源漏极区中原始掺杂相反的离子，从而降低源漏极区中原始掺杂的杂质的浓度，进而减缓源漏极区的PN结的电场强度，改善或抑制漏电流的产生。但由于在位线接触窗区域注入离子，严重影响位线接触窗区域内位线接点下方的电流路径和阻值。如何控制位线接触窗区域离子注入的面积，消除离子注入对位线接点下方的电流路径和阻值的影响成为本技术领域的一个课题。
发明内容
本发明实施例提供一种利用离子注入散射改善漏电的半导体储存器的晶体管结构及其制造方法，以解决或缓解现有技术中的一个或多个技术问题，至少提供一种有益的选择。
第一方面，本发明实施例提供了一种半导体储存器的晶体管结构的制造方法，包括：
提供衬底，并在所述衬底中形成多个有源区；
形成多个埋入式的字线于所述衬底中，每个所述有源区与两个所述字线相交；
刻蚀所述衬底的所述有源区中在相交的两个所述字线间的中央区域，以形成接触窗；
沉积导电材料于所述接触窗及所述衬底在所述有源区之间的区域上；
形成位线于所述衬底上；
以所述位线为掩膜刻蚀所述导电材料，以在所述接触窗中形成位线接触垫，其中，所述位线和所述有源区的迭合区域在形状与尺寸上非完全匹配于所述接触窗，使所述位线接触垫形成在所述位线覆盖所述有源区的区域下且不完全填满所述接触窗，所述接触窗包括未覆盖所述位线接触垫及所述位线的区域；以及
通过所述接触窗的未覆盖区域向所述有源区注入离子，以形成离子再注入区域，以减缓所述接触窗在所述位线的交迭区域外的电场强度。
在一些实施方式中，所述离子再注入区域在所述有源区上的形状包括三角形。
在一些实施方式中，所述有源区两侧的源漏极区在靠近所述字线的侧边更形成为离子再注入扩散区域，所述离子再注入扩散区域毗邻所述字线。
在一些实施方式中，再注入的所述离子的型态与所述有源区中原始掺杂的离子型态相反，使得离子再注入区域中所述原始掺杂的离子浓度低于所述有源区中的所述原始掺杂的离子浓度。
在一些实施方式中，在提供所述衬底的步骤中，隔离结构设置于所述衬底中，所述隔离结构形成于相邻所述有源区之间。
在一些实施方式中，所述字线呈直线延伸方式埋入于所述衬底中，并贯穿所述有源区及所述有源区之间的所述隔离结构，所述离子再注入区域的注入深度等于大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述有源区的离子布植深度。
在一些实施方式中，在形成所述位线的步骤中，所述位线呈波浪状延伸方式排列在所述衬底上，且所述位线交迭在所述隔离结构上的区段长度大于所述位线交迭在所述有源区上的区段长度两倍以上。
在一些实施方式中，所述制造方法还包括：在形成所述字线后，沉积保护层于所述有源区表面及所述字线上，并在所述字线之间形成所述保护层的开口槽，以供后续形成所述有源区的所述接触窗。
第二方面，本发明实施例提供了一种半导体储存器的晶体管结构，包括：
衬底，所述衬底中形成有源区；
字线，以埋入式设置在所述衬底中，并与所述有源区相交；所述有源区具有接触窗，位于相邻两个所述字线之间；
位线接触垫，沉积形成于所述接触窗上；以及
位线，形成于所述衬底上，所述位线与所述有源区相交错部位连接所述位线接触垫，所述位线接触垫形成在所述位线遮盖所述有源区的区域下而不完全填满所述接触窗；
其中，所述有源区还具有离子再注入区域，位于所述接触窗中且未覆盖所述位线接触垫及所述位线的区域，以减缓所述接触窗在所述位线的交迭区域外的电场强度。
在一些实施方式中，所述接触窗通过局部刻蚀所述有源区的中间部位而形成。
在一些实施方式中，所述有源区两侧的源漏极区在靠近所述字线的侧边更形成为离子再注入扩散区域，所述离子再注入扩散区域毗邻所述字线。
在一些实施方式中，所述衬底中设置有隔离结构，所述隔离结构形成于相邻所述有源区之间。
在一些实施方式中，所述字线呈直线延伸方式埋入于所述衬底中，所述离子再注入区域的注入深度等于大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述有源区的离子布植深度。
在一些实施方式中，所述位线呈波浪状延伸方式排列在所述衬底上，使得所述位线交迭在所述隔离结构上的区段长度大于所述位线交迭在所述有源区上的区段长度两倍以上。
在一些实施方式中，所述字线包括用以形成所述字线顶面的字线主体以及包覆所述字线主体的字线导电层，所述字线导电层的顶端距离所述衬底的上表面的第二埋入深度大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述离子再注入区域的注入深度。
在一些实施方式中，所述字线导电层和所述离子再注入区域的迭合区域小于所述字线导电层和所述有源区的迭合区域。
本发明实施例的半导体储存器的晶体管结构及其制造方法，利用位线制作过程中在接触窗中形成狭窄的未覆盖区域向源漏极区中注入离子形成低浓度的离子再注入区域和离子再注入扩散区域，从而减缓了接触窗在位线的交迭区域外的电场强度，达到改善漏电的目的，同时由于离子再注入区域和离子再注入扩散区域面积狭小，不造成对位线接点的电流路径和阻值的影响。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1a为本发明一个实施例的在衬底中形成有源区后的衬底表面的俯视图；
图1b为图1a中沿A-A线的剖视图；
图2a为本发明一个实施例的在有源区间形成隔离结构后的衬底表面的俯视图；
图2b为图2a中沿A-A线的剖视图；
图3a为本发明一个实施例的在衬底中形成字线后的衬底表面的俯视图；
图3b为图3a中沿B-B线的剖视图；
图4a为本发明一个实施例的在有源区及字线上沉积保护层后的衬底表面的俯视图；
图4b为图4a中沿B-B线的剖视图；
图5a为本发明一个实施例的刻蚀出接触窗后衬底表面的的俯视图；
图5b为图5a中沿B-B线的剖视图；
图6a为本发明一个实施例的在接触窗中沉积导电材料后的衬底表面的俯视图；
图6b为图6a中沿B-B线的剖视图；
图7a为本发明一个实施例的在沉积位线材料及生成光刻胶图形后衬底表面的俯视图；
图7b为图7a中沿B-B线的剖视图；
图8a为本发明的一个实施例的刻蚀位线材料后衬底表面的俯视图；
图8b为图8a中沿B-B线的剖视图；
图9a为本发明的一个实施例的刻蚀导电材料形成位线接触垫及离子再注入区域后衬底表面的俯视图；
图9b为图9a中沿B-B线的剖视图；
图10a为本发明的一个实施例的离子再注入后衬底表面的俯视图；
图10b为图10a中沿B-B线的显示离子通过离子再注入区域注入有源区并散射的剖视图；
图10c为图10a中沿B-B线的形成离子再注入扩散区域后的剖视图；
图11a为本发明的一个实施例的沉积保护层并覆盖位线后的衬底表面的俯视图；
图11b为图11a中沿B-B线的剖视图；
图12a为本发明的一个实施例的形成电容接触极板后衬底表面的俯视图；
图12b为图12a中沿B-B线的剖视图。
附图标号说明：
110：衬底；
111：有源区； 111A、111B、111C：源漏极区；
111D：接触窗； 111E：接触窗的未覆盖区域；
111F：离子再注入区域； 111G：离子再注入扩散区域；
112：隔离结构；
120：字线； 121：绝缘层；
122：字线导电层； 123：字线主体
124字线的上部腔室；
130：位线接触垫；
140：位线；
150：保护层；
160：电容接触极板；
200：导电材料；
300：位线材料；
400：与位线相对应的光刻胶图形。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
下面结合图1a至图12b对本发明的半导体储存器的晶体管结构及其制造方法进行详细描述。
本发明的实施例提供的半导体储存器的晶体管结构的制造方法，包括以下步骤。
步骤S101，提供衬底110，并在衬底110中形成多个有源区111，如图1a、1b所示。具体而言，提供衬底110，在一种实施例中，衬底110为P型或N型；在衬底110表面涂覆光刻胶并形成光刻胶图形(未示出)，通过光刻胶图形向衬底110注入与衬底110中的掺杂质型态相反的掺杂质以形成多个有源区111，在一种实施例中，当衬底110为P型时，注入的掺杂质为N型(如磷、砷、锑等)，当衬底110为N型时，注入的掺杂质为P型(如硼、镓等)。有源区111彼此相间排列，形成有源区阵列。图1a是本发明一个实施例的在衬底110中形成有源区111后的衬底110表面的俯视图。图1b是图1a中沿A-A线的剖视图，如图所示，有源区111形成于衬底110的表面且不贯穿衬底110，两个有源区111彼此分隔。
步骤S102，刻蚀衬底110上有源区111彼此分隔的区域，参见图2a、2b。具体而言，在衬底110表面沉积光刻胶并形成光刻胶图形(未示出)，通过光刻胶图形刻蚀有源区111彼此分隔的区域，如图2a所示。在一种实施例中，刻蚀深度大于有源区111的掺杂质注入的深度，参见图2b。随后，沉积隔离材料以在有源区111之间形成隔离结构112，如图2b所示，在一种实施例中，隔离材料包括SiO2。
步骤S103，在衬底110中形成多个埋入式的字线120，参见图3a、3b。具体而言，在衬底110中刻蚀多个凹槽(未示出)，在一种实施例中，刻蚀的方法包括湿法刻蚀。在一种实施例中，所述凹槽呈直线延伸方式形成于衬底110中，并贯穿有源区111及有源区111之间的隔离结构112，所述凹槽彼此平行并与有源区111相交成一定角度，且每个有源区111与两个所述凹槽相交并被分隔成三个源漏极区111A、111B、111C。沿凹槽的内壁依次沉积绝缘层121、字线导电层122、种子层(未示出)和字线主体123以形成字线120，并利用刻蚀的方法去除字线导电层122、种子层和字线主体123的上方部分以形成字线120的上部腔室124，如图3a、图3b所示。绝缘层121的作用是使字线120与周围的衬底110和有源区111绝缘，在一种实施例中，绝缘层121包括二氧化硅；字线导电层122的作用是防止字线主体123向绝缘层121、有源区111及衬底110的原子扩散，在一种实施例中，字线导电层122包括钛或氮化钛等；种子层作为字线主体123的成核中心，用于引导后续字线主体123的沉积，在一种实施例中，种子层的成分与字线主体123相同；字线主体123的作用是形成为字线120的主体部分，在一种实施例中，字线主体123包括金属钨等。
字线120沿有源区111与隔离结构112交替排列的方向延伸，并与有源区111和隔离结构112相交，其中每个有源区111与两个字线120相交。
步骤S104，沉积保护层150以覆盖有源区111表面及字线120并填充字线120的上部腔室124，如图4a、图4b所示。保护层150的作用是防止杂质的污染及使有源区111表面及字线120的上部(即字线导电层122、种子层及字线主体123的上部)绝缘，在一种实施例中，保护层150包括氮化硅等。
步骤S105，蚀刻衬底110的有源区111中在相交的两个字线120之间的中央区域的保护层150至源漏极区111A、以及隔离结构112，以形成贯通的接触窗111D，参见图5a及图5b。在一种实施例中，接触窗111D的侧壁与字线120的侧壁不接触，中间隔有源漏极区111A的一部分。此外，如图所示，刻蚀出接触窗111D后，接触窗111D的底部露出源漏极区111A的硅表层以及隔离结构112的隔离材料。
步骤S106，在接触窗111D中及衬底110在有源区111之间的区域上沉积导电材料200，如图6a、6b所示。导电材料200的上表面与保护层150平齐。在一种实施例中，导电材料200包括掺杂的多晶硅等。
步骤S107，沉积位线材料300及生成与位线140相对应的光刻胶图形400。具体而言，如图7a、7b所示，在整个衬底110的表面沉积位线材料300以覆盖保护层150和导电材料200，并在上述位线材料300上涂覆光刻胶并形成与位线140相对应的光刻胶图形400。
步骤S108，利用上述光刻胶图形400对位线材料300进行刻蚀并去除该光刻胶图形400，形成多个位线140。如图8a、8b所示，优选地，位线140呈波浪状延伸方式形成在衬底110上，彼此之间以一定间隔有规律地排列，每个位线140与多个有源区111、字线120及导电材料200相交错，且位线140交迭在隔离结构112上的区段长度大于位线140交迭在有源区111上的区段长度两倍以上，使得有源区111两侧的源漏极区111A、111B、111C有更大的显露面积，以安装电容接触极板160。
步骤S109，以位线140为掩膜刻蚀导电材料200以在接触窗111D中形成位线接触垫130，参见图9a、9b。具体而言，对接触窗111D中的导电材料200进行刻蚀，以去除位线140下方以外的导电材料200。由于位线140与有源区111交错，位线140和有源区111的迭合区域在形状与尺寸上非完全匹配于接触窗111D，使得导电材料200在有源区111上的部分未完全被位线140遮盖，未被遮盖的导电材料200被刻蚀掉而遮盖在位线140下方的导电材料200被留下，从而在位线140遮盖有源区111的区域下形成位线接触垫130，位线接触垫130不完全填满接触窗111D，且位线接触垫130与位线140在有源区111上相交错的部位相连接。
同时，上述未被位线140遮盖的有源区111上的导电材料200被刻蚀掉后形成接触窗111D的未覆盖区域111E，并暴露出有源区111的源漏极区111A。换言之，接触窗111D的未覆盖区域111E，形成于接触窗111D中且未覆盖位线接触垫130及位线140的区域。
步骤S110，通过上述接触窗111D的未覆盖区域111E向有源区111中注入离子，以在有源区111的源漏极区111A形成离子再注入区域111F，如图10a、10b、10c。在一种实施例中，离子再注入区域111F在有源区111上的形状包括三角形。参见图10b，接触窗111D的未覆盖区域111E中的虚线箭头代表注入离子的方向，在一种实施例中，采用离子注入技术(IronImplantation)进行注入离子。离子在注入源漏极区111A时还会发生散射(Scattering)，从而在源漏极区111A、111B、111C的靠近字线120的侧边形成离子再注入扩散区域111G。有源区111中的垂直向下的实线箭头代表离子注入的方向，而斜向的实线箭头代表离子在源漏极区111B、111C中的散射方向(不包括附图标记所附带的实线箭头)。图10a、10c分别表示离子注入后形成离子再注入区域111F和离子再注入扩散区域111G的俯视图和剖视图。在一种实施例中，离子再注入扩散区域111G与字线120的侧壁相毗邻。离子再注入区域111F和离子再注入扩散区域111G的形成，可以减缓接触窗111D在位线140的交迭区域外的电场强度。
离子再注入区域111F的注入深度等于或大于字线120的顶面距离衬底110的上表面的埋入深度，但小于有源区111的离子布植深度。
另外，需要说明的是，注入的离子的型态与有源区111中原始掺杂的离子型态相反，使得离子再注入区域111F中原始掺杂的离子浓度低于有源区111中的原始掺杂的离子浓度，从而减缓接触窗111D在位线140的交迭区域外的电场强度并减少或防止组件漏电的产生。
在一种实施例中，当衬底110为P型时，有源区111(即源漏极区111A、111B、111C)为重掺杂N+型，通过接触窗111D的未覆盖区域111E注入型态相反的P+型离子时，形成离子再注入区域111F，同时，P+型离子会在源漏极区111A、111B、111C中发生散射，从而形成P+型离子的离子再注入扩散区域111G。由于P+型离子的稀释，使离子再注入区域111F和离子再注入扩散区域111G中的N+型掺杂浓度降低，成为轻掺杂的N-区域。
在另一种实施例中，当衬底110为N型时，有源区111(即源漏极区111A、111B、111C)为重掺杂P+型，通过接触窗111D的未覆盖区域111E注入型态相反的N+型离子时，形成离子再注入区域111F，同时，N+型离子会在源漏极区111A、111B、111C中发生散射，从而形成N+型离子的离子再注入扩散区域111G。由于N+型离子的稀释，使离子再注入区域111F和离子再注入扩散区域111G中的P+型掺杂浓度降低，成为轻掺杂的P-区域。
由于离子再注入区域111F和离子再注入扩散区域111G范围较小，不会对位线140下方的位线接点(即位线接触垫130与源漏极区111A的接点)的电流路径和阻值产生影响。
步骤S111，在整个衬底110表面沉积保护层150并覆盖位线140，参见图11a、11b。如图11b所示，沉积后的保护层150填充离子再注入区域111F。
步骤S112，在源漏极区111B、111C上方自保护层150表面打孔至源漏极区111B和111C表面，并沉积导电材料以形成电容接触极板160，参见图12a、12b。如图12b所示，电容接触极板160与源漏极区111B、111C电性接触，且离子再注入扩散区域111G位于电容接触极板160的下方。在一种实施例中，形成电容接触极板160的导电材料包括多晶硅、金属钨等。
本发明的另一方面，对应于半导体储存器的晶体管结构的制造方法，还提供了半导体储存器的晶体管结构的实施例。如图10a、10c所示，在一种实施例中，半导体储存器的晶体管结构包括衬底110、字线120、位线接触垫130、位线140以及保护层150。
其中，衬底110中设置有多个源区111，有源区111彼此相间排列，形成有源区阵列，参见图10a；有源区111形成于衬底110的表面且不贯穿衬底110，如图10c所示。在有源区111之间形成有隔离结构112，在一种实施例中，隔离材料包括SiO2。
字线120以埋入方式形成于衬底110中，字线120呈直线延伸方式形成于衬底110中，并贯穿有源区111及有源区111之间的隔离结构112，字线120彼此平行并与有源区111相交成一定角度，每个字线120与多个有源区111相交，且每个有源区111与两个字线120相交并被分隔成三个源漏极区111A、111B、111C。字线120自侧壁向中心轴依次包括绝缘层121、字线导电层122、种子层(未示出)、字线主体123，字线主体123形成字线120的顶面，字线导电层122包覆字线主体123；在字线120的上方部位更形成有上部腔室124，上部腔室124通过刻蚀字线导电层122、种子层和字线主体123的上方部分而形成。在一种实施例中，绝缘层121包括二氧化硅，字线导电层122包括钛或氮化钛等，字线主体123包括金属钨等，种子层与字线主体123的材料相同。
源漏极区111A还具有接触窗111D，位于相邻两个字线120之间，接触窗111D通过局部刻蚀源漏极区111A而形成。在一种实施例中，接触窗111D的侧壁与字线120的侧壁不接触，中间隔有源漏极区111A的一部分。位线接触垫130，沉积形成于接触窗111D中，在一种实施例中，位线接触垫130包括多晶硅等。
位线140呈波浪状延伸方式形成在衬底110上，彼此之间以一定间隔有规律地排列，每个位线140与多个有源区111及字线120相交错，且位线140交迭在隔离结构112上的区段长度大于位线140交迭在有源区111上的区段长度两倍以上，使得有源区111两侧的源漏极区111A、111B、111C有更大的显露面积，以安装电容接触极板160。位线接触垫130形成在位线140遮盖有源区111的区域下而不完全填满接触窗111D，且与位线140在有源区111上相交错的部位相连接。
接触窗111D还具有未覆盖区域111E，其位于接触窗111D中且未覆盖位线接触垫130及位线140的区域，通过接触窗111D的未覆盖区域111E向有源区111注入离子。
在有源区111(即源漏极区111A、111B、111C)靠近字线120的边侧形成有离子再注入区域111F和离子再注入扩散区域111G，在一种实施例中，离子再注入区域111F是通过离子注入技术形成的，离子再注入扩散区域111G是通过离子注入后在有源区111中的散射形成的，离子再注入扩散区域111G毗邻字线120。注入的离子的型态与有源区111中原始掺杂的离子型态相反，使得离子再注入区域111F和离子再注入扩散区域111G中原始掺杂的离子的浓度低于有源区111中的原始掺杂的离子的浓度，从而减缓接触窗111D在位线140交迭区域外的电场强度并减少或防止组件漏电的产生。在一种实施例中，当衬底110为P型时，有源区111(即源漏极区111A、111B、111C)为重掺杂N+型，通过接触窗111D的未覆盖区域111E注入型态相反的P+型离子后，形成离子再注入区域111F，同时，P+型离子在源漏极区111A、111B、111C中散射，形成P+型离子的离子再注入扩散区域111G。由于P+型离子的稀释，使离子再注入区域111F和离子再注入扩散区域111G中的N+型掺杂浓度降低，成为轻掺杂的N-区域。
在另一种实施例中，当衬底110为N型时，有源区111(即源漏极区111A、111B、111C)为重掺杂P+型，通过接触窗111D的未覆盖区域111E注入型态相反的N+型离子后，形成离子再注入区域111F，同时，N+型离子在源漏极区111A、111B、111C中散射，形成N+型离子的离子再注入扩散区域111G。由于N+型离子的稀释，使离子再注入区域111F和离子再注入扩散区域111G中的P+型掺杂浓度降低，成为轻掺杂的P-区域。
在一种实施例中，离子再注入区域111F的注入深度等于或大于字线120的顶面距离衬底110的上表面的第一埋入深度，但小于有源区111的离子布植深度。在一种实施例中，字线导电层122的顶端距离衬底110的上表面的第二埋入深度大于字线120的顶面距离衬底110的上表面的第一埋入深度，但小于离子再注入区域111F的注入深度。在另一种实施例中，字线导电层122和离子再注入区域111F的迭合区域小于字线导电层122和有源区111的迭合区域。
在一种实施例中，在字线120上及有源区111在接触窗111D上以外的区域还沉积有保护层150，尤其是，字线120的上部腔室124中也填充有保护层150，在一种实施例中，保护层150包括氮化硅等。
在另一种实施例中，在整个衬底110表面都沉积有保护层150且保护层150覆盖位线140，在源漏极区111B、111C上方的保护层150中形成有电容接触极板160，电容接触极板160的上端露出保护层150，下端与源漏极区111B、111C电性接触，参见图12a、12b。在一种实施例中，形成电容接触极板160的导电材料包括多晶硅、金属钨等。
本发明实施例的半导体储存器的晶体管结构及其制造方法，利用位线140制作过程中在接触窗111D中形成狭窄的未覆盖区域111E向源漏极区111A中注入离子形成低浓度的离子再注入区域111F和离子再注入扩散区域111G，从而减缓了接触窗111D在位线140的交迭区域外的电场强度，达到改善漏电的目的，同时由于离子再注入区域111F和离子再注入扩散区域111G面积狭小，不造成对位线接点的电流路径和阻值的影响。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种半导体储存器的晶体管结构的制造方法，其特征在于，包括：
提供衬底，并在所述衬底中形成多个有源区；
形成多个埋入式的字线于所述衬底中，每个所述有源区与两个所述字线相交；
刻蚀所述衬底的所述有源区中在相交的两个所述字线间的中央区域，以形成接触窗；
沉积导电材料于所述接触窗及所述衬底在所述有源区之间的区域上；
形成位线于所述衬底上；
以所述位线为掩膜刻蚀所述导电材料，以在所述接触窗中形成位线接触垫，其中，所述位线和所述有源区的迭合区域在形状与尺寸上非完全匹配于所述接触窗，使所述位线接触垫形成在所述位线覆盖所述有源区的区域下且不完全填满所述接触窗，所述接触窗包括未覆盖所述位线接触垫及所述位线的区域；
以及通过所述接触窗的未覆盖区域向所述有源区注入离子，以形成离子再注入区域，以减缓所述接触窗在所述位线的交迭区域外的电场强度。
2.根据权利要求1所述的半导体储存器的晶体管结构的制造方法，其特征在于，所述离子再注入区域在所述有源区上的形状包括三角形。
3.根据权利要求1所述的半导体储存器的晶体管结构的制造方法，其特征在于，所述有源区两侧的源漏极区在靠近所述字线的侧边更形成为离子再注入扩散区域，所述离子再注入扩散区域毗邻所述字线。
4.根据权利要求1所述的半导体储存器的晶体管结构的制造方法，其特征在于，再注入的所述离子的型态与所述有源区中原始掺杂的离子型态相反，使得所述离子再注入区域中所述原始掺杂的离子浓度低于所述有源区中的所述原始掺杂的离子浓度。
5.根据权利要求1、2、3或4所述的半导体储存器的晶体管结构的制造方法，其特征在于，在提供所述衬底的步骤中，隔离结构设置于所述衬底中，所述隔离结构形成于相邻所述有源区之间。
6.根据权利要求5所述的半导体储存器的晶体管结构的制造方法，其特征在于，所述字线呈直线延伸方式埋入于所述衬底中，并贯穿所述有源区及所述有源区之间的所述隔离结构，所述离子再注入区域的注入深度等于或者大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述有源区的离子布植深度。
7.根据权利要求6所述的半导体储存器的晶体管结构的制造方法，其特征在于，在形成所述位线的步骤中，所述位线呈波浪状延伸方式排列在所述衬底上，且所述位线交迭在所述隔离结构上的区段长度大于所述位线交迭在所述有源区上的区段长度两倍。
8.根据权利要求1所述的半导体储存器的晶体管结构的制造方法，其特征在于，还包括：在形成所述字线后，沉积保护层于所述有源区表面及所述字线上，并在所述字线之间形成所述保护层的开口槽，以供后续形成所述有源区的所述接触窗。
9.一种半导体储存器的晶体管结构，其特征在于，包括：
衬底，所述衬底中形成有源区；
字线，以埋入式设置在所述衬底中，并与所述有源区相交；
所述有源区具有接触窗，位于相邻两个所述字线之间；
位线接触垫，沉积形成于所述接触窗上；
以及位线，形成于所述衬底上，所述位线与所述有源区相交错部位连接所述位线接触垫，所述位线接触垫形成在所述位线遮盖所述有源区的区域下而不完全填满所述接触窗；其中，所述有源区还具有离子再注入区域，位于所述接触窗中且未覆盖所述位线接触垫及所述位线的区域，以减缓所述接触窗在所述位线的交迭区域外的电场强度。
10.根据权利要求9所述的半导体储存器的晶体管结构，其特征在于，所述接触窗通过局部蚀刻所述有源区的中间部位而形成。
11.根据权利要求10所述的半导体储存器的晶体管结构，其特征在于，所述有源区两侧的源漏极区在靠近所述字线的侧边更形成为离子再注入扩散区域，所述离子再注入扩散区域毗邻所述字线。
12.根据权利要求9所述的半导体储存器的晶体管结构，其特征在于，所述衬底中设置有隔离结构，所述隔离结构形成于相邻所述有源区之间。
13.根据权利要求9至12任一项所述的半导体储存器的晶体管结构，其特征在于，所述字线呈直线延伸方式埋入于所述衬底中，所述离子再注入区域的注入深度等于或者大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述有源区的离子布植深度。
14.根据权利要求13所述的半导体储存器的晶体管结构，其特征在于，所述位线呈波浪状延伸方式排列在所述衬底上，使得所述位线交迭在隔离结构上的区段长度大于所述位线交迭在所述有源区上的区段长度两倍。
15.根据权利要求13所述的半导体储存器的晶体管结构，其特征在于，所述字线包括用以形成所述字线顶面的字线主体以及包覆所述字线主体的字线导电层，所述字线导电层的顶端距离所述衬底的上表面的第二埋入深度大于所述字线的顶面距离所述衬底的上表面的第一埋入深度，但小于所述离子再注入区域的注入深度。
16.根据权利要求15所述的半导体储存器的晶体管结构，其特征在于，所述字线导电层和所述离子再注入区域的迭合区域小于所述字线导电层和所述有源区的迭合区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810241906.0A CN110299324B (zh) | 2018-03-22 | 2018-03-22 | 半导体储存器的晶体管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810241906.0A CN110299324B (zh) | 2018-03-22 | 2018-03-22 | 半导体储存器的晶体管结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110299324A CN110299324A (zh) | 2019-10-01 |
| CN110299324B true CN110299324B (zh) | 2024-03-26 |
Family
ID=68025760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810241906.0A Active CN110299324B (zh) | 2018-03-22 | 2018-03-22 | 半导体储存器的晶体管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110299324B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640749B (zh) * | 2019-11-14 | 2025-03-28 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
| CN114078852B (zh) * | 2020-08-14 | 2024-11-01 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| US6821842B1 (en) * | 2003-09-19 | 2004-11-23 | Promos Technologies Inc. | [DRAM structure and fabricating method thereof] |
| CN1790722A (zh) * | 2004-12-15 | 2006-06-21 | 因芬尼昂技术股份公司 | 6f2存取晶体管配置和半导体存储器件 |
| JP2011181612A (ja) * | 2010-02-26 | 2011-09-15 | Elpida Memory Inc | 半導体装置 |
| CN102931195A (zh) * | 2011-08-11 | 2013-02-13 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
| KR20130053278A (ko) * | 2011-11-15 | 2013-05-23 | 에스케이하이닉스 주식회사 | 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 |
| KR20130134140A (ko) * | 2012-05-30 | 2013-12-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| WO2014125950A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| CN106847754A (zh) * | 2017-03-08 | 2017-06-13 | 合肥智聚集成电路有限公司 | 半导体存储器件及其制作方法 |
| TW201727874A (zh) * | 2016-01-21 | 2017-08-01 | 華亞科技股份有限公司 | 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 |
| CN207966957U (zh) * | 2018-03-22 | 2018-10-12 | 睿力集成电路有限公司 | 半导体储存器的晶体管结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101979752B1 (ko) * | 2012-05-03 | 2019-05-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2014049707A (ja) * | 2012-09-04 | 2014-03-17 | Ps4 Luxco S A R L | 半導体装置およびその製造方法 |
| JP2015122471A (ja) * | 2013-11-20 | 2015-07-02 | マイクロン テクノロジー， インク． | 半導体装置およびその製造方法 |
| KR102354463B1 (ko) * | 2015-01-09 | 2022-01-24 | 삼성전자주식회사 | 레트로그레이드 채널을 갖는 반도체 소자 및 그 제조방법 |
-
2018
- 2018-03-22 CN CN201810241906.0A patent/CN110299324B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025224A (en) * | 1997-03-31 | 2000-02-15 | Siemens Aktiengesellschaft | Device with asymmetrical channel dopant profile |
| US6821842B1 (en) * | 2003-09-19 | 2004-11-23 | Promos Technologies Inc. | [DRAM structure and fabricating method thereof] |
| CN1790722A (zh) * | 2004-12-15 | 2006-06-21 | 因芬尼昂技术股份公司 | 6f2存取晶体管配置和半导体存储器件 |
| JP2011181612A (ja) * | 2010-02-26 | 2011-09-15 | Elpida Memory Inc | 半導体装置 |
| CN102931195A (zh) * | 2011-08-11 | 2013-02-13 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
| KR20130053278A (ko) * | 2011-11-15 | 2013-05-23 | 에스케이하이닉스 주식회사 | 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 |
| KR20130134140A (ko) * | 2012-05-30 | 2013-12-10 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| WO2014125950A1 (ja) * | 2013-02-18 | 2014-08-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| TW201727874A (zh) * | 2016-01-21 | 2017-08-01 | 華亞科技股份有限公司 | 具有增大記憶胞接觸區域的半導體記憶體裝置及其製作方法 |
| CN106847754A (zh) * | 2017-03-08 | 2017-06-13 | 合肥智聚集成电路有限公司 | 半导体存储器件及其制作方法 |
| CN207966957U (zh) * | 2018-03-22 | 2018-10-12 | 睿力集成电路有限公司 | 半导体储存器的晶体管结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110299324A (zh) | 2019-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102468181B (zh) | 具有埋入式结的垂直晶体管及其制造方法 | |
| KR100967883B1 (ko) | 개선된 드레인 접점을 가진 트렌치 ｄｍｏｓ 디바이스 | |
| US20190035903A1 (en) | Trench gate power mosfet and manufacturing method thereof | |
| JP2005510881A (ja) | オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| JP2005510088A (ja) | 多結晶シリコンソースコンタクト構造を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイス | |
| US20090315103A1 (en) | Trench mosfet with shallow trench for gate charge reduction | |
| KR101832334B1 (ko) | 반도체소자 및 그 제조방법 | |
| CN101471291B (zh) | 半导体器件及其制造方法 | |
| US9508723B2 (en) | Semiconductor device having buried gate and manufacturing method thereof | |
| US20080042194A1 (en) | Trench mosfet with terraced gate and manufacturing method thereof | |
| JP2006165504A (ja) | ゲートリセス構造及びその形成方法 | |
| CN110299324B (zh) | 半导体储存器的晶体管结构及其制造方法 | |
| US7851329B2 (en) | Semiconductor device having EDMOS transistor and method for manufacturing the same | |
| CN100407443C (zh) | 晶体管及其制造方法 | |
| JP2013055213A (ja) | 半導体装置及びその製造方法 | |
| JP6524279B2 (ja) | 半導体装置およびその製造方法 | |
| JP6054046B2 (ja) | 半導体装置及びその製造方法 | |
| KR100853799B1 (ko) | 트렌치 게이트 반도체 소자 및 그의 제조 방법 | |
| CN114078764A (zh) | 半导体器件及其制备方法 | |
| JP2004241469A (ja) | 半導体装置およびその製造方法 | |
| US20040235252A1 (en) | Semiconductor device with increased effective channel length and method of manufacturing the same | |
| KR100511099B1 (ko) | 트렌치 구조의 고전압 트랜지스터 및 그 제조 방법 | |
| US11949009B2 (en) | Semiconductor die and method of manufacturing the same | |
| KR100753103B1 (ko) | 새들형 핀 트랜지스터 제조방법 | |
| JP2009158587A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |