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CN110223985A - 有源矩阵基板和多路分配电路 - Google Patents

有源矩阵基板和多路分配电路 Download PDF

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CN110223985A CN201910156705.5A CN201910156705A CN110223985A CN 110223985 A CN110223985 A CN 110223985A CN 201910156705 A CN201910156705 A CN 201910156705A CN 110223985 A CN110223985 A CN 110223985A
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tft
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oxide semiconductor
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Abstract

提供一种有源矩阵基板，其具备具有能降低沟道长度的氧化物半导体TFT的多路分配电路。有源矩阵基板具备包含多个TFT的多路分配电路，各TFT具有：栅极电极；氧化物半导体层，其包含源极接触区域、漏极接触区域以及包含沟道区域的源极漏极间区域；沟道保护层，其仅覆盖源极漏极间区域的一部分；以及源极电极和漏极电极，该源极电极与源极接触区域接触，该漏极电极与漏极接触区域接触，在各TFT的沟道长度方向的一截面中，源极电极和漏极电极中的任意一方电极的沟道区域侧的端部与沟道保护层接触，另一方电极的沟道区域侧的端部与沟道保护层空开间隔配置。

Description

有源矩阵基板和多路分配电路
技术领域
本发明涉及具备多路分配电路(Demultiplexer Circuit)的有源矩阵基板和多路分配电路。
背景技术
液晶显示装置等所使用的有源矩阵基板具有：具有多个像素的显示区域；以及显示区域以外的区域(非显示区域或边框区域)。在显示区域中，多个像素在行方向和列方向上2维地排列。各像素具备薄膜晶体管(Thin Film Transistor；以下，称为“TFT”)等开关元件。作为这种开关元件，以往以来广泛使用将非晶硅膜作为活性层的TFT(以下，称为“非晶硅TFT”)、将多晶硅膜作为活性层的TFT(以下，称为“多晶硅TFT”)。
作为TFT的活性层的材料，已提出使用氧化物半导体来代替非晶硅、多晶硅。将这种TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此，氧化物半导体TFT能比非晶硅TFT高速地动作。
有时在有源矩阵基板的非显示区域单片(一体)地形成驱动电路等周边电路。通过单片地形成驱动电路，实现非显示区域的窄小化、安装工序简化所带来的成本降低。例如，在非显示区域中，有时单片地形成栅极驱动器电路，以COG(Chip on Glass：玻璃上芯片)方式安装源极驱动器电路。
在智能手机等窄边框化要求高的设备中，已提出不仅单片地形成栅极驱动器而且还单片地形成源极切换(Source Shared Driving：SSD)电路等多路分配电路(例如专利文献1)。SSD电路是从来自源极驱动器的各端子的1个视频信号线向多个源极配线分配视频数据的电路。通过搭载SSD电路，能使非显示区域的配置端子部的区域(端子部形成区域)更窄。另外，来自源极驱动器的输出数量减小，能减小电路规模，因此能减少驱动器IC的成本。
驱动电路、SSD电路等周边电路包含TFT。在本说明书中，将在显示区域的各像素中作为开关元件配置的TFT称为“像素TFT”，将构成周边电路的TFT称为“电路TFT”。另外，将电路TFT中的在多路分配电路(或SSD电路)中作为开关元件使用的TFT称为“DMX电路用TFT”(或“SSD电路用TFT”)。在使用氧化物半导体TFT作为像素TFT的有源矩阵基板中，从制造工序的观点来说，优选形成使用与像素TFT相同的氧化物半导体膜的氧化物半导体TFT作为电路TFT。
现有技术文献
专利文献
专利文献1：国际公开第2011/118079号
发明内容
发明要解决的问题
为了使比较大的电流流过SSD电路用TFT等DMX电路用TFT，优选缩短DMX电路用TFT的沟道长度L并且增大沟道宽度W。特别是，伴随着显示装置的高清晰化，有时将DMX电路用TFT形成于更窄的区域(源极总线的间隔等)，要求进一步降低DMX电路用TFT的沟道长度L。
然而，本申请的发明人研究的结果是，在使用氧化物半导体TFT作为DMX电路用TFT的情况下，有时既确保氧化物半导体TFT的可靠性且进一步降低沟道长度L是困难的。后面详细描述。
本发明的实施方式是鉴于上述情况而完成的，其目的在于提供具备具有能降低沟道长度的氧化物半导体TFT的多路分配电路的有源矩阵基板。
用于解决问题的方案
本发明的一实施方式的有源矩阵基板具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，具备：基板；多路分配电路，其配置在上述非显示区域，并且支撑于上述基板；以及多个源极总线和多个栅极总线，在上述显示区域中，上述多个源极总线在第1方向上延伸，上述多个栅极总线在与上述第1方向交叉的第2方向上延伸，在上述有源矩阵基板中，上述多路分配电路包含多个TFT，并且连接到上述多个源极总线，上述多个TFT各自具有：栅极电极；氧化物半导体层，其以隔着栅极绝缘层与上述栅极电极相对的方式配置，包含：源极接触区域；漏极接触区域；以及源极漏极间区域，其位于上述源极接触区域和上述漏极接触区域之间，包含沟道区域；沟道保护层，其仅覆盖上述氧化物半导体层的上述源极漏极间区域的一部分；以及源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，在上述多个TFT各自的沟道长度方向的一截面中，上述源极电极和上述漏极电极中的任意一方电极的沟道区域侧的端部与上述沟道保护层接触，另一方电极的沟道区域侧的端部与上述沟道保护层空开间隔配置。
在某实施方式中，在上述多个TFT各自的沟道长度方向的另一截面中，上述源极电极和上述漏极电极中的上述另一方电极的上述沟道区域侧的端部与上述沟道保护层接触，上述一方电极的上述沟道区域侧的端部与上述沟道保护层空开间隔配置。
在某实施方式中，上述沟道保护层的厚度是上述源极电极和上述漏极电极的厚度的1/2以上。
在某实施方式中，上述沟道保护层比上述源极电极和上述漏极电极厚。
在某实施方式中，在上述多个TFT各自的沟道长度方向的上述一截面中，上述一方电极与上述沟道保护层的侧面接触，与上述沟道保护层的上表面不接触。
在某实施方式中，上述多个TFT各自以沟道宽度方向为上述第1方向，上述沟道长度方向为上述第2方向的方式配置。
在某实施方式中，当从上述基板的法线方向观看时，上述一方电极的沟道区域侧的缘部沿着上述沟道保护层的侧面具有凹部。
在某实施方式中，当从上述基板的法线方向观看时，上述沟道保护层在与上述沟道长度方向和沟道宽度方向交叉的第3方向上延伸，上述沟道保护层的上述第3方向上的一个端部与上述源极电极接触，另一个端部与上述漏极电极接触。
在某实施方式中，上述栅极电极配置在上述基板与上述氧化物半导体层之间。
在某实施方式中，上述多个TFT各自还具备在上述氧化物半导体层的与上述基板相反的一侧配置的其它栅极电极。
在某实施方式中，上述栅极电极配置在上述氧化物半导体层的与上述基板相反的一侧。
在某实施方式中，上述氧化物半导体层的上述源极漏极间区域中的未由上述沟道保护层覆盖的部分是电阻比由上述沟道保护层覆盖的部分低的低电阻区域。
在某实施方式中，还具备配置在上述多个像素中的每个像素中的像素TFT，上述像素TFT是包含像素用氧化物半导体层和像素用沟道保护层的蚀刻阻挡型TFT，上述像素用沟道保护层覆盖上述像素用氧化物半导体层的沟道区域，上述像素用沟道保护层的厚度比上述多个TFT各自的上述沟道保护层的厚度小。
在某实施方式中，上述氧化物半导体层包含In-Ga-Zn-O系半导体。
在某实施方式中，上述In-Ga-Zn-O系半导体包含结晶质部分。
在某实施方式中，上述多路分配电路分别具有从多个视频信号线中的1个视频信号线向多个源极总线中的n个(n为2以上的整数)源极总线分配视频信号的多个单位电路，上述多个单位电路各自具有至少n个TFT和连接到上述1个视频信号线的n个分支配线，上述至少n个TFT的漏极电极电连接到上述n个源极总线中的1个源极总线，上述至少n个TFT的源极电极电连接到上述n个分支配线中的1个分支配线，上述多个TFT包含上述至少n个TFT。
本发明的一实施方式的有源矩阵基板的制造方法是上述任意一个有源矩阵基板的制造方法，包含：形成上述氧化物半导体层和将上述氧化物半导体层的一部分覆盖的上述沟道保护层的工序；形成覆盖上述氧化物半导体层和上述沟道保护层的导电膜的工序，其中，上述导电膜具有反映了上述沟道保护层的形状的凸部；在上述导电膜上形成掩模的工序；以及使用上述掩模进行上述导电膜的蚀刻，从而得到上述源极电极和上述漏极电极的工序，在上述导电膜上形成掩模的工序包含：形成工序，在上述导电膜上形成抗蚀剂膜，其中，上述抗蚀剂膜的位于上述导电膜的上述凸部上的部分比上述抗蚀剂膜的其它部分薄；以及掩模形成工序，使用光掩模对上述抗蚀剂膜进行曝光，接着进行显影，将上述抗蚀剂膜中的由上述光掩模划定的部分除去，从而得到具有开口部的上述掩模，其中，上述抗蚀剂膜的位于上述凸部上的部分中的未由上述光掩模划定的部分也被除去，从而当从上述基板的法线方向观看时，上述开口部的轮廓的一部分与上述沟道保护层的缘部对齐。
本发明的另一实施方式的有源矩阵基板的制造方法是具备多个TFT的有源矩阵基板的制造方法，包含在形成上述多个TFT的区域中的各区域形成氧化物半导体TFT的工序，形成上述氧化物半导体TFT的工序包含：在形成上述多个TFT的上述区域中的各区域形成氧化物半导体层的工序；形成仅将上述氧化物半导体层的一部分覆盖的沟道保护层的工序；形成覆盖上述氧化物半导体层和上述沟道保护层的导电膜的工序，其中，上述导电膜具有反映了上述沟道保护层的形状的凸部；在上述导电膜上形成掩模的工序；以及使用上述掩模进行上述导电膜的蚀刻，从而得到上述源极电极和上述漏极电极的工序，在上述导电膜上形成掩模的工序包含：形成工序，在上述导电膜上形成抗蚀剂膜，其中，上述抗蚀剂膜的位于上述导电膜的上述凸部上的部分比上述抗蚀剂膜的其它部分薄；以及掩模形成工序，使用光掩模对上述抗蚀剂膜进行曝光，接着进行显影，将上述抗蚀剂膜中的由上述光掩模划定的部分除去，从而得到具有开口部的上述掩模，其中，上述抗蚀剂膜的位于上述凸部上的部分中的未由上述光掩模划定的部分也被除去，从而当从上述基板的法线方向观看时，上述开口部的轮廓的一部分与上述沟道保护层的缘部对齐。
在某实施方式中，上述沟道保护层比上述导电膜厚。
本发明的一实施方式的多路分配电路包含多个TFT，上述多个TFT各自具有：栅极电极；氧化物半导体层，其以隔着栅极绝缘层与上述栅极电极相对的方式配置，包含：源极接触区域；漏极接触区域；以及源极漏极间区域，其位于上述源极接触区域和上述漏极接触区域之间，包含沟道区域；沟道保护层，其仅覆盖上述氧化物半导体层的上述源极漏极间区域的一部分；以及源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，在上述多个TFT各自的沟道长度方向的一截面中，上述源极电极和上述漏极电极中的任意一方电极的沟道区域侧的端部与上述沟道保护层接触，另一方电极的沟道区域侧的端部与上述沟道保护层空开间隔配置。
发明效果
根据本发明的一实施方式，可提供具备具有能降低沟道长度的氧化物半导体TFT的多路分配电路的有源矩阵基板。
附图说明
图1是示出第1实施方式的有源矩阵基板1000的平面结构的一例的示意图。
图2是示出第1实施方式的有源矩阵基板1000的多路分配电路DMX_A的图。
图3的(a)和(b)分别是例示第1实施方式的DMX电路用TFT30的俯视图和截面图。
图4A的(a)和(b)分别是用于说明DMX电路用TFT30的制造方法的一例的截面图。
图4B的(a)和(b)分别是用于说明DMX电路用TFT30的制造方法的另一例的截面图。
图5的(a)和(b)分别是例示第1实施方式的另一DMX电路用TFT的俯视图和截面图。
图6的(a)是示出变形例1的DMX电路用TFT31的俯视图，图6的(b)和(c)分别是DMX电路用TFT31的截面图。
图7的(a)是示出变形例2的DMX电路用TFT32的俯视图，图7的(b)～(d)分别是DMX电路用TFT32的截面图。
图8的(a)和(b)分别是例示变形例3的DMX电路用TFT33的俯视图和截面图，图8的(c)是用于说明TFT33的制造工序的截面图。
图9的(a)是例示变形例4的DMX电路用TFT34的俯视图，图9的(b)和(c)分别是DMX电路用TFT34的截面图。
图10的(a)和(b)分别是例示变形例5的DMX电路用TFT35的俯视图和截面图。
图11是例示多路分配电路DMX_A的单位电路100的布局的俯视图。
图12是示出第1实施方式的另一多路分配电路DMX_B的子电路200的图。
图13例示多路分配电路DMX_B的布局的概略的俯视图。
图14是示出多路分配电路DMX_B的子电路200A的布局的一例的俯视图。
图15的(a)和(b)分别是有源矩阵基板1000中的像素区域PIX的俯视图和沿着A-A’线的截面图。
图16的(a)和(b)分别是示出参考例1的沟道蚀刻型的氧化物半导体TFT910的俯视图和截面图，图16的(c)是用于说明氧化物半导体TFT910的制造工序的截面图。
图17的(a)和(b)分别是示出参考例2的蚀刻阻挡型的氧化物半导体TFT920的俯视图和截面图，图17的(c)是用于说明氧化物半导体TFT920的制造工序的截面图。
附图标记说明
1 基板
3 栅极电极
5 栅极绝缘层
7 氧化物半导体层
7d、71d、72d 漏极接触区域
7s、71s、72s 源极接触区域
7sd、71sd、72sd SD间区域(源极漏极间区域)
8S 源极电极
8D 漏极电极
9 沟道保护层
9e1、9e2 沟道保护层的侧面
10 抗蚀剂膜
10m、10n、10u 掩模
10p 掩模的开口部
11 无机绝缘层
12a 生成物
12b 腐蚀
13 上部栅极电极
15 像素电极
30～35 DMX电路用TFT
40 接触部
71 第1半导体部
72 第2半导体部
80 源极用导电膜
80a 凸部
80e1、80e2 侧面
81、82 凹部
91 第1保护部
92 第2保护部
1000 有源矩阵基板
d1 电极间距离
d2 漏极电极和沟道保护层的重叠长度
d3 源极电极和沟道保护层的重叠长度
d4 SD间区域中的由沟道保护层覆盖的部分的长度
DL 沟道长度方向
DW 沟道宽度方向
E1、E2 沟道保护层的z方向上的端部
GL 栅极总线
SL 源极总线
pd1、pd2 漏极电极的端部
ps1、ps2 源极电极的端部
r1 第1部分
r2 第2部分
具体实施方式
为了实现有源矩阵基板的高清晰化，优选使用能通过干式蚀刻以高精度进行加工的导电膜来形成包含源极总线的源极金属层。作为这种导电膜(以下，称为“源极用导电膜”。)，例如使用Al(铝)膜。以抑制Al的扩散等为目的，有时也使用Al膜和Ti(钛)膜的层叠膜(例如Ti/Al/Ti膜)。
像素TFT和电路TFT的源极/漏极电极也往往使用源极用导电膜形成。例如，以覆盖氧化物半导体TFT的成为活性层的氧化物半导体层的方式形成源极用导电膜(例如Ti/Al/Ti膜)，进行源极用导电膜的干式蚀刻(例如使用氯的干式蚀刻)，从而得到源极/漏极电极。
本申请的发明人经过研究发现：当用上述方法形成氧化物半导体TFT的源极/漏极电极时，氧化物半导体层可能发生由干式蚀刻时的生成物所引起的腐蚀(腐蚀或后腐蚀)。这可能成为氧化物半导体TFT的特性不良的重要因素。特别是，在沟道宽度大的DMX电路用TFT中，氧化物半导体层中的与上述生成物接触的部分的面积变大，因此易于产生由腐蚀所引起的特性不良。
以下，详细说明发生腐蚀的理由。
图16的(a)和(b)分别是参考例1的氧化物半导体TFT(以下，省略为“TFT”。)910的俯视图和截面图。图16的(c)是用于说明氧化物半导体TFT910的制造工艺的截面图。
TFT910具有：栅极电极3，其支撑于基板1；栅极绝缘层5，其覆盖栅极电极3；氧化物半导体层7，其配置在栅极绝缘层5上；以及源极电极8S和漏极电极8D。源极电极8S和漏极电极8D分别与氧化物半导体层7直接接触。在TFT910中，氧化物半导体层7中的位于源极电极8S和漏极电极8D之间的部分为沟道区域7c。沟道区域7c与覆盖TFT910的无机绝缘层(钝化膜)11直接接触。
在TFT910中，沟道区域7c中的电流流动的方向的长度(沟道长度)L等于源极电极8S与漏极电极8D的间隔的长度d1(以下，称为“电极间距离d1”。)(L＝d1)。电极间距离d1也取决于加工精度，例如可以为3μm程度。
按如下方式制造TFT910。首先，在基板1形成栅极电极3和覆盖栅极电极3的栅极绝缘层5，在栅极绝缘层5上形成氧化物半导体层7。接着，以覆盖氧化物半导体层7的方式形成源极用导电膜(例如Ti/Al/Ti膜)。之后，如图16的(c)所示，在源极用导电膜上形成抗蚀剂膜10，将抗蚀剂膜10作为蚀刻掩模进行源极用导电膜的干式蚀刻。此时为了得到适于DMX电路用TFT的高精度的图案，优选使用包含氯或氯化合物(三氯化硼等)的蚀刻气体进行干式蚀刻。由此，从源极用导电膜得到源极电极8S和漏极电极8D(源极漏极分离工序)。此时，通过源极用导电膜的干式蚀刻，氧化物半导体层7的表面的一部分(作为沟道区域的部分)露出。因此，由干式蚀刻产生的生成物12a会附着到氧化物半导体层7的露出的表面。生成物12a包含出自蚀刻气体的氯，因此，之后，当在大气中搬运基板1时，有时生成物12a与大气中的水分反应，生成盐酸。已发现当生成盐酸时，不仅会发生以往已知的铝部的腐蚀，氧化物半导体也发生腐蚀。氧化物半导体与铝同样溶解于盐酸，氧化物半导体层7可能发生腐蚀(corrosion)12b。氧化物半导体层7的腐蚀12b成为发生氧化物半导体TFT910的特性不良(例如漏电不良)的主要因素。
此外，在上述记载中以使用包含Al的源极用导电膜的情况为例进行了说明，但是即使在源极用导电膜包含Cu的情况下，在生成物12a包含氯时，也观察到了在氧化物半导体层表面发生腐蚀等损伤。
对此，本申请的发明人反复研究发现：通过在氧化物半导体层的成为沟道区域的部分上设置规定的厚度的保护层(沟道保护层)，能抑制氧化物半导体层的腐蚀的发生。此外，将在源极/漏极电极与氧化物半导体层之间具有沟道保护层的TFT结构称为“沟道保护型”或“蚀刻阻挡型”，将不具有沟道保护层的TFT结构(图16)称为“沟道蚀刻型”。
图17的(a)和(b)分别是参考例2的氧化物半导体TFT920的俯视图和截面图。图17的(c)是用于说明氧化物半导体TFT920的制造工艺的截面图。
TFT920是蚀刻阻挡型的TFT。TFT920在氧化物半导体层7与源极电极8S及漏极电极8D之间具有沟道保护层9，这一点与参考例1的TFT910(沟道蚀刻型TFT)不同。在TFT920中，氧化物半导体层7中的位于和源极电极8S接触的区域7s与和漏极电极8D接触的区域7d之间的部分也为沟道区域7c。沟道区域7c由沟道保护层9覆盖。沟道保护层9例如是氧化硅层等绝缘层。
在TFT920中，沟道保护层9的沟道长度方向的宽度被设计得比电极间距离d1大，以使得在源极漏极分离工序中氧化物半导体层7的成为沟道区域的部分不会露出。因此，源极电极8S和漏极电极8D的沟道区域侧的端部以与沟道保护层9重叠的方式配置。漏极电极8D与沟道保护层9重叠的部分的沟道长度方向的长度d2以及源极电极8S与沟道保护层9重叠的部分的沟道长度方向的长度d3是考虑到沟道保护层9与源极电极8S及漏极电极8D之间的层间对准余量(alignment margin)而确定的。
在制造TFT920时，在形成氧化物半导体层7后，在氧化物半导体层7的一部分(作为沟道区域的部分)之上设置沟道保护层9。接着，以覆盖氧化物半导体层7和沟道保护层9的方式形成源极用导电膜。之后，如图17的(c)所示，将抗蚀剂膜10作为掩模将源极用导电膜图案化，从而得到源极电极8S和漏极电极8D(源极漏极分离工序)。在该例子中，氧化物半导体层7中的位于源极电极8S与漏极电极8D之间的部分由沟道保护层9覆盖，因此氧化物半导体层7的表面不被露出。因此，干式蚀刻的生成物12a附着到沟道保护层9的表面，与氧化物半导体层7不接触。因此，能抑制氧化物半导体层7中的腐蚀的发生。
然而，在蚀刻阻挡型的TFT920中，降低沟道长度L是困难的。TFT920的沟道长度L为电极间距离d1加上源极电极8S、漏极电极8D与沟道保护层9重叠的部分的长度d2、d3得到的长度(L＝d1+d2+d3)。因此，TFT920的沟道长度L比上述的沟道蚀刻型的TFT910(图16)的沟道长度L(＝d1)大了长度(d2+d3)。
因此，本申请的发明人发现了既能抑制腐蚀所引起的氧化物半导体TFT的特性不良的发生且能比现有的蚀刻阻挡型TFT降低沟道长度L的新型TFT结构，想到了本申请发明。
(第1实施方式)
以下，参照附图说明第1实施方式的有源矩阵基板。以下，以单片地形成有多路分配电路(SSD电路)和栅极驱动器，并安装有源极驱动器的有源矩阵基板为例进行说明。此外，本实施方式的有源矩阵基板只要至少单片地形成有SSD电路即可。
＜有源矩阵基板的结构＞
图1是示出本实施方式的有源矩阵基板1000的平面结构的一例的示意图。
有源矩阵基板1000具有显示区域DR和显示区域DR以外的区域(非显示区域或边框区域)FR。显示区域DR包括排列为矩阵状的像素区域P。像素区域P(有时也简单地称为“像素”)是与显示装置的像素对应的区域。非显示区域FR位于显示区域DR的周边，是无助于显示的区域。
非显示区域FR包含形成端子部的端子部形成区域、一体(单片)地设置驱动电路的驱动电路形成区域等。在驱动电路形成区域，例如单片地设置有栅极驱动器GD、多路分配电路DMX等。源极驱动器SD例如安装到有源矩阵基板1000。在图示的例子中，栅极驱动器GD配置在夹着显示区域DR位于两侧的区域FRa，源极驱动器SD安装到位于显示区域DR的下侧的区域FRb。多路分配电路DMX在区域FRb中配置在非显示区域FR与源极驱动器SD之间，作为SSD电路发挥功能。
在显示区域DR中形成有在行方向(x方向)上延伸的多个栅极总线GL和在列方向(y方向)上延伸的多个源极总线SL。各像素区域P例如由栅极总线GL和源极总线SL划定。栅极总线GL分别连接到栅极驱动器GD的各端子。源极总线SL分别连接到源极驱动器SD的各端子。
各像素区域P具有TFT(以下，称为“像素TFT”)130和像素电极PE。像素TFT130的栅极电极电连接到对应的栅极总线GL，源极电极电连接到对应的源极总线SL。漏极电极电连接到像素电极PE。在将有源矩阵基板1000应用到FFS(Fringe Field Switching：边缘场开关)模式等横电场模式的显示装置中的情况下，虽然未图示，但是在有源矩阵基板1000中设置有由多个像素共用的电极(共用电极)。
＜多路分配电路DMX的构成＞
图2是用于说明本实施方式的有源矩阵基板1000的多路分配电路DMX_A的构成和动作的图。
在源极驱动器SD与显示区域DR之间，配置有多路分配电路DMX_A。
多路分配电路DMX_A包含多个单位电路100(1)～100(i)(i为2以上的整数)(以下，有时总称为“单位电路100”)和n个(在此为3个)控制信号干线ASW～CSW。控制信号干线ASW～CSW连接到控制电路150。
源极驱动器SD的输出引脚PIN各自连接着多个视频信号线DO(1)～DO(i)(有时总称为“视频信号线DO”)中的任意一个视频信号线。1个视频信号线DO与被分成一组的n个(n为2以上的整数，在此n＝3)源极总线SL对应。在视频信号线DO与被分成一组的源极总线SL之间，按视频信号线单位设置有单位电路100。单位电路100从1个视频信号线DO向n个源极总线SL分配视频数据。
在此，将多个视频信号线DO(1)～DO(i)中的第N个视频信号线设为DO(N)(N是1到i的整数)，将与视频信号线DO(N)相对应的单位电路100和源极总线SL分别设为100(N)、SL(N-1)～SL(N-n)。源极总线SL(N-1)～SL(N-n)例如可以与R、G、B像素相对应(即n＝3)。
单位电路100(N)具备：连接到视频信号线DO(N)的n个分支配线B1～Bn；以及n个DMX电路用TFT30(1)～30(n)(以下，有时总称为“TFT30”)。
TFT30作为选择开关发挥功能。TFT30的栅极电极电连接到n个控制信号干线ASW、BSW、CSW中的对应的1个控制信号干线。TFT30的源极电极电连接到分支配线B1～Bn中的对应的1个分支配线。TFT30的漏极电极连接到源极总线SL(N-1)～SL(N-3)中的对应的1个源极总线。
从控制信号干线ASW～CSW中的1个控制信号干线向TFT30的栅极电极供应选择信号。选择信号规定了同一组内的选择开关的接通期间，与来自源极驱动器SD的按时间顺序的信号输出是同步的。单位电路100(N)将通过对视频信号线DO(N)的输出进行分时而得到的数据电位按时间顺序写入到多个源极总线SL(N-1)～源极总线SL(N-n)(分时驱动)。由此，能削减源极驱动器SD的输出引脚PIN的数量，因此能进一步减小非显示区域FR的面积(窄边框化)。
此外，使用多路分配电路DMX的显示装置的动作、分时驱动的时序图等已公开于例如特开2008-225036号公报、特开2006-119404号公报、国际公开2011/118079号(专利文献1)等。在本说明书中，为了参考，援引特开2008-225036号公报、特开2006-119404号以及国际公开2011/118079号公报的全部公开内容。
＜DMX电路用TFT的结构＞
图3的(a)和(b)分别是例示多路分配电路DMX的TFT30的俯视图和截面图。图3的(b)示出沿着图3的(a)中的III-III’线的截面。
TFT30是包含氧化物半导体层7作为活性层的蚀刻阻挡型的氧化物半导体TFT。
TFT30支撑于基板1，具有栅极电极3、栅极绝缘层5、氧化物半导体层7、沟道保护层9、源极电极8S以及漏极电极8D。氧化物半导体层7以隔着栅极绝缘层5与栅极电极3相对的方式配置。沟道保护层9以在氧化物半导体层7的一部分上与氧化物半导体层7的上表面接触的方式配置。
在该例子中，栅极电极3设置在基板1与氧化物半导体层7之间。即，TFT30具有底栅结构。栅极绝缘层5以覆盖栅极电极3的方式配置。氧化物半导体层7配置在栅极绝缘层5上。
源极电极8S设置在氧化物半导体层7之上，与氧化物半导体层7的一部分接触。漏极电极8D设置在氧化物半导体层7上，与氧化物半导体层7的另一部分接触。
在本说明书中，将氧化物半导体层7中的与源极电极8S接触的部分称为“源极接触区域7s”，而与漏极电极8D接触的部分称为“漏极接触区域7d”。另外，将从基板1的法线方向观看时位于源极接触区域7s和漏极接触区域7d的区域称为“SD间区域7sd”。SD间区域7sd包含沟道区域。另外，在平行于基板1的面内，将与电流在沟道区域中流动的方向平行的方向DL称为“沟道长度方向”，将与沟道长度方向DL正交的方向DW称为“沟道宽度方向”。沟道区域的沿着沟道长度方向DL的长度为沟道长度L，沿着沟道宽度方向DW的长度为沟道宽度W。
在本实施方式中，如图3的(b)所示，在TFT30的沟道长度方向DL的一截面中，源极电极8S和漏极电极8D中的任意一方电极的沟道区域侧的端部与沟道保护层9接触，另一方电极的沟道区域侧的端部与沟道保护层9空开间隔配置。在该例子中，源极电极8S的沟道区域侧的端部ps1与沟道保护层9接触，漏极电极8D的沟道区域侧的端部pd1与沟道保护层9空开间隔配置。一方电极(在此为源极电极8S)的沟道区域侧的端部ps1位于沟道保护层9的上表面上，并且与沟道保护层9的上表面接触。即，沟道保护层9配置在源极电极8S与氧化物半导体层7之间，当从基板1的法线方向观看时，沟道保护层9和源极电极8S部分地重叠。另一方面，另一方电极(在此为漏极电极8D)的沟道区域侧的端部pd1与氧化物半导体层7的上表面接触。此外，也可以是漏极电极8D的端部pd1与沟道保护层9接触，源极电极8S的端部ps1与沟道保护层9空开间隔配置。
沟道保护层9仅覆盖SD间区域7sd的一部分。将SD间区域7sd中的由沟道保护层9覆盖的部分称为“第1部分r1”，而未由沟道保护层9覆盖的部分称为“第2部分r2”。在该例子中，位于漏极电极8D的端部pd1与沟道保护层9之间并且与漏极电极8D和沟道保护层9均不接触的部分为第2部分r2。SD间区域7sd的第2部分r2也可以是半导体区域。在第2部分r2为半导体区域的情况下，第2部分r2成为沟道区域的一部分。或者，第2部分r2也可以是电阻比第1部分r1低的低电阻区域(或导体区域)。例如，通过对第2部分r2进行等离子体处理等低电阻化处理，或者通过以与第2部分r2接触的方式形成使氧化物半导体还原的绝缘膜，能得到被低电阻化的第2部分r2。
TFT30也可以由保护膜(在此为无机绝缘层)11覆盖。无机绝缘层11以与源极电极8S和漏极电极8D的上表面、沟道保护层9的上表面的一部分以及氧化物半导体层7的第2部分r2接触的方式配置。
根据本实施方式，能在SD间区域7sd的一部分由沟道保护层9覆盖的状态下进行源极漏极分离工序，因此与沟道蚀刻型TFT(例如图16所示的TFT910)相比，能降低蚀刻生成物所引起的腐蚀的发生率。
另外，根据本实施方式，与现有的蚀刻阻挡型TFT(例如图17所示的TFT920)相比能减小沟道长度。例如，在第2部分r2为半导体区域的情况下，整个SD间区域7sd(第1部分r1和第2部分r2)能成为沟道区域。该情况下的沟道长度(称为“第1沟道长度”。)L1为源极电极8S与漏极电极8D的间隔的长度(电极间距离)d1加上源极电极8S与沟道保护层9重叠的部分的长度d3得到的长度(L1＝d1+d3)。因此，能使第1沟道长度L1比图17所示的蚀刻阻挡型的TFT920的沟道长度L(＝d1+d2+d3)小。
另一方面，在第2部分r2为低电阻化区域的情况下，SD间区域7sd之中仅第1部分r1为沟道区域。该情况下的沟道长度(称为“第2沟道长度”。)L2为第1部分r1的沟道长度方向的长度d4(L2＝d4＜L1)。因此，通过使第2部分r2低电阻化，能实现进一步的短沟道化。
此外，在图17所示的蚀刻阻挡型的TFT920中，需要使沟道保护层9的沟道长度方向的宽度比电极间距离d1大。相对于此，在本实施方式中，能使沟道保护层9的宽度(即，第1部分r1的沟道长度方向的长度d4)比电极间距离d1小。通过减小长度d4，能进一步减小TFT30的第2沟道长度L2(＝d4)。
这样，根据本实施方式，能实现既抑制腐蚀所引起的氧化物半导体TFT的特性不良来确保高的可靠性且沟道长度比现有的蚀刻阻挡型的TFT小的DMX电路用TFT。
沟道保护层9的厚度例如也可以超过源极电极8S和漏极电极8D的厚度的1/2。或者，沟道保护层9也可以比源极电极8S和漏极电极8D厚。通过增大沟道保护层9的厚度，能更有效地抑制氧化物半导体层7的腐蚀。另外，在源极漏极分离工序中，能利用沟道保护层9的台阶，以自对齐(Self-alignment，自对准)方式将源极用导电膜图案化。当使用自对齐工艺(后述)时，不需要考虑源极电极8S及漏极电极8D与沟道保护层9之间的重叠使沟道保护层9的沟道长度方向DL的宽度(＝d4)增大，因此能进一步减小沟道长度。
在图示的例子中，沟道保护层9是岛状的，但是沟道保护层9也可以不是岛状的。例如也可以是，沟道保护层9以覆盖氧化物半导体层7和栅极绝缘层5的方式配置，至少在成为源极接触区域7s和漏极接触区域7d的部分分别具有开口部。
另外，例如，也可以通过利用多灰度级光掩模进行沟道保护层9的图案化，使沟道保护层9的厚度在基板面内不同。作为一例，在形成蚀刻阻挡型的氧化物半导体TFT作为像素TFT的情况下，也可以使像素TFT的沟道保护层比DMX电路用TFT的沟道保护层薄。由此，在DMX电路用TFT中，利用沟道保护层9的台阶实现短沟道化，在像素TFT中，能抑制沟道保护层9的台阶所引起的源极电极8S、漏极电极8D的断开等，因此是有利的。
TFT30在有源矩阵基板的周边区域中也可以是以沟道宽度方向DW为源极总线SL延伸的方向(图1的y方向)，沟道长度方向DL为栅极总线GL延伸的方向(图1的x方向)的方式配置。TFT30的源极电极8S也可以是源极总线SL的一部分。
源极电极8S和漏极电极8D也可以设计为当从基板1的法线方向观看时与栅极电极3部分地重叠。源极电极8S及漏极电极8D与栅极电极3重叠的部分的长度能考虑对位精度而设定。源极电极8S也可以是以在从基板1的法线方向观看时与栅极电极3的一个缘部重叠的方式在沟道宽度方向DW上横穿氧化物半导体层7而延伸。同样地，漏极电极8D也可以是以与栅极电极3的另一个缘部重叠的方式在沟道宽度方向DW上横穿氧化物半导体层7而延伸。
另外，源极电极8S的沟道区域侧的缘部及其相反侧的缘部也可以横穿氧化物半导体层7而延伸。同样地，漏极电极8D的沟道区域侧的缘部及其相反侧的缘部也可以横穿氧化物半导体层7而延伸。由此，能进一步减小TFT30的沟道长度方向的宽度，例如能配置为源极总线SL的间隔。
栅极电极3也可以在从基板1的法线方向观看时大致在沟道宽度方向DW上横穿氧化物半导体层7而延伸。栅极电极3的沟道长度方向DL上的宽度也可以比氧化物半导体层7的沟道长度方向DL上的宽度小。
＜TFT30的制造方法＞
以下，参照图3和图4A的(a)说明TFT30的制造方法的一例。图4A的(a)是用于说明TFT30的制造方法中源极电极8S和漏极电极8D的形成工序的截面图。
首先，在基板1形成栅极电极3(厚度：例如100nm～500nm)。接下来，以覆盖栅极电极3的方式形成栅极绝缘层5(厚度：例如300nm～400nm)。
作为基板1，例如能使用玻璃基板、硅基板、具有耐热性的塑料基板(树脂基板)等。
栅极电极3例如能通过利用溅射法等在基板1上形成导电膜后利用公知的光刻将导电膜图案化而形成。作为用于形成栅极电极3的导电膜，能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铬(Cr)、钛(Ti)、铜(Cu)、金(Au)等金属或其合金或其金属氮化物的膜。另外，也可以使用将该多个膜层叠的层叠膜。
栅极绝缘层5例如能使用等离子体CVD装置以300℃～400℃的温度形成。作为栅极绝缘层5，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。栅极绝缘层5也可以具有层叠结构。例如，也可以在基板侧(下层)，为了防止来自基板1的杂质等的扩散而形成SiNx层，在其之上的层(上层)，为了确保绝缘性而形成SiO2层。
接着，在栅极绝缘层5上形成氧化物半导体层(厚度：例如5nm以上且100nm以下)7。具体地说，首先，使用溅射装置，以100～400℃的温度形成氧化物半导体膜。或者，也可以通过涂敷工艺形成氧化物半导体膜。接着，通过公知的光刻进行氧化物半导体膜的图案化，得到岛状的氧化物半导体层7。氧化物半导体层7以隔着栅极绝缘层5与栅极电极3重叠的方式配置。
接着，以覆盖氧化物半导体层7的方式形成保护绝缘膜。作为保护绝缘膜，例如也可以使用SiOx膜(包括SiO2膜)等氧化物膜。保护绝缘膜的厚度不作特别限定，但是在进行后述的自对齐工艺的情况下，例如优选为200nm以上且500nm以下。在不进行自对齐工艺的情况下，例如也可以为30nm以上且300nm以下。
接着，进行保护绝缘膜的图案化，得到将氧化物半导体层7的成为沟道区域的部分中的至少一部分覆盖的沟道保护层9。沟道保护层9的沟道长度方向DL的宽度不作特别限定，但是例如可以为1mm以上且10mm以下。在进行后述的自对齐工艺的情况下，可以不考虑源极及漏极电极与沟道保护层9之间的重叠，因此能进一步减小沟道保护层9的沟道长度方向DL的宽度(例如1μm以上且2μm以下)。
之后，形成源极电极8S和漏极电极8D。
如图4A的(a)所示，以覆盖氧化物半导体层7和沟道保护层9的方式例如通过溅射法形成导电膜(源极用导电膜)80。源极用导电膜80具有反映了沟道保护层9的形状的凸部80a。
作为源极用导电膜80，能适当使用包含铝(Al)、钨(W)、钼(Mo)、钽(Ta)、铜(Cu)、铬(Cr)、钛(Ti)、金(Au)等金属或其合金或其金属氮化物的膜。另外，也可以使用将该多个膜层叠的层叠膜。作为层叠膜，也可以使用将Ti膜、Al膜以及Ti膜按该顺序层叠的膜。源极用导电膜80的厚度例如可以为200nm～500nm。
源极用导电膜80的图案化采用使用了感光性抗蚀剂材料的光刻。
首先，如图4A的(a)所示，通过公知的方法，在基板整个面形成抗蚀剂膜后，进行抗蚀剂膜的曝光、显影，形成掩模10m。掩模10m具有用于将源极漏极间分离的开口部10p。在该例子中，在图示的截面结构中，开口部10p仅使凸部80a的一部分露出，掩模10m(掩模10m的未被开口的部分)覆盖凸部80a的一个侧面80e1并且未覆盖在另一个侧面80e2上。在掩模10m与侧面80e2之间形成有间隙。
之后，使用所得到的掩模10m，进行源极用导电膜80的图案化。由此，得到源极电极8S以及与源极电极8S分离的漏极电极8D(源极漏极分离工序)。在该例子中，源极电极8S与沟道保护层9接触，漏极电极8D与沟道保护层9空开间隔配置。虽然未图示，但是由源极用导电膜80也同时形成源极总线。
源极用导电膜80的图案化也可以通过使用了包含氯或氯化合物(三氯化硼等)的蚀刻气体的干式蚀刻来进行。即使在该情况下，在开口部10p内，氧化物半导体层7的一部分(第1部分)r1也由沟道保护层9覆盖，而与蚀刻生成物不接触。因此，氧化物半导体层7的腐蚀的发生得以抑制。继源极用导电膜80的图案化之后，用剥离液除去抗蚀剂膜10，从而，如图4A的(b)所示，形成源极电极8S和漏极电极8D。
在图4A的(b)所示的SD间区域7sd内，氧化物半导体层7中的未由沟道保护层9覆盖的部分(第2部分)r2的沟道长度方向DL的长度d5例如也可以小于电极间距离d1的1/2。由此，能更有效地抑制腐蚀的发生。
接下来，也可以在图4A的(b)所示的状态下，进行等离子体处理。例如，也可以在等离子体CVD装置内，进行暴露于使用了还原性气体(氢气、一氧化氮等)的等离子体气氛的处理。通过该处理，在氧化物半导体层7中的从源极电极8S、沟道保护层9以及漏极电极8D露出的部分(第2部分)r2生成氧缺损而产生载流子电子，因此能使第2部分r2的电阻低于第1部分r1。这样，得到TFT30。
接着，以覆盖TFT30的方式形成无机绝缘层11。无机绝缘层11的厚度例如为200nm以上且500nm以下。无机绝缘层11例如能使用等离子体CVD装置以200℃～300℃的温度形成。
作为无机绝缘层11，能适当使用氧化硅(SiO2)层、氮化硅(SiNx)层、氧氮化硅(SiOxNy；x＞y)层、氮氧化硅(SiNxOy；x＞y)层等。无机绝缘层11也可以具有层叠结构。
在将氧化物半导体层7的第2部分r2用作半导体区域(沟道区域的一部分)的情况下，无机绝缘层11(在具有层叠结构的情况下为无机绝缘层11的下层)例如也可以使用SiO2等氧化物层。由此，即使在氧化物半导体层7过度产生了氧缺损的情况下，也能利用氧化物层所包含的氧使氧缺损恢复。
另一方面，在将氧化物半导体层7的第2部分r2用作导体区域的情况下，无机绝缘层11(在具有层叠结构的情况下为无机绝缘层11的下层)例如也可以使用具有对氧化物半导体层7所包含的氧化物半导体进行还原的性质的还原性的绝缘膜。由此，氧化物半导体层7中的与无机绝缘层11直接接触的第2部分r2被低电阻化而成为低电阻区域。氧化物半导体层7中的位于源极电极8S与漏极电极8D之间的部分中的由沟道保护层9覆盖而与无机绝缘层11不直接接触的第1部分r1不被低电阻化而残留为半导体区域。作为还原性的绝缘膜，能使用膜中包含氢(H2)、一氧化氮(NO)的氮化硅(SiNx)膜、氮氧化硅(SiNxOy；x＞y)膜等。此外，在使用还原性的绝缘膜作为无机绝缘层11的情况下，也可以不进行上述的低电阻化处理(等离子体处理)。
此外，在上述方法中，能根据沟道保护层9的厚度和侧面锥形形状、抗蚀剂膜10的厚度等，利用自对齐工艺，进行源极电极8S和漏极电极8D的图案化。以下，参照图4B进行说明。
首先，如图4B的(a)所示，在源极用导电膜80上形成抗蚀剂膜10’。此时，若沟道保护层9足够厚，则抗蚀剂膜10’中的位于凸部80a的上表面的部分(称为薄膜部分)的厚度t3’比其它部分的厚度t1’、t2’小。
接着，如图4B的(b)所示，通过公知的方法，使用光掩模F对抗蚀剂膜(优选使用正型抗蚀剂材料制作)10’进行曝光，接下来进行显影，将抗蚀剂膜10’中的由光掩模F划定的部分除去，从而形成具有开口部10p的抗蚀剂掩模10n。在此，通过对抗蚀剂膜10’进行曝光、显影而进行图案化时，即使是抗蚀剂膜10’的未曝光部，其膜厚也会由于曝光中的杂光、与显影的接触而减小，通过适当调整该膜厚减小量，能将抗蚀剂膜10’中的薄的部分，即位于凸部80a的上表面的薄膜部分除去。因此，薄膜部分中的未由光掩模F划定的部分也被除去。其结果是，开口部10p配置为在沟道长度方向DL上使凸部80a的上表面露出。即，开口部10p比由光掩模F划定的开口图案大。当从基板1的法线方向观看时，开口部10p的轮廓的一部分与沟道保护层9的缘部对齐。另外，掩模10n的厚度为t1、t2那样，掩模10n(掩模10n的未被开口的部分)不位于源极用导电膜80的凸部80a上(不搭跨在凸部80a上)。这样，能利用反映了沟道保护层9的台阶的凸部80a，自对齐地形成具有开口部10p的掩模10n。
在本实施方式中，为了能实现上述的自对齐工艺，优选控制沟道保护层9的厚度和侧面锥形形状、源极用导电膜80的厚度、抗蚀剂膜的厚度等。例如，沟道保护层9的厚度可以为源极用导电膜80的厚度(即源极电极8S和漏极电极8D的厚度)的1/2以上。或者，沟道保护层9也可以比源极用导电膜80厚。另外，沟道保护层9的侧面锥形形状的锥形角度(沟道保护层9的侧面与下表面之间的角度)例如可以为45°以上且小于90°。
在使用图4B的(b)所示的掩模10n进行源极用导电膜80的图案化的情况下，能得到源极电极8S和漏极电极8D中的一方电极(在此为源极电极8S)的沟道区域侧的端部ps1仅与沟道保护层9的侧面9e1接触的构成。图5的(a)和(b)中示出具有这种构成的TFT的俯视图和截面图。
在图5的(a)和(b)所示的构成中，源极电极8S的端部ps1仅与沟道保护层9的侧面9e1接触。即，源极电极8S不搭跨在沟道保护层9的上表面。另外，如图5的(a)所示，当从基板1的法线方向观看时，与沟道保护层9接触的一方电极(在此为源极电极8S)的沟道区域侧的缘部沿着沟道保护层9的侧面9e1可以具有凹部81。
根据上述方法，不会使现有的制造工艺复杂化，并能制造抑制氧化物半导体TFT的特性不良而具有高的可靠性且沟道长度小的TFT30。另外，在源极漏极分离工序中，进行利用了沟道保护层9的台阶的自对齐工艺，从而能将沟道长度L进一步降低沟道保护层9与源极电极8S及漏极电极8D的重叠长度d3、d2的量。而且，通过利用自对齐工艺，能将源极电极8S和漏极电极8D形成为当从基板1的法线方向观看时不位于(不搭跨于)沟道保护层9的上表面，因此能降低源极电极8S或漏极电极8D所形成的台阶，并且能削减源极电极8S或漏极电极8D与栅极电极3之间的重叠面积，而制作降低了它们之间的电容的低电容TFT，因此能削减消耗电力。
＜DMX电路用TFT的变形例＞
以下，参照附图说明本实施方式的DMX电路用TFT的变形例。在图6以后的附图中，对与图3同样的构成要素标注相同的附图标记。另外，在以下的说明中，主要说明与图3的TFT30不同的点，对于同样的构成适当省略说明。
·变形例1和变形例2
在变形例1和变形例2的DMX电路用TFT中，在沟道长度方向的一截面中，源极电极和漏极电极中的任意一方电极的沟道区域侧的端部与沟道保护层接触，另一方电极的沟道区域侧的端部与沟道保护层空开间隔配置。另外，在沟道长度方向的另一截面中，上述的另一方电极的沟道区域侧的端部与沟道保护层接触，上述的一方电极的沟道区域侧的端部与沟道保护层空开间隔配置。
图6的(a)是例示变形例1的DMX电路用TFT31的俯视图，图6的(b)和(c)分别是沿着图6(a)中的VIb-VIb’线、VIc-VIc’线的截面图。
在TFT31中，氧化物半导体层7被分离为多个部分。在此，氧化物半导体层7被分离为第1半导体部71和第2半导体部72。第1半导体部71和第2半导体部72在沟道宽度方向DW上空开间隔配置。源极电极8S和漏极电极8D与这些半导体部71、72接触。源极电极8S和漏极电极8D也可以横穿这些半导体部71、72的各半导体部而延伸。
在TFT31中，在第1半导体部71和第2半导体部72分别形成有沟道区域。在第1半导体部71，在第1半导体部71中的位于源极接触区域71s与漏极接触区域71d之间的SD间区域71sd形成有沟道区域(称为“第1沟道区域”。)。在第2半导体部72，在第2半导体部72中的位于源极接触区域72s与漏极接触区域72d之间的SD间区域72sd形成有沟道区域(称为“第2沟道区域”。)。
沟道保护层9包含：第1保护部91，其位于第1半导体部71的一部分上；以及第2保护部92，其位于第2半导体部72的一部分上。第1保护部91仅覆盖第1SD间区域71sd的一部分，第2保护部92仅覆盖第2SD间区域72sd的一部分。第1保护部91和第2保护部92可以是分离的，也可以是相连的。
在本实施方式中，如图6的(b)所示，在横穿第1保护部91的沟道长度方向的一截面中，源极电极8S的沟道区域侧的端部ps1与沟道保护层9(在此为第1保护部91)接触，漏极电极8D的沟道区域侧的端部pd1与沟道保护层9(第1保护部91)空开间隔配置。另一方面，如图6的(c)所示，在横穿第2保护部92的沟道长度方向的一截面中，源极电极8S的沟道区域侧的端部ps1与沟道保护层9(在此为第2保护部92)空开间隔配置，漏极电极8D的沟道区域侧的端部pd1与沟道保护层9(第2保护部92)接触。
将SD间区域71sd、72sd中的由第1保护部91、第2保护部92覆盖的部分称为第1部分r1，将未由第1保护部91、第2保护部92覆盖的部分称为第2部分r2。SD间区域71sd、72sd的第2部分r2的宽度d5、d6可以相同，也可以不同。第2部分r2可以是半导体区域，也可以是电阻比第1部分r1低的低电阻化区域。在第2部分r2是半导体区域的情况下，整个SD间区域71sd成为第1沟道区域，整个SD间区域72sd成为第2沟道区域。在第2部分r2为低电阻化区域的情况下，SD间区域71sd、72sd中的第1部分r1分别成为第1沟道区域和第2沟道区域。
在变形例1的TFT31中，SD间区域71sd、72sd的一部分由沟道保护层9(第1保护部91或第2保护部92)覆盖，因此能抑制第1半导体部71、第2半导体部72的腐蚀的发生。另外，在沿着沟道长度方向的一截面中，仅源极电极8S和漏极电极8D中的一方电极与沟道保护层9接触，因此能减小第1沟道区域和第2沟道区域的沟道长度。
根据变形例1，第1半导体部71的第1沟道长度L1为源极电极8S与漏极电极8D的间隔的长度(电极间距离)d1加上源极电极8S与沟道保护层91重叠的部分的长度d3得到的长度(L1＝d1+d3)。而且，第2半导体部72的第1沟道长度L1’为源极电极8S与漏极电极8D的间隔的长度(电极间距离)d1加上漏极电极8D与沟道保护层92重叠的部分的长度d2得到的长度(L1’＝d1+d2)。在本实施方式中，如图6的(b)和(c)所示，第1半导体部71与第2半导体部72对称地配置，使得沟道保护层91及92与源极电极8S及漏极电极8D的层间对准的偏差量抵消。第1半导体部71和第2半导体部72也可以具有大致相同的沟道宽度。长度d2、d3的值根据层间对准偏差量而变化，但是d2+d3的值不会根据层间对准偏差量而变化。因此，本实施方式的TFT31的平均的沟道长度LA＝(L1+L1’)/2＝d1+(d2+d3)/2不会根据层间对准偏差量而变化。因此，TFT31的导通电流不易根据层间对准偏差量而变化，因此能确保包含TFT31的DMX电路和使用其的设备的动作可靠性。
此外，在变形例1中，将氧化物半导体层7分割为2个，但是也可以分割为3个以上，也可以不将氧化物半导体层7分割。
图7的(a)是例示变形例2的DMX电路用TFT32的俯视图，图7的(b)～(d)分别是沿着图7(a)中的VIIb-VIIb’线、VIIc-VIIc’线、VIId-VIId’线的截面图。
在图3所示的TFT30中，源极电极8S、漏极电极8D以及沟道保护层9相互大致平行，在沟道宽度方向DW上延伸。与此相对，在变形例2的TFT32中，源极电极8S、漏极电极8D在沟道宽度方向DW上延伸，沟道保护层9在与沟道宽度方向DW和沟道长度方向DL交叉的z方向上延伸。沟道保护层9的z方向上的一个端部E1与源极电极8S接触，并且与漏极电极8D不接触。另一个端部E2与漏极电极8D接触，并且与源极电极8S不接触。沟道保护层9延伸的z方向不作特别限定，但例如可以是相对于沟道宽度方向DW成3°以上且15°以下的角度的方向。
在该例子中，如图7的(b)所示，在沟道长度方向DL上横穿沟道保护层9的端部E1或其附近的截面中，源极电极8S的沟道区域侧的端部ps1与沟道保护层9接触，漏极电极8D的沟道区域侧的端部pd1与沟道保护层9空开间隔配置(第1沟道长度L1＝d1+d3)。另外，如图7的(d)所示，在沟道长度方向DL上横穿沟道保护层9的端部E2或其附近的截面中，源极电极8S的沟道区域侧的端部ps1与沟道保护层9空开间隔配置，漏极电极8D的沟道区域侧的端部pd1与沟道保护层9接触(第1沟道长度L1’＝d1+d2)。沟道保护层9的沟道长度方向DL的宽度d4也可以比电极间距离d1小。在该情况下，也可以是如图7的(c)所示，在沟道长度方向DL的一截面中，源极电极8S和漏极电极8D的端部ps1、pd1均与沟道保护层9不接触(第1沟道长度L11＝d1)。虽然未图示，但是沟道保护层9也可以比电极间距离d1大(第1沟道长度L11＝d1+d2+d3)。
在变形例2中，长度d2、d3的值根据层间对准偏差量而变化，但是d2+d3的积分值不会根据层间对准偏差量而变化。因此，本实施方式的TFT32的平均的沟道长度不会根据层间对准偏差量而变化。
这样，变形例2的TFT32也与TFT30同样，能抑制氧化物半导体层7的腐蚀并且减小沟道长度。另外，在变形例2中，在使沟道保护层91及92与源极电极8S及漏极电极8D之间产生的沟道长度方向DL的层间对准偏差的影响相互抵消的方向上形成沟道保护层9的图案，因此能减小层间对准偏差对TFT特性造成的影响。
此外，变形例1和2的TFT31、32(虽然沟道保护层9的图案等不同，但是)均能用公知的方法制造。虽然未图示，但是在TFT31、32中，源极电极8S或漏极电极8D也可以与沟道保护层9的上表面不接触，而仅与沟道保护层9的侧面接触(参照图5)。
·变形例3
图8的(a)是例示变形例3的DMX电路用TFT33的俯视图，图8的(b)是沿着图8的(a)中的VIII-VIII’线的截面图。
在TFT33中，源极电极8S和漏极电极8D这两者均与沟道保护层9接触，这一点与图3所示的TFT30不同。在该例子中，在沟道长度方向DL的一截面中，源极电极8S和漏极电极8D的沟道区域侧的端部ps1、pd1分别与沟道保护层9的上表面不接触，而仅与其侧面9ea、9e2接触。另外，当从基板1的法线方向观看时，源极电极8S和漏极电极8D的沟道区域侧的缘部分别在从基板1的法线方向观看时沿着沟道保护层9的侧面9e1、9e2具有凹部81、82。在TFT33中，沟道保护层9的沟道长度方向的宽度d4为沟道长度(L＝d4)。
源极电极8S和漏极电极8D的形成采用使用了感光性抗蚀剂材料的光刻。在此，源极电极8S和漏极电极8D能通过利用了沟道保护层9的台阶的自对齐工艺而形成。在该情况下，可以不考虑沟道保护层9与源极电极8S及漏极电极8D的重叠，因此能更有效地减小沟道长度L(即沟道保护层9的宽度d4)。另外，整个SD间区域7sd由沟道保护层9覆盖，因此能更可靠地抑制腐蚀的发生。
图8的(c)是用于说明制造变形例3的TFT33时的源极漏极分离工序的截面图。
首先，用与TFT30同样的方法在基板1上形成栅极电极3、栅极绝缘层5、氧化物半导体层7以及沟道保护层9，以覆盖氧化物半导体层7和沟道保护层9的方式形成源极用导电膜80。源极用导电膜80具有反映了沟道保护层9的台阶的凸部80a。
接下来，在源极用导电膜80上形成抗蚀剂膜，通过曝光、显影形成掩模10u。在该例子中，掩模10u具有在沟道长度方向DL上使凸部80a的上表面露出的开口部10p。掩模10u(掩模10u的未被开口的部分)虽然与凸部80a的侧面80e1、80e2接触，但是未形成(未搭跨)在凸部80a上。这种掩模10u例如能利用反映了沟道保护层9的台阶的凸部80a的台阶而自对齐地形成(参照图4B)。
在本变形例中，为了能实现上述的自对齐工艺，优选控制抗蚀剂材料、沟道保护层9的厚度和侧面锥形形状、源极用导电膜80的厚度、抗蚀剂膜10的厚度等。例如沟道保护层9的厚度可以为源极用导电膜80的厚度(即源极电极8S和漏极电极8D的厚度)的1/2以上。或者，沟道保护层9也可以比源极用导电膜80厚。另外，沟道保护层9的侧面锥形形状的锥形角度例如可以为45°以上且小于90°。
接着，使用掩模10u进行源极用导电膜80的图案化。由此，形成与沟道保护层9接触的源极电极8S以及与沟道保护层9空开间隔配置的漏极电极8D(源极漏极分离工序)。虽然未图示，但是也能由源极用导电膜80形成源极总线。
此外，掩模10u也可以形成(搭跨)在凸部80a的一部分上。在该情况下，通过源极用导电膜80的图案化，源极电极8S和漏极电极8D中的一方或两方能形成为与沟道保护层9的上表面的一部分接触。
·变形例4和变形例5
DMX电路用TFT也可以具有夹着氧化物半导体层设置有2个栅极电极的双栅结构。或者，也可以具有在氧化物半导体层的与基板相反的一侧设置有栅极电极的顶栅结构。
图9的(a)是例示变形例4的DMX电路用TFT34的俯视图，图9的(b)和图9的(c)分别是沿着图9的(a)的IXb-IXb’线和IXc-IXc’线的截面图。
TFT34具有双栅结构。TFT34在无机绝缘层11上具有上部栅极电极13，这一点与图8所示的TFT33不同。
无机绝缘层11位于氧化物半导体层7与上部栅极电极13之间，作为栅极绝缘膜发挥功能。在该例子中，上部栅极电极13在接触部40电连接到源极电极8S。此外，上部栅极电极13也可以电连接到栅极电极3，还可以连接到固定电位(例如接地)。上部栅极电极13也可以是与像素电极使用同一透明导电膜形成的。
在接触部40中，例如，上部栅极电极13和与源极电极8S一体地形成的源极连接部8C在形成于无机绝缘层11的开口部11p内电连接。接触部40例如也可以与TFT34相邻地配置。
在该例子中，源极电极8S和漏极电极8D均与沟道保护层9接触，但是也可以与TFT30～32同样，仅任意一方电极与沟道保护层9接触。
图10的(a)是例示变形例5的DMX电路用TFT35的俯视图，图10的(b)是沿着图10的(a)的X-X’线的截面图。
TFT35具有顶栅结构。TFT35在氧化物半导体层7的基板1侧不具有栅极电极3和栅极绝缘层5，作为代替，在无机绝缘层11上具有上部栅极电极13，这一点与图8所示的TFT33同样。无机绝缘层11位于氧化物半导体层7与上部栅极电极13之间，作为栅极绝缘膜发挥功能。上部栅极电极13也可以是与像素电极使用同一透明导电膜形成的。
在该例子中，源极电极8S和漏极电极8D均与沟道保护层9接触，但是也可以与TFT30～32同样，仅任意一方电极与沟道保护层9接触。
本实施方式的有源矩阵基板1000只要具备至少1个TFT30～35作为DMX电路用TFT即可。有源矩阵基板1000也可以进一步具备具有与TFT30～35不同的结构的TFT。例如，也可以具备具有漏极电极8D和源极电极8S的沟道区域侧的端部ps1、pd1均与沟道保护层9接触的结构的蚀刻阻挡型的TFT(参照图17)作为其它电路TFT和/或像素TFT。
＜多路分配电路DMX_A的布局例＞
图11是例示多路分配电路DMX_A的单位电路100的布局的俯视图。在此，单位电路100是针对与R、G、B像素对应的源极总线SL1～SL3配置的(也就是说n＝3)。
单位电路100具备：3个TFT30(1)～(3)(以下，有时总称为“TFT30”)，其支撑于基板1；源极总线SL1～SL3(以下，有时总称为“源极总线SL”)，其从显示区域DR延伸设置；1个视频信号线DO；分支配线B1～B3(以下，有时总称为“分支配线B”)；以及控制信号干线ASW～CSW(以下，有时总称为“控制信号干线SW”)。视频信号线DO电连接到分支配线B1～B3。在该例子中，源极总线SL在y方向上延伸，控制信号干线SW在与y方向交叉的x方向上延伸。
TFT30(1)～(3)分别具有与前面参照图3描述的TFT30同样的结构。此外，也可以具有与TFT31～35同样的结构。
分支配线B、视频信号线DO以及TFT30的源极电极8S和漏极电极8D也可以形成在源极金属层内(也就是说，与源极总线SL使用同一导电膜形成)。
控制信号干线SW和栅极电极3也可以形成在同一导电层内，例如栅极金属层内(也就是说，与栅极总线GL使用同一导电膜形成)。
源极总线SL从显示区域向源极驱动器SD侧在y方向上延伸，TFT30也可以分别配置在相邻的2个源极总线SL之间。在该例子中，TFT30配置为其沟道长度方向DL与x方向大致平行，沟道宽度方向DW与y方向大致平行。
源极电极8S电连接到对应的分支配线B。在该例子中，分支配线B在从基板1的法线方向观看时，从视频信号线DO向显示区域侧在y方向上延伸，包含作为TFT30的源极电极8S发挥功能的部分。即，分支配线B和源极电极8S一体地形成。
TFT30的栅极电极3电连接到对应的控制信号干线SW。在该例子中，栅极电极3朝向控制信号干线SW在y方向上延伸设置。将延伸设置的部分称为“栅极延设部”。栅极延设部经由形成在源极金属层内的连接配线25电连接到对应的控制信号干线SW。
根据本实施方式，能减小TFT30的沟道长度方向的宽度，因此能在相邻的2个源极总线SL间配置TFT30。本实施方式的TFT30能适合应用于在高清晰的有源矩阵基板中形成多路分配电路DMX时。
本实施方式的多路分配电路DMX的构成不限于上述构成。
多路分配电路DMX也可以包含至少包括2个单位电路(以下，称为“第1单位电路”、“第2单位电路”)的子电路。连接到第1单位电路的DMX电路用TFT的n个源极总线SL与连接到第2单位电路的DMX电路用TFT的n个源极总线SL也可以在行方向上各Z(Z为1以上的整数，例如Z＝1)个地交替排列。
图12是示出本实施方式的另一多路分配电路DMX_B的一部分的图，示出包括第1单位电路和第2单位电路的子电路200。
在图12中，仅示出多个源极总线SL中的4个源极总线。将这些源极总线从一个端部(在此为左端)起按顺序分别称为第1源极总线SL1、第2源极总线SL2、第3源极总线SL3以及第4源极总线SL4。
子电路200具备：第1单位电路和第2单位电路；以及多个控制信号干线SW(在此为2个控制信号干线ASW、BSW)。
在该例子中，各单位电路与2个源极总线SL相对应(即n＝2)。第1单位电路与第1源极总线SL1及第3源极总线SL3相对应。来自对应的视频信号线DO1的视频信号V1经由第1单位电路分配给第1源极总线SL1和第3源极总线SL3。第2单位电路与第2源极总线SL2及第4源极总线SL4相对应。来自与第1单位电路不同的视频信号线DO2的视频信号V2经由第2单位电路分配给第2源极总线SL2和第4源极总线SL4。
第1单位电路具备2个薄膜晶体管(DMX电路用TFT)T1a、T1b和2个分支配线B1a、B1b。第2单位电路具备2个薄膜晶体管T2a、T2b和2个分支配线B2a、B2b。薄膜晶体管T1a、T1b、T2a、T2b具有前面参照图3和图5描述的结构。
第1单位电路的薄膜晶体管T1a、T1b的漏极电极分别连接到第1源极总线SL1、第3源极总线SL3。第1单位电路的薄膜晶体管T1a、T1b的源极电极分别连接到分支配线B1a、B1b，经由分支配线B1a、B1b电连接到视频信号线DO1。
第2单位电路的薄膜晶体管T2a、T2b的漏极电极分别连接到第2源极总线SL2、第4源极总线SL4。第2单位电路的薄膜晶体管T2a、T2b的源极电极分别与分支配线B2a、B2b一体地形成，经由分支配线B2a、B2b电连接到视频信号线DO2。
薄膜晶体管T1a、T2a的栅极电极分别连接到控制信号干线ASW，从控制信号干线ASW被供应控制信号。薄膜晶体管T1b、T2b的栅极电极分别连接到控制信号干线BSW，从控制信号干线BSW被供应控制信号。
图13是示出本实施方式的多路分配电路DMX_B的布局的一例的俯视图。多路分配电路DMX_B具有多个子电路200。各子电路200如前面参照图12所述的那样具有第1单位电路和第2单位电路。第1单位电路和第2单位电路分别与2个源极总线SL相对应。
如图所示，当从基板1的法线方向观看时，多路分配电路DMX_B的多个子电路200可以在x方向上排列。各子电路200也可以具有在y方向上延伸的形状。另外，在各子电路200中，配置有第1单位电路的DMX电路用TFT的第1单位电路形成区域u1可以位于配置有第2单位电路的DMX电路用TFT的第2单位电路形成区域u2的显示区域侧。也就是说，第1单位电路可以位于第2单位电路与显示区域之间。在本说明书中，将这种构成称为“2级构成”。
多路分配电路DMX_B的各子电路200具备n个(在此为2个)控制信号支线C1、C2。控制信号支线C1、C2分别电连接到控制信号干线ASW、BSW。在各子电路200中，由第1单位电路和第2单位电路共享控制信号支线C1、C2。
虽然未图示，但是在多路分配电路DMX_B与非显示区域FR的周缘之间，设置有以COG方式安装的源极驱动器。控制信号干线SW和视频信号线DO例如配置在多路分配电路DMX_B与源极驱动器之间。控制信号干线ASW、BSW可以在x方向上延伸。
这样，根据本变形例，能对2个以上的单位电路设置共用的控制信号支线C。由此，能更有效地减小多路分配电路DMX所需要的面积。另外，通过在y方向上增大沟道宽度W，能进一步提高电流驱动力。此外，在此示出了2级构成的例子，但是也能采用3级以上的构成。
＜子电路200的布局例1＞
图14是例示多路分配电路DMX_B的子电路200A的布局的放大俯视图。
第1单位电路具有：配置在第1单位电路形成区域u1的薄膜晶体管T1a、T1b；以及分支配线B1a、B1b。第2单位电路具有：配置在第2单位电路形成区域u2的薄膜晶体管T2a、T2b；以及分支配线B2a、B2b。第1单位电路和第2单位电路还具有共用的控制信号支线C1、C2。在此，在y方向上相邻的薄膜晶体管T1a、T2a共享控制信号支线C1，在y方向上相邻的薄膜晶体管T1b、T2b共享控制信号支线C2。控制信号支线C1、C2分别电连接到控制信号干线ASW、BSW。
第1单位电路和第2单位电路的分支配线B1a、B2a、B1b、B2b(有时总称为“分支配线B”。)、控制信号支线C1、C2以及源极总线SL1～SL4均在y方向上延伸。在该例子中，各薄膜晶体管的沟道长度方向DL与x方向大致平行，沟道宽度方向DW与y方向大致平行。
控制信号支线C1、C2分别包含作为对应的DMX电路用TFT的栅极电极发挥功能的部分。例如，控制信号支线C1当从基板1的法线方向观看时位于分支配线B1a与分支配线B2a之间。控制信号支线C1具有：在x方向上向分支配线B2a侧突出并且作为薄膜晶体管T2a的栅极电极发挥功能的凸部；以及在x方向上向分支配线B2a侧突出并且作为薄膜晶体管T1a的栅极电极发挥功能的凸部。薄膜晶体管T1a和薄膜晶体管T2a的氧化物半导体层7分别配置在控制信号支线C1的这些凸部上。这样，第1单位电路中的1个DMX电路用TFT与第2单位电路中的1个DMX电路用TFT具有一体地形成于同一控制信号支线C的栅极电极，在同一控制信号支线C之上空开间隔地配置(2级构成)。
当从基板1的法线方向观看时，第1单位电路的DMX电路用TFT配置在与第2单位电路相对应的第N个和第(N+2)个源极总线SL之间(N是自然数)。例如，薄膜晶体管T1b配置在第2源极总线SL2和第4源极总线SL4之间。另外，第2单位电路的DMX电路用TFT配置在第1单位电路的相邻的2个分支配线B之间。例如，薄膜晶体管T2a配置在第1单位电路的分支配线B1a、B1b之间。
＜像素区域PIX的构成＞
接着，说明有源矩阵基板1000的各像素区域PIX的构成。
图15的(a)和(b)分别是有源矩阵基板1000的1个像素区域P的俯视图和沿着A-A’线的截面图。
像素区域PIX是由在y方向上延伸的源极总线SL和在与源极总线SL交叉的x方向上延伸的栅极总线GL包围的区域。像素区域PIX具有基板1、支撑于基板1的TFT(以下，称为“像素TFT”)130以及像素电极15。像素TFT130例如是具有底栅结构的氧化物半导体TFT。
虽然未图示，但是有源矩阵基板1000也可以还具有共用电极。共用电极可以是以隔着电介质层与像素电极相对的方式配置。这种有源矩阵基板例如能应用于FFS模式的显示装置。
接着，更详细地说明像素TFT130的结构。
像素TFT130是底栅结构的TFT，具有：栅极电极(前栅电极)103，其支撑于基板1；栅极绝缘层5，其覆盖栅极电极103；氧化物半导体层107，其形成在栅极绝缘层5上；以及源极电极108S和漏极电极108D，其以与氧化物半导体层107接触的方式配置。氧化物半导体层107由沟道保护层109覆盖。沟道保护层109具有使氧化物半导体层107的成为源极接触区域和漏极接触区域的部分分别露出的开口部h1、h2。源极电极108S和漏极电极108D分别在开口部h1、h2内与氧化物半导体层107的上表面接触。
沟道保护层109也可以是与DMX电路用TFT30(图3)的沟道保护层9由同一绝缘膜形成的。另外，如前所述，沟道保护层109也可以比DMX电路用TFT30的沟道保护层9薄。由此，能仅在DMX电路用TFT30的制造中利用前述的自对齐工艺。
栅极电极103连接到对应的栅极总线GL，源极电极108S连接到对应的源极总线SL。漏极电极108D与像素电极PE电连接。栅极电极103和栅极总线GL也可以在栅极金属层内一体地形成。源极电极108S和源极总线SL也可以在源极金属层内一体地形成。
像素TFT130由保护层(例如无机绝缘层)11覆盖。在无机绝缘层11上配置有像素电极15。像素电极15在形成于无机绝缘层11的开口部CH内与漏极电极8D接触。
＜关于氧化物半导体＞
氧化物半导体层所包含的氧化物半导体既可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。
氧化物半导体层也可以具有2层以上的层叠结构。在氧化物半导体层具有层叠结构的情况下，氧化物半导体层可以包括非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包括晶体结构不同的多个结晶质氧化物半导体层。另外，也可以包括多个非晶质氧化物半导体层。在氧化物半导体层具有包含上层和下层的2层结构的情况下，优选上层所包含的氧化物半导体的能隙大于下层所包含的氧化物半导体的能隙。不过，在这些层的能隙之差比较小的情况下，下层的氧化物半导体的能隙也可以大于上层的氧化物半导体的能隙。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体层的构成等已记载于例如特开2014-007399号公报中。为了参考，将特开2014-007399号公报的全部公开内容援引到本说明书中。
氧化物半导体层例如可以包含In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体层例如包含In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，并且In、Ga以及Zn的比例(组成比)没有特别限定，例如包含In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体层能由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。
In-Ga-Zn-O系的半导体既可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容援引到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合作为驱动TFT(例如在包括多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动电路所包含的TFT)和像素TFT(设置于像素的TFT)使用。
氧化物半导体层也可以包含其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如也可以包含In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体层也可以包含In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体、Al-Ga-Zn-O系半导体、Ga-Zn-O系半导体、In-Ga-Zn-Sn-O系半导体等。
工业上的可利用性
本发明的实施方式能适合应用于具有单片地形成的周边电路的有源矩阵基板。这种有源矩阵基板可应用于液晶显示装置、有机电致发光(EL)显示装置以及无机电致发光显示装置等显示装置、图像传感器装置等摄像装置、图像输入装置、指纹读取装置、半导体存储器等各种电子装置。

Claims (20)

1.一种有源矩阵基板，
具有：显示区域，其包含多个像素；以及非显示区域，其设置在上述显示区域的周边，
具备：基板；多路分配电路，其配置在上述非显示区域，并且支撑于上述基板；以及多个源极总线和多个栅极总线，在上述显示区域中，上述多个源极总线在第1方向上延伸，上述多个栅极总线在与上述第1方向交叉的第2方向上延伸，
上述有源矩阵基板的特征在于，
上述多路分配电路包含多个TFT，并且连接到上述多个源极总线，
上述多个TFT各自具有：
栅极电极；
氧化物半导体层，其以隔着栅极绝缘层与上述栅极电极相对的方式配置，包含：源极接触区域；漏极接触区域；以及源极漏极间区域，其位于上述源极接触区域和上述漏极接触区域之间，包含沟道区域；
沟道保护层，其仅覆盖上述氧化物半导体层的上述源极漏极间区域的一部分；以及
源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，
在上述多个TFT各自的沟道长度方向的一截面中，上述源极电极和上述漏极电极中的任意一方电极的沟道区域侧的端部与上述沟道保护层接触，另一方电极的沟道区域侧的端部与上述沟道保护层空开间隔配置。
2.根据权利要求1所述的有源矩阵基板，
在上述多个TFT各自的沟道长度方向的另一截面中，上述源极电极和上述漏极电极中的上述另一方电极的上述沟道区域侧的端部与上述沟道保护层接触，上述一方电极的上述沟道区域侧的端部与上述沟道保护层空开间隔配置。
3.根据权利要求1或2所述的有源矩阵基板，
上述沟道保护层的厚度是上述源极电极和上述漏极电极的厚度的1/2以上。
4.根据权利要求1至3中的任意一项所述的有源矩阵基板，
上述沟道保护层比上述源极电极和上述漏极电极厚。
5.根据权利要求1至4中的任意一项所述的有源矩阵基板，
在上述多个TFT各自的沟道长度方向的上述一截面中，上述一方电极与上述沟道保护层的侧面接触，与上述沟道保护层的上表面不接触。
6.根据权利要求1至5中的任意一项所述的有源矩阵基板，
上述多个TFT各自以沟道宽度方向为上述第1方向，上述沟道长度方向为上述第2方向的方式配置。
7.根据权利要求1至6中的任意一项所述的有源矩阵基板，
当从上述基板的法线方向观看时，上述一方电极的沟道区域侧的缘部沿着上述沟道保护层的侧面具有凹部。
8.根据权利要求1至7中的任意一项所述的有源矩阵基板，
当从上述基板的法线方向观看时，上述沟道保护层在与上述沟道长度方向和沟道宽度方向交叉的第3方向上延伸，上述沟道保护层的上述第3方向上的一个端部与上述源极电极接触，另一个端部与上述漏极电极接触。
9.根据权利要求1至8中的任意一项所述的有源矩阵基板，
上述栅极电极配置在上述基板与上述氧化物半导体层之间。
10.根据权利要求9所述的有源矩阵基板，
上述多个TFT各自还具备在上述氧化物半导体层的与上述基板相反的一侧配置的其它栅极电极。
11.根据权利要求1至8中的任意一项所述的有源矩阵基板，
上述栅极电极配置在上述氧化物半导体层的与上述基板相反的一侧。
12.根据权利要求1至11中的任意一项所述的有源矩阵基板，
上述氧化物半导体层的上述源极漏极间区域中的未由上述沟道保护层覆盖的部分是电阻比由上述沟道保护层覆盖的部分低的低电阻区域。
13.根据权利要求1至12中的任意一项所述的有源矩阵基板，
还具备配置在上述多个像素中的每个像素中的像素TFT，
上述像素TFT是包含像素用氧化物半导体层和像素用沟道保护层的蚀刻阻挡型TFT，上述像素用沟道保护层覆盖上述像素用氧化物半导体层的沟道区域，
上述像素用沟道保护层的厚度比上述多个TFT各自的上述沟道保护层的厚度小。
14.根据权利要求1至13中的任意一项所述的有源矩阵基板，
上述氧化物半导体层包含In-Ga-Zn-O系半导体。
15.根据权利要求14所述的有源矩阵基板，
上述In-Ga-Zn-O系半导体包含结晶质部分。
16.根据权利要求1至15中的任意一项所述的有源矩阵基板，
上述多路分配电路分别具有从多个视频信号线中的1个视频信号线向多个源极总线中的n个源极总线分配视频信号的多个单位电路，其中，n为2以上的整数，
上述多个单位电路各自具有至少n个TFT和连接到上述1个视频信号线的n个分支配线，上述至少n个TFT的漏极电极电连接到上述n个源极总线中的1个源极总线，上述至少n个TFT的源极电极电连接到上述n个分支配线中的1个分支配线，
上述多个TFT包含上述至少n个TFT。
17.一种有源矩阵基板的制造方法，是权利要求1至16中的任意一项所述的有源矩阵基板的制造方法，其特征在于，包含：
形成上述氧化物半导体层和将上述氧化物半导体层的一部分覆盖的上述沟道保护层的工序；
形成覆盖上述氧化物半导体层和上述沟道保护层的导电膜的工序，其中，上述导电膜具有反映了上述沟道保护层的形状的凸部；
在上述导电膜上形成掩模的工序；以及
使用上述掩模进行上述导电膜的蚀刻，从而得到上述源极电极和上述漏极电极的工序，
在上述导电膜上形成掩模的工序包含：
形成工序，在上述导电膜上形成抗蚀剂膜，其中，上述抗蚀剂膜的位于上述导电膜的上述凸部上的部分比上述抗蚀剂膜的其它部分薄；以及
掩模形成工序，使用光掩模对上述抗蚀剂膜进行曝光，接着进行显影，将上述抗蚀剂膜中的由上述光掩模划定的部分除去，从而得到具有开口部的上述掩模，其中，上述抗蚀剂膜的位于上述凸部上的部分中的未由上述光掩模划定的部分也被除去，从而当从上述基板的法线方向观看时，上述开口部的轮廓的一部分与上述沟道保护层的缘部对齐。
18.一种有源矩阵基板的制造方法，是具备多个TFT的有源矩阵基板的制造方法，其特征在于，
包含在形成上述多个TFT的区域中的各区域形成氧化物半导体TFT的工序，形成上述氧化物半导体TFT的工序包含：
在形成上述多个TFT的上述区域中的各区域形成氧化物半导体层的工序；
形成仅将上述氧化物半导体层的一部分覆盖的沟道保护层的工序；
形成覆盖上述氧化物半导体层和上述沟道保护层的导电膜的工序，其中，上述导电膜具有反映了上述沟道保护层的形状的凸部；
在上述导电膜上形成掩模的工序；以及
使用上述掩模进行上述导电膜的蚀刻，从而得到上述源极电极和上述漏极电极的工序，
在上述导电膜上形成掩模的工序包含：
形成工序，在上述导电膜上形成抗蚀剂膜，其中，上述抗蚀剂膜的位于上述导电膜的上述凸部上的部分比上述抗蚀剂膜的其它部分薄；以及
掩模形成工序，使用光掩模对上述抗蚀剂膜进行曝光，接着进行显影，将上述抗蚀剂膜中的由上述光掩模划定的部分除去，从而得到具有开口部的上述掩模，其中，上述抗蚀剂膜的位于上述凸部上的部分中的未由上述光掩模划定的部分也被除去，从而当从上述基板的法线方向观看时，上述开口部的轮廓的一部分与上述沟道保护层的缘部对齐。
19.根据权利要求18所述的有源矩阵基板的制造方法，
上述沟道保护层比上述导电膜厚。
20.一种多路分配电路，包含多个TFT，其特征在于，
上述多个TFT各自具有：
栅极电极；
氧化物半导体层，其以隔着栅极绝缘层与上述栅极电极相对的方式配置，包含：源极接触区域；漏极接触区域；以及源极漏极间区域，其位于上述源极接触区域和上述漏极接触区域之间，包含沟道区域；
沟道保护层，其仅覆盖上述氧化物半导体层的上述源极漏极间区域的一部分；以及
源极电极和漏极电极，上述源极电极与上述氧化物半导体层的上述源极接触区域接触，上述漏极电极与上述氧化物半导体层的上述漏极接触区域接触，
在上述多个TFT各自的沟道长度方向的一截面中，上述源极电极和上述漏极电极中的任意一方电极的沟道区域侧的端部与上述沟道保护层接触，另一方电极的沟道区域侧的端部与上述沟道保护层空开间隔配置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972138A (zh) * 2021-10-09 2022-01-25 Tcl华星光电技术有限公司 一种薄膜晶体管的制作方法及薄膜晶体管

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748879B2 (en) * 2018-02-28 2020-08-18 Sharp Kabushiki Kaisha Image display device and display
US11963384B2 (en) * 2019-03-26 2024-04-16 Sharp Kabushiki Kaisha Display device and method for manufacturing same
CN109872700B (zh) * 2019-04-18 2021-03-26 京东方科技集团股份有限公司 一种显示模组及其驱动方法、显示装置
US11631704B2 (en) * 2020-04-21 2023-04-18 Sharp Kabushiki Kaisha Active matrix substrate and display device
KR20240007175A (ko) * 2021-05-13 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법
WO2024154180A1 (ja) * 2023-01-16 2024-07-25 シャープディスプレイテクノロジー株式会社 薄膜トランジスタ、表示装置および表示装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800248A (zh) * 2009-02-09 2010-08-11 索尼公司 薄膜晶体管和显示器件
JP2011216605A (ja) * 2010-03-31 2011-10-27 Fujifilm Corp 薄膜トランジスタおよびその製造方法
CN102812555A (zh) * 2010-03-11 2012-12-05 夏普株式会社 半导体装置及其制造方法
WO2013137045A1 (ja) * 2012-03-12 2013-09-19 シャープ株式会社 半導体装置およびその製造方法
JP2013236089A (ja) * 2013-06-11 2013-11-21 Toshiba Corp 表示装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4407464B2 (ja) 2004-10-22 2010-02-03 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4306748B2 (ja) 2007-03-13 2009-08-05 セイコーエプソン株式会社 電気光学装置、電気光学装置の駆動方法および電子機器
JP5148778B2 (ja) 2010-03-24 2013-02-20 シャープ株式会社 信号分配装置および表示装置
KR101749387B1 (ko) 2010-12-03 2017-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800248A (zh) * 2009-02-09 2010-08-11 索尼公司 薄膜晶体管和显示器件
CN102812555A (zh) * 2010-03-11 2012-12-05 夏普株式会社 半导体装置及其制造方法
JP2011216605A (ja) * 2010-03-31 2011-10-27 Fujifilm Corp 薄膜トランジスタおよびその製造方法
WO2013137045A1 (ja) * 2012-03-12 2013-09-19 シャープ株式会社 半導体装置およびその製造方法
JP2013236089A (ja) * 2013-06-11 2013-11-21 Toshiba Corp 表示装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972138A (zh) * 2021-10-09 2022-01-25 Tcl华星光电技术有限公司 一种薄膜晶体管的制作方法及薄膜晶体管
CN113972138B (zh) * 2021-10-09 2023-11-28 Tcl华星光电技术有限公司 一种薄膜晶体管的制作方法及薄膜晶体管

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US10854756B2 (en) 2020-12-01
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JP2019153656A (ja) 2019-09-12

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