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CN110010680B - 半导体装置及半导体结构 - Google Patents

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CN110010680B CN201811486774.4A CN201811486774A CN110010680B CN 110010680 B CN110010680 B CN 110010680B CN 201811486774 A CN201811486774 A CN 201811486774A CN 110010680 B CN110010680 B CN 110010680B
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Abstract

本发明实施例提供一种半导体装置及半导体结构，上述半导体装置包括基板、第一III‑V族化合物层、第二III‑V族化合物层、源极、漏极和栅极堆叠结构；第一III‑V族化合物层设置于上述基板上；第二III‑V族化合物层设置于第一III‑V族化合物层上；源极和漏极设置于第二III‑V族化合物层的相对侧边界上；栅极堆叠结构设置于第二III‑V族化合物层上，栅极堆叠结构包括第一栅极和第二栅极，第一栅极设置于第二III‑V族化合物层上；第二栅极设置于第一栅极上且与第一栅极电性绝缘，第二栅极电性耦接至源极。上述半导体装置可降低半导体装置的漏电。

Description

半导体装置及半导体结构
技术领域
本发明实施例有关于一种半导体装置及半导体结构，特别是有关于一种增强型高电子迁移率晶体管装置及包括增强型高电子迁移率晶体管装置的半导体结构。
背景技术
高电子迁移率晶体管(high electron mobility transistor(HEMT))为一种场效晶体管，其利用两种具不同能带隙(band gap)的材料形成的结作为载流子通道。相较于现有的晶体管，氮化镓(GaN)HEMT因具有优良的高频性能，因而可操作于例如毫米波频率(millimeter wave frequencies)的高频范围，所以可应用于例如手机(cell phones)、卫星电视接收器(satellite television receivers)、电压转换器(voltage converters)或雷达设备(radar equipment)等高频电子产品。然而，目前的高电子迁移率晶体管的性能亟须进一步提升。
因此，在此技术领域中，有需要一种高电子迁移率晶体管，以改善上述缺点。
发明内容
本发明的一实施例提供一种半导体装置。上述半导体装置包括一基板、一第一III-V族化合物层、一第二III-V族化合物层、一源极、一漏极和一栅极堆叠结构；上述第一III-V族化合物层设置于上述基板上；上述第二III-V族化合物层设置于上述第一III-V族化合物层上；上述源极和上述漏极设置于上述第二III-V族化合物层的相对侧边界上；上述栅极堆叠结构设置于上述第二III-V族化合物层上，其中上述栅极堆叠结构包括一第一栅极和一第二栅极，上述第一栅极设置于上述第二III-V族化合物层上；上述第二栅极设置于上述第一栅极上且与上述第一栅极电性绝缘，其中上述第二栅极电性耦接至上述源极。
本发明的另一实施例提供一种半导体结构。上述半导体结构包括一反相器、一半导体装置和一结型场效应晶体管，上述反相器设置于一基板上，其中上述反相器具有一输入端和一输出端；上述半导体装置，包括一基板、一第一III-V族化合物层、一第二III-V族化合物层、一源极、一漏极和一栅极堆叠结构；上述第一III-V族化合物层设置于上述基板上；上述第二III-V族化合物层设置于上述第一III-V族化合物层上；上述源极物和上述漏极物设置于上述第二III-V族化合物层的相对侧边界上；上述栅极堆叠结构，设置于上述第二III-V族化合物层上，其中上述栅极堆叠结构包括一第一栅极和一第二栅极，上述第一栅极设置于上述第二III-V族化合物层上；上述第二栅极设置于上述第一栅极上且与上述第一栅极电性绝缘，其中上述第二栅极电性耦接至上述源极和上述反相器的上述输出端；上述结型场效应晶体管的一栅极和一漏极电性耦接至上述半导体装置的上述源极，其中上述结型场效应晶体管的一源极耦接至一接地端。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示本发明一些实施例的半导体装置的剖面示意图。
图2A显示本发明一些实施例的半导体装置的剖面示意图。
图2B显示图2A的等效电路示意图。
图2C显示本发明一些实施例的半导体装置的等效电路示意图。
附图标号
200～基板；
200A、200B、200C、200D～主动区；
201～浅沟槽隔离物；
301～深沟槽隔离物；
202～缓冲层；
204～第一III-V族化合物层；
205～顶面；
206～第二III-V族化合物层；
207～侧边界；
208～二维电子气薄层；
210～源极；
212～漏极；
214～第一栅极介电层；
216～第一栅极；
218～第二栅极介电层；
220～第二栅极；
222～栅极堆叠结构；
224、226～导线；
230A、230B～N型阱；
230C～P型阱；
232、234～栅极；
236A、236B、236C～P型重掺杂区；
238A、238B、238C、238D～N型重掺杂区；
310～P型金属氧化物半导体场效应晶体管；
320～N型金属氧化物半导体场效应晶体管；
330～结型场效应晶体管；
500～半导体装置；
550～反相器；
600A、600B～半导体结构；
Vin～输入端；
Vout～输出端；
Vd～漏极操作电压；
Vdd～电源驱动电压；
GND～接地端。
具体实施方式
为了让本发明的目的、特征及优点能更明显易懂，下文特举实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明实施例提供一种半导体装置，例如为一种增强型高电子迁移率晶体管(enhancement mode(E-mode)high electron mobility transistor(HEMT))。本发明实施例的半导体装置利用快闪存储器的栅极堆叠作为栅极结构，以提升高电子迁移率晶体管的临界电压(threshold voltage)作为增强型晶体管。
图1显示本发明一些实施例的半导体装置500的剖面示意图。如图1所示，在本发明一些实施例中，半导体装置500例如为一种增强型高电子迁移率晶体管(E-mode HEMT)。上述半导体装置500包括一基板200、一第一III-V族化合物层204、一第二III-V族化合物层206、一源极210、一漏极212和一栅极堆叠结构222。
在本发明一些实施例中，上述基板200可为硅基板，其可具有(111)结晶方向。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)，或其他常用的半导体基板作为基板200。在本发明一些实施例中，可利用P型掺质掺杂基板200，而使基板200的掺杂浓度为约1014-1017/cm3。
如图1所示，本发明一些实施例的半导体装置500可包括设置于基板200上方的一缓冲层202。缓冲层202可用于减少基板200与之后形成的III-V族化合物层之间因晶格错位(dislocation)而造成的缺陷。在本发明一些实施例中，缓冲层202可包括例如由AlN晶核层形成的单一层结构或由一AlN晶核层和一AlGaN过渡层形成的多层结构。
如图1所示，半导体装置500的第一III-V族化合物层204设置于基板200上，且第二III-V族化合物层206设置于第一III-V族化合物层204上。在本发明一些实施例中，第一III-V族化合物层204的顶面205直接接触第二III-V族化合物层206，且第二III-V族化合物层206覆盖第一III-V族化合物层204的顶面205的一部分。
在本发明一些实施例中，第一III-V族化合物层204和第二III-V族化合物层206由周期表上第III-V族的元素所形成的化合物所构成，但彼此之间具有不同的组成。举例来说，第一III-V族化合物层204和第二III-V族化合物层206包括具有不同能带隙(band gap)的氮化物层。举例来说，第一III-V族化合物层204包括GaN层，而第二III-V族化合物层206包括AlxGa1-xN层，其中0<x≤1。在本发明一些实施例中，第一III-V族化合物层204可为一未掺杂(undoped)III-V族化合物层，第二III-V族化合物层206可为一掺杂(doped)III-V族化合物层或一未掺杂(undoped)III-V族化合物层。在本实施例中，第一III-V族化合物层204可为未掺杂GaN层，第二III-V族化合物层206可为未掺杂AlxGa1-xN层。
由于第一III-V族化合物层204和第二III-V族化合物层206具有不同能带隙(bandgap)，因此在作为相对窄的能带隙通道层(non-doped relatively narrowbandgapchannel layer)的第一III-V族化合物层204及作为相对宽的能带隙n型施子供给层(relatively widebandgap n-type donor supply layer)的第二III-V族化合物层206的结处(位置同第一III-V族化合物层204的顶面205)形成一异质结(heterojunction)，其可以作为半导体装置500的一通道区(channel region)。
在本发明一些实施例中，当第一III-V族化合物层204为GaN层时，可使用含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(metal organic vapor phaseepitaxy；MOVPE)的外延成长工艺成长第一III-V族化合物层204。举例来说，含镓的前驱物包括三甲基镓(trimethylgallium；TMG)、三乙基镓(triethylgallium；TEG)或其他合适的化学品。举例来说，含氮的前驱物包含氨(ammonia；NH3)、叔丁胺(tertiarybutylamine；TBAm)、苯肼(phenyl hydrazine)或其他合适的化学品。
在本发明一些实施例中，当第二III-V族化合物层206为AlxGa1-xN层时，可使用含铝的前驱物、含镓的前驱物以及含氮的前驱物，通过有机金属气相外延法(MOVPE)外延的外延成长工艺成长第二III-V族化合物层206。举例来说，含铝的前驱物包括三甲基铝(trimethylaluminum；TMA)、三乙基铝(triethylaluminum；TEA)或其他合适的化学品。举例来说，含镓的前驱物包括三甲基镓(TMG)、三乙基镓(TEG)或其他合适的化学品。举例来说，含氮的前驱物包括氨(NH3)、叔丁胺(TBAm)、苯肼(phenyl hydrazine)或其他合适的化学品。
在本发明一些实施例中，形成于基板200上且彼此邻接的第一III-V族化合物层204和第二III-V族化合物层206也会因为能带差异(band gap discontinuity)与压电效应(piezo-electric effect)所产生的极化方向，而沿着接近第一III-V族化合物层204和第二III-V族化合物层206的一界面上(或结处，位置同第一III-V族化合物层204的顶面205)形成具有高移动传导电子的二维电子气(two-dimensional electron gas，2DEG)薄层208，二维电子气薄层208形成一载流子通道。
在本发明一些实施例中，当半导体装置500的第一III-V族化合物层204和第二III-V族化合物层206为氮化物层且栅极偏压为0伏(V)时会形成二维电子气薄层208，而上述半导体装置500可为一空乏型元件(depletion mode device)，又可称为常开(normallyon)元件。
如图1所示，半导体装置500的源极210和漏极212，设置于第二III-V族化合物层206的相对侧边界207上。并且，源极210和漏极分别接触从于第二III-V族化合物层206暴露出来的第一III-V族化合物层204的顶面205的不同部分。换句话说，源极210接触第一III-V族化合物层的一部分顶面205和第二III-V族化合物层206的一个侧边界207，而漏极212接触第一III-V族化合物层204的另一部分顶面205和第二III-V族化合物层206的另一个侧边界207。在本发明一些实施例中，源极210和漏极212与二维电子气薄层208电性连接。
在本发明一些其他实施例中，半导体装置500的源极210和漏极212的底部可与二维电子气薄层208的底部(即二维电子气薄层208的虚线处)对齐。或者，半导体装置500的源极210和漏极212的底部可与第二III-V族化合物层206的顶部对齐，而第二III-V族化合物层206的相对侧边界则与第一III-V族化合物层204耦接。
在本发明一些实施例中，源极210和漏极212包括一种或一种以上的导电材料。举例来说，源极210和漏极212包括金属，其选自于由钛、铝、镍与金所组成的群组。可利用物理气相沉积法(physical vapor deposition，PVD)、化学气相沉积法(chemical vapordeposition，CVD)、原子层沉积法(atomic layer deposition，ALD)、涂布、溅镀或其他适合的技术形成源极210和漏极212。
如图1所示，半导体装置500的栅极堆叠结构222，设置于第二III-V族化合物层206的顶面上，位于源极210和漏极212之间且与源极210和漏极212隔开。在本发明一些实施例中，栅极堆叠结构222包括从下而上依序堆叠的一第一栅极介电层214、一第一栅极216、一第二栅极介电层218和一第二栅极220。第一栅极216设置于第二III-V族化合物层206上，第二栅极220设置于第一栅极216上方且与第一栅极216电性绝缘，第一栅极介电层214设置于第一栅极216和第二III-V族化合物层206之间且与第一栅极216和第二III-V族化合物层206接触，而第二栅极介电层218设置于第一栅极216和第二栅极220之间且与第一栅极216和第二栅极220接触。另外，第二栅极220可通过一导线224电性耦接至源极210，而漏极212可通过一导线226电性耦接至一漏极操作电压(Vd)(图未显示)。
在本发明一些实施例中，第一栅极216和第二栅极220可为相同或不同的材料。举例来说，第一栅极216和第二栅极可包括一或多层导体材料，如多晶硅(polysilicon)、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物(nickel silicide)、钴硅化物(cobalt silicide)、氮化钛、氮化钨、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金或其他适合的材料。在本实施例中，第一栅极216和第二栅极220可为多晶硅。
在本发明一些实施例中，第一栅极介电层214和第二栅极介电层218可为相同或不同的材料。举例来说，第一栅极介电层214和第二栅极介电层218可包括一或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料或其他适合的介电材料。高介电常数介电材料例如可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆(ZrO)、氧化铝(Al2O3)、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、前述的组合或其他适合的高介电常数介电材料。在本实施例中，第一栅极介电层214和第二栅极介电层218可为氧化铝(Al2O3)。
在本发明一些实施例中，半导体装置500的栅极堆叠结构222可类似于快闪存储器元件(flash memory device)的栅极堆叠结构。如图1所示，栅极堆叠结构222的第一栅极216可分别通过第一栅极介电层214与第二III-V族化合物层206电性绝缘，且通过第二栅极介电层218与第二栅极220电性绝缘。因此，第一栅极216为电性浮接(electricallyfloating)，且可视为一浮接栅极(floating gate，FG)。另外，位于第一栅极216的正上方且通过第二栅极介电层218与第一栅极216隔开的第二栅极220可视为一控制栅极(controlgate，CG)。另外，第一栅极介电层214可视为穿隧氧化层(tunnel oxide layer)，而第二栅极介电层218可视为阻挡氧化层(blocking oxide)。因此，施加在第一栅极216的电压大体上可通过第一栅极216和第二栅极220之间的电容耦合率(capacitor coupling ratio)决定。
在本发明一些实施例中，半导体装置500可通过将栅极堆叠结构222的第二栅极(控制栅极)220电性耦接至源极物210的方式形成增强型(E-mode)晶体管，例如为增强型高电子迁移率晶体管(E-mode HEMT)。以下利用公式说明当本发明实施例的半导体装置500为开启(turn-on)时，施加于栅极堆叠结构222的电压(VG)和源极物210的电压(VS)需满足式(1)：
VG-VS≥Vt 式(1)
，其中VG等同于为施加于栅极堆叠结构222的第一栅极(浮接栅极)216的电压VFG，VS为施加于源极物210的电压，Vt为半导体装置500的临界电压(threshold voltage)。
另外，施加于栅极堆叠结构222的第二栅极220的电压(VCG)取决于耦合系数(coupling ratio)，如式(2)所示：
VFG＝αCGVCG+αDVD+αSVS+αBVB 式(2)
，其中αCG、αD、αS、αB分别为控制栅极耦合系数(CG coupling ratio)、漏极耦合系数(drain coupling ratio)、源极耦合系数(source coupling ratio)和基板耦合系数(bulkcoupling ratio)，VFG、VCG、VD、VS、VB分别为施加于第一栅极(浮接栅极)216、第二栅极(控制栅极)220、漏极212、源极210和基板200的电压。
在本发明一些实施例中，假设漏极耦合系数(αD)和源极耦合系数(αS)的数值为0，且施加于基板200的电压(VB)为0伏特(V)，此时施加于栅极堆叠结构222的第一栅极216的电压(VFG)取决于施加于栅极堆叠结构222的第二栅极220的电压(VCG)及控制栅极耦合系数(αCG)，意即式(2)会近似于VFG＝αCGVCG。且将第二栅极(控制栅极)220电性耦接至源极210的条件(VCG＝VS)代入式(1)会得到式(3)：
(αCG-1)VCG≥Vt 式(3)
在本发明一些实施例中，假设半导体装置500的控制栅极耦合系数(αCG)为10％，且半导体装置500的临界电压(Vt)为-4V代入式(3)会得到：-0.9*VCG≥-4，因而得知当本发明实施例的半导体装置500为开启(turn-on)时，VCG≤4.4V。
依据前述条件，假设施加于第二栅极(控制栅极)220的电压(VCG)为5V，则施加于第一栅极(浮接栅极)216的电压(VFG)为0.5V，而施加于源极的电压(VS)也为5V，则施加于第一栅极216(浮接栅极)的电压和施加于源极的电压的差值(VFG-VS)会小于半导体装置的临界电压(Vt)(VFG-VS＝-4.5(V)≤-4(V))。此时半导体装置500为关闭状态(turn off state)。因此，可调整半导体装置500的栅极堆叠结构222的耦合系数(coupling ratio)(例如控制栅极耦合系数(αCG))，且将第二栅极(控制栅极)220电性耦接至源极210，使半导体装置500成为增强型(E-mode)晶体管，当电压施加在栅极堆叠上产生适当的偏压时，才会开启增强型晶体管，此种配置的半导体装置500也可视为增强型高电子迁移率晶体管(E-modeHEMT)。
图2A显示本发明一些实施例的半导体结构600A的剖面示意图，其包括图1的半导体装置500。图2B显示图2A的等效电路示意图。在本发明一些实施例中，半导体结构600A包括形成于基板200上的一反相器550、一半导体装置500(其结构同图1所示，且作为增强型晶体管)和一结型场效应晶体管(junctionfield effect transistor，JFET)330。并且，基板200可为一P型基板，且可包括复数个主动区200A、200B、200C和200D，主动区200A、200B和200C之间利用复数个浅沟槽隔离物201彼此隔开，而主动区200C和200D之间利用深沟槽隔离物301彼此隔开。深沟槽隔离物301的深度设计大于浅沟槽隔离物201的深度，以有效电性隔离半导体装置500和结型场效应晶体管330。在本发明一些实施例中，可利用P型掺质掺杂基板200，而使基板200的掺杂浓度为约1014-1017/cm3。
如图2A和图2B所示，半导体结构600A的反相器550可设置于基板200上且位于基板200的主动区200A和200B中。并且，反相器550具有一输入端Vin和一输出端Vout。在本发明一些实施例中，反相器550包括一P型金属氧化物半导体场效应晶体管310和一N型金属氧化物半导体场效应晶体管320。P型金属氧化物半导体场效应晶体管310可形成于基板200的主动区200A的一N型阱230A中，其可包括一栅极232和P型重掺杂区(P+doped region)236A和236B。P型金属氧化物半导体场效应晶体管310的栅极232位于主动区200A中的基板200上方。P型金属氧化物半导体场效应晶体管310的P型重掺杂区236A和236B位于N型阱230上且设置于栅极232的相对两侧，且P型重掺杂区236A和236B可分别视为P型金属氧化物半导体场效应晶体管310的源极236A和漏极236B。在本发明一些实施例中，N型阱230A的掺杂浓度可为约1016-1019/cm3，P型重掺杂区236A和236B的掺杂浓度可为约1019-1021/cm3。
如图2A和图2B所示，反相器550的N型金属氧化物半导体场效应晶体管320可形成于基板200的主动区200B的一P型阱230C中，其可包括一栅极234、N型重掺杂区(N+dopedregion)238A和238B。N型金属氧化物半导体场效应晶体管320的栅极234位于主动区200B中的(P型)基板200上方。N型金属氧化物半导体场效应晶体管320的N型重掺杂区238A和238B位于P型阱230C上且设置于栅极234的相对两侧，且N型重掺杂区238A和238B可分别视为N型金属氧化物半导体场效应晶体管320的源极238A和漏极238B。在本发明一些实施例中，N型重掺杂区238A和238B的掺杂浓度可为约1019-1021/cm3。
在本发明一些实施例中，P型金属氧化物半导体场效应晶体管310的栅极232电性耦接至N型金氧半导体晶体管320的栅极234且一起作为反相器550的输入端Vin。并且，P型金属氧化物半导体场效应晶体管310的源极(P型重掺杂区)236A电性耦接至一电源驱动电压Vdd。另外，P型金属氧化物半导体场效应晶体管310的漏极(P型重掺杂区)236B电性耦接至N型金氧半导体晶体管320的漏极(N型重掺杂区)238B且作为反相器550的输出端Vout。而且，N型金氧半导体晶体管320的源极(N型重掺杂区)238A电性耦接至接地端GND，并于图2A和图2B中的基板200的底部利用接地符号及英文GND表示。
如图2A和图2B所示，半导体结构600A的半导体装置500(增强型晶体管)设置于基板200的主动区200D中。在本发明一些实施例中，作为增强型晶体管的半导体装置500包括第一III-V族化合物层204、第二III-V族化合物层206、栅极堆叠结构222、源极210和漏极212。第一III-V族化合物层204设置于基板200上方且位于缓冲层202上。第二III-V族化合物层206设置于第一III-V族化合物层204上。源极210和漏极212设置于第二III-V族化合物层206的相对侧边界207上。栅极堆叠结构222设置于该第二III-V族化合物层206上且位于源极物210和漏极物212之间。栅极堆叠结构222包括从下而上依序堆叠的一第一栅极介电层214、一第一栅极216、一第二栅极介电层218和一第二栅极220。第一栅极216设置于第二III-V族化合物层206上，第二栅极220设置于第一栅极216上方且与第一栅极216电性绝缘，第一栅极介电层214设置于第一栅极216和第二III-V族化合物层206之间且与第一栅极216和第二III-V族化合物层206接触，而第二栅极介电层218设置于第一栅极216和第二栅极220之间且与第一栅极216和第二栅极220接触。
在本发明一些实施例中，半导体结构600A的半导体装置500的第二栅极220电性耦接至源极210和反相器550的输出端Vout。半导体装置500的漏极212电性耦接至一漏极操作电压Vd。并且，半导体装置500作为一增强型高电子迁移率晶体管。
如图2A和图2B所示，半导体结构600A的结型晶体管330设置于基板200的主动区200C中。在本发明一些实施例中，结型场效应晶体管330包括一N型阱230B、一P型掺杂区236C和N型掺杂区238C、238D。结型场效应晶体管330的N型阱230B设置于基板200上，结型晶体管320的P型掺杂区236C、N型掺杂区238C、238D设置于N型阱230B上。并且，N型掺杂区238C、238D位于P型掺杂区236C的相对侧且与P型掺杂区236C彼此隔开。
在本发明一些实施例中，结型场效应晶体管330的P型掺杂区236C作为结型场效应晶体管330的栅极，而N型掺杂区238C、238D分别作为结型场效应晶体管330的漏极和源极。如图2A和图2B所示，结型场效应晶体管330的P型掺杂区236C(栅极)和N型掺杂区238C(漏极)一起电性耦接至半导体装置500的源极210。另外，结型场效应晶体管330的N型掺杂区238D(源极)电性耦接至接地端GND，并于图2A和图2B中的基板200的底部利用接地符号及英文GND表示。
在本发明一些实施例中，结型场效应晶体管330的N型阱230B与N型阱230A同时形成且具有相同或类似的掺杂浓度。另外，结型场效应晶体管330的P型掺杂区236C(栅极)可与P型重掺杂区236A和236B同时形成且具有相同或类似的掺杂浓度。此外，N型掺杂区238C、238D(漏极和源极)可与N型重掺杂区238A和238B同时形成且具有相同或类似的掺杂浓度。
以下利用图2B说明半导体结构600A的作动方式。当对反相器550的输入端Vin施加电压“1”(意即逻辑1的电压电位)时，反相器550的输出端Vout输出电压“0”(意即逻辑0的电压电位)，半导体装置栅极222和源极210及结型场效应晶体管330的栅极236C都是“0”的电压输入。所以，此时半导体装置500为开的状态(on-state)，结型场效应晶体管330也是导通状态，电流就从半导体装置500的漏极212流到结型场效应晶体管330的源极238D。当对反相器550的输入端Vin施加电压“0”时，反相器550的输出端Vout输出电压“1”，半导体装置500的栅极222和源极210及结型场效应晶体管330的栅极236C都是“1”的电压输入。所以，此时半导体装置500为关的状态(off-state)，结型场效应晶体管330也是被截止不导通的状态，此时半导体装置500和半导体装置500没有电流流通。如图2A和图2B所示，在本发明一些实施例中，通过半导体结构600A的反相器550、半导体装置500和结型场效应晶体管330的电性连接方式，可将半导体装置500作为一增强型高电子迁移率晶体管。由于半导体装置500的栅极(栅极结构222的第二栅极220)电性耦接至源极210，当对栅极施加偏压时，也会对源极施加相同的偏压。对源极施加的上述偏压可能会导致对基板200的漏电(leakage)。在本实施例中(例如依据前述对半导体装置500的漏极耦合系数(αD)、源极耦合系数(αS)、施加于基板200的电压(VB)、控制栅极耦合系数(αCG)和临界电压假设值)，对源极施加的偏压低于5V时可忽略对基板200的漏电。当半导体结构600A的结型场效应晶体管330的N型掺杂区238C(漏极)电性耦接至半导体装置500的源极210时，结型场效应晶体管330可用于夹止(pinch)和阻挡(block)流至半导体装置500源极的电流。且当对半导体装置500的源极210施加的偏压为0V时，半导体装置500为常开(normally on)状态，而结型晶体管330也为常开(normally on)状态。流至半导体装置500源极的电流会被结型晶体管320传导至接地端GND而不会影响元件性能，因而可降低漏电。
图2C显示本发明实施例的半导体结构600B的等效电路示意图。半导体结构600B与图2B所示的半导体结构600A相同或类似的元件在此不再重复叙述。半导体结构600B和半导体结构600A之间的不同处为：半导体结构600B不包括结型场效应晶体管330。因此，半导体结构600B的半导体装置500的源极210为直接电性耦接至接地端GND。相对于半导体结构600A，半导体结构600B的电路结构比较单纯。如果当对栅极施加偏压时，也会对源极施加相同的偏压。当对源极施加的上述偏压所导致对基板200的漏电(leakage)可忽略时，即可使用例如半导体结构600B的电路结构。
本发明实施例提供一种半导体装置及半导体结构。本发明实施例的半导体装置例如为一种增强型高电子迁移率晶体管(E-mode HEMT)。本发明实施例的半导体装置利用快闪存储器的栅极堆叠(包括控制栅极和浮接栅极)作为栅极结构，且将半导体装置的栅极结构和源极彼此电性耦接，以提升高电子迁移率晶体管的临界电压(threshold voltage)作为增强型晶体管。在本发明一些实施例中，半导体结构可由一反相器、一半导体装置和一结型场效应晶体管构成。上述半导体结构可将半导体装置的源极耦接至结型场效应晶体管的漏极，且一起电性耦接至一反相器的输出端。通过连接方式，可将半导体装置作为增强型高电子迁移率晶体管，结型晶体管可用于夹止(pinch)和阻挡(block)流至半导体装置源极的电流。且当对半导体装置的源极施加的偏压为0V时，半导体装置为常开(normally on)状态，而结型场效应晶体管330也为常开(normally on)状态。流至半导体装置源极的电流会被结型晶体管传导至接地端而不会影响元件性能，因而可降低半导体装置的漏电。
虽然本发明已以实施例揭露于上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (4)

1.一种半导体结构，其特征在于，包括：
一反相器，设置于一基板上，其中所述反相器具有一输入端和一输出端；
一半导体装置，包括：
一第一III-V族化合物层，设置于所述基板上；
一第二III-V族化合物层，设置于所述第一III-V族化合物层上；
一源极和一漏极，设置于所述第二III-V族化合物层的相对侧边界上；以及
一栅极堆叠结构，设置于所述第二III-V族化合物层上，其中所述栅极堆叠结构包括：
一第一栅极，设置于所述第二III-V族化合物层上；以及
一第二栅极，设置于所述第一栅极上且与所述第一栅极电性绝缘，其中所述第二栅极电性耦接至所述源极和所述反相器的所述输出端；以及
一结型场效应晶体管，其中：
所述结型场效应晶体管的一栅极和一漏极电性耦接至所述半导体装置的一源极；
其中所述结型场效应晶体管的一源极耦接至一接地端。
2.根据权利要求1所述的半导体结构，其特征在于，所述反相器包括：
一P型金属氧化物半导体场效应晶体管，其中：
所述P型金属氧化物半导体场效应晶体管的一源极电性耦接至一电源驱动电压；
一N型金属氧化物半导体场效应晶体管，其中：
所述N型金属氧化物半导体场效应晶体管的一栅极电性耦接至所述P型金属氧化物半导体场效应晶体管的一栅极且作为所述反相器的所述输入端；
所述N型金属氧化物半导体场效应晶体管的一漏极电性耦接至所述P型金属氧化物半导体场效应晶体管的一漏极且作为所述反相器的所述输出端；
所述N型金属氧化物半导体场效应晶体管的一源极电性耦接至所述接地端。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体装置的所述漏极电性耦接至一漏极操作电压。
4.根据权利要求1所述的半导体结构，其特征在于，所述基板的导电类型为P型，且所述结型场效应晶体管包括：
一N型阱，设置于所述基板上；
一P型掺杂区，设置于所述N型阱上；以及
一对N型掺杂区，设置于所述N型阱上，且位于所述P型掺杂区的相对侧。
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