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CN109962074A - 半导体存储器结构及其制备方法 - Google Patents

半导体存储器结构及其制备方法 Download PDF

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CN109962074A
CN109962074A CN201810326724.3A CN201810326724A CN109962074A CN 109962074 A CN109962074 A CN 109962074A CN 201810326724 A CN201810326724 A CN 201810326724A CN 109962074 A CN109962074 A CN 109962074A
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trench
trenches
semiconductor memory
depth
memory structure
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CN201810326724.3A
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廖伟明
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Publication date
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Abstract

本公开提供一种半导体存储器结构及其制备方法。该半导体存储器结构包括一基底、多个第一沟渠，设置在该基底中、多个第二沟渠，设置在基底中且与所述第一沟渠间隔开、多条埋入式数字线，设置在第一沟渠中，以及多条埋入式字元线，设置在第二沟渠中。所述第一沟渠包括一第一深度，所述第二沟渠包括一第二深度。所述第二沟渠的该第二深度大于所述第一沟渠的该第一深度。所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。

Description

半导体存储器结构及其制备方法
技术领域
本公开主张2017年12月25日申请的美国临时申请案第62/610,264号及2018年1月10日申请的美国正式申请案第15/867,043号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体存储器结构及其制备方法，特别涉及一种动态随机存取存储器结构及其制备方法。
背景技术
电子产品越来越轻薄短小，缩小DRAM尺寸，以符合高整合度和高密度的趋势。包含许多存储单元的DRAM是现今所使用最通行的挥发性存储器之一。每个存储单元各包括一晶体管和至少一个电容器，其中晶体管和电容器彼此形成串联。存储单元排列成存储器阵列。存储单元由一条字元线和一条数字线(或位元线)来定址，其中一条定址存储单元中的一列，而另一条定址存储单元中的一行。借着利用字元线和数字线，一个DRAM单元可被读取和编程。
近来对于埋入式字元线单元阵列晶体管的研究日益增多，而且在埋入式字元线单元阵列晶体管中，是将字元线埋入在基底的顶表面下方的半导体基底中，并利用金属作为栅极导体。然而，随着元件尺寸的缩小也缩小了字元线和位元线之间的距离，观察到在相邻的字元线中存在着字元线干扰。当字元线干扰变得严重时，DRAM单元的性能就会降低。
上文的「现有技术」说明仅是提供背景技术，并未承认上文的「现有技术」说明公开本公开的标的，不构成本公开的现有技术，且上文的「现有技术」的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体存储器结构。该半导体存储器结构包括一基底、多个第一沟渠，设置在该基底中、多个第二沟渠，设置在基底中且与所述第一沟渠间隔开、多条埋入式数字线，设置在第一沟渠中，以及多条埋入式字元线，设置在第二沟渠中。所述第一沟渠包括一第一深度，以及所述第二沟渠包括一第二深度。在一些实施例中，所述第二沟渠的该第二深度大于所述第一沟渠的该第一深度。在一些实施例中，所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。
在本公开的一些实施例中，所述第一沟渠和所述第二沟渠交替排列。
在本公开的一些实施例中，该半导体存储器结构还包括多个第一隔离结构，分别设置在所述第一沟渠中的所述埋入式数字线上。
在本公开的一些实施例中，该半导体存储器结构还包括多个第二隔离结构，设置在所述第二沟渠中，在一些实施例中，所述埋入式字元线借着所述第二隔离结构与该基底间隔开。
在本公开的一些实施例中，该半导体存储器结构还包括多个第一掺杂区，分别设置在所述第一沟渠下方的该基底中。
在本公开的一些实施例中，所述第一掺杂区各围绕一埋入式数字线的一侧壁和一底部。
在本公开的一些实施例中，该半导体存储器结构还包括多个第二掺杂区，设置在所述第一沟渠和所述第二沟渠之间的该基底中。
在本公开的一些实施例中，该半导体存储器结构还包括多个电容器，分别电性连接至所述第二掺杂区。
在本公开的一些实施例中，所述埋入式字元线各包括一弧面，弯向所述第一沟渠。
在本公开的一些实施例中，该半导体存储器结构还包括多个第三隔离结构，设置在该基底中，其中所述第三隔离结构包括一第三深度。
在本公开的一些实施例中，所述第一沟渠的该第一深度和所述第二沟渠的该第二深度小于所述第三隔离结构的该第三深度。
本公开的另一实施例提供一种半导体存储器结构的制备方法。该制备方法包括以下步骤：提供一基底，该基底包括多个主动区，所述主动区是沿着一第一方向延伸；形成多个第一沟渠在该基底中，其中所述第一沟渠包括一第一深度且沿着一第二方向延伸，该第二方向不同于该第一方向；形成多条埋入式数字线在所述第一沟渠中；形成多个第二沟渠在该基底中，其中所述第二沟渠包括一第二深度且沿着一第三方向延伸，该第三方向不同于该第一方向和该第二方向；加深部分的所述第二沟渠，以形成多个第三沟渠在该基底中，其中所述第三个沟渠包括一第三深度；形成多条埋入式字元线在所述第三沟渠中。
在本公开的一些实施例中，该基底还包括多个第一隔离结构。
在本公开的一些实施例中，所述主动区借着所述第一隔离结构彼此隔离且电性隔离。
在本公开的一些实施例中，所述第一沟渠的该第一深度、所述第二沟渠的该第二深度以及所述第三沟渠的该第三深度小于所述第一隔离结构的深度。
在本公开的一些实施例中，所述第三沟渠的该第三深度大于所述第一沟渠的该第一深度。
在本公开的一些实施例中，所述第一沟渠的该第一深度大于所述第二沟渠的该第二深度。
在本公开的一些实施例中，形成所述埋入式数字线还包括以下步骤：分别在所述第一沟渠下的该基底中，形成多个第一掺杂区；形成所述埋入式数字线在所述第一沟渠中，其中所述埋入式数字线的顶表面低于所述第一沟渠的开口；形成多个第二隔离结构在所述埋入式数字线上，且填入所述第一沟渠。
在本公开的一些实施例中，形成所述埋入式字元线还包括以下步骤：分别在所述第三沟渠中，形成多个第一隔离层，其中所述第一隔离层的顶表面低于所述第三沟渠的开口，以及高于所述埋入式数字线的顶表面；形成所述埋入式字元线在所述第三沟渠中的所述第一隔离层上，其中所述埋入式字元线的顶表面低于所述第三沟渠的开口；形成多个第二隔离层在所述埋入式字元线上，且填入所述第三沟渠。
在本公开的一些实施例中，该半导体存储器结构的制备方法还包括以下步骤：在所述第三沟渠中的所述第一隔离层上，形成多个保护间隙子；移除一部分的所述第一隔离层和一部分的基底，以形成多个弧形凹部在所述第三沟渠中；形成埋入式字元线在所述第一沟渠中的所述弧形凹部中。
在本公开的一些实施例中，该半导体存储器结构的制备方法还包括以下步骤：形成多个第二掺杂区在所述第一沟渠和所述第三沟渠之间的该主动区中。
在本公开的一些实施例中，该半导体存储器结构的制备方法还包括以下步骤：形成多个电容器，电性连接至该基底上的所述第二掺杂区。
本公开中提供一种半导体存储器结构的制备方法，其利用两道蚀刻工艺，将相邻的埋入式数字线对借着隔离结构彼此隔离。通过所形成的埋入式字元线所具有高于埋入式数字线的顶表面的底表面，相邻的埋入式字元线对借着埋入式数字线上方的隔离结构彼此隔离。因此，本公开的技术可降低字元线至字元线及数字线至数字线的电容。再者，本公开的半导体存储器结构包括多条埋入式字元线和多条埋入式数字线，其中所述字元线和所述数字线两者皆埋入在基底中，为半导体存储器结构提供了垂直结构，有助于增加元件密度。而且，所述埋入式字元线和所述埋入式数字线交替排列；因为相邻的埋入式字元线对借着隔离结构彼此隔离，所以通道区也借着隔离结构彼此隔离，因此减少了字元线干扰。
相对地，就比较DRAM存储器结构而言，两条字元线由于共享同一条数字线，也因此共享相同的通道区，所以总是遭受字元线干扰。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为根据本公开的一些实施例，例示一种半导体存储器结构的制备方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A为根据本公开的一些实施例，例示图1的半导体存储器结构的制备方法在不同制造阶段的示意图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别为沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A中的I-I'切线的剖面图。
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C分别为沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A中的II-II'切线的剖面图。
图12、图13、图14、图15、图16和图17为根据本公开的一些实施例，例示该半导体存储器结构的制备方法的不同制造阶段的示意图。
图18为一种半导体存储器结构的电路图。
附图标记说明：
20 半导体存储器结构
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
112 步骤
200 基底
202 主动区
204 隔离结构
210 图案化遮罩
212 图案化遮罩
214 保护间隙子
220 第一沟渠
222 第二沟渠
224 第三沟渠
226 弧形凹部
230 埋入式数字线
232 第一掺杂区
234 隔离结构
240 埋入式字元线
240' 埋入式字元线
242 第一绝缘层
244 第二绝缘层
246 第二掺杂区
248 隔离结构
250 电容器
D1 第一方向
D2 第二方向
D3 第三方向
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
图1为根据本公开的一些实施例，例示一种半导体存储器结构10的制备方法的流程图。半导体存储器结构10的制备方法包括步骤102：提供一基底，该基底包括多个沿着一第一方向延伸的主动区。半导体存储器结构10的制备方法还包括步骤104：形成多个第一沟渠于该基底中。所述第一沟渠包括一第一深度。在一些实施例中，所述第一沟渠沿着一第二方向延伸，该第二方向不同于该第一方向。半导体存储器结构10的制备方法还包括步骤106：形成多条埋入式数字线在所述第一沟渠中。半导体存储器结构10的制备方法还包括步骤108：形成多个第二沟渠在该基底中。所述第二沟渠包括一第二深度。在一些实施例中，所述第二沟渠沿着一第三方向延伸，该第三方向不同于该第一方向和该第二方向。半导体存储器结构10的制备方法还包括步骤110：加深部分的所述第二沟渠以形成多个第三沟渠在该基底中。所述第三沟渠包括一第三深度。半导体存储器结构10的制备方法还包括步骤112：形成多条埋入式字元线在所述第三沟渠中。下文将根据一个或多个实施例进一步来描述半导体存储器结构10的制备方法。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A为根据本公开的一些实施例，例示图1的半导体存储器结构10的制备方法在不同制造阶段的示意图；图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B和图11B分别为沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和11A中的I-I'切线的剖面图、以及图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C分别为沿着图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A中的II-II'切线的剖面图。参照图2A、图2B和图2C所示，根据步骤102，提供一基底200。在一些实施例中，基底200包括硅(Si)基底、锗(Ge)基底或硅锗(SiGe)基底，但本公开并不限于此。基底200包括多个主动区202，主动区202沿着一第一方向D1延伸。在一些实施例中，主动区202借着多个隔离结构204彼此隔离并电性隔离。在一些实施例中，可借着浅沟槽隔离(STI)技术以形成隔离结构204，但本公开不限于此。例如，多个浅沟槽(未示出)以条状排列的方式形成在基底200中，以及形成一绝缘材料填入浅沟槽中，该绝缘材料例如为氧化硅(SiO)、氮化硅(SiN)和/或氮氧化硅(SiON)。隔离结构204包括一深度“da”。在一些实施例中，隔离结构204的深度da在约250纳米(nm)和约350纳米之间，但本公开并不限于此。在一些实施例中，为了进一步改善电性隔离，在填入绝缘材料于浅沟槽之前，可选择性地实施离子注入，以将硼离子(B)注入至借着浅沟槽所暴露出的基底200的区域中，但本公开并不限于此。在一些实施例中，在形成隔离结构204之后，可实施一离子注入以用于阱区。
参照图3A、图3B及图3C，接下来依据步骤104，形成多个第一沟渠220在基底200中。在一些实施例中，形成图案化遮罩210在基底200上。在一些实施例中，图案化遮罩210包括一图案化硬遮罩层和一图案化光刻胶，但本公开并不限于此。用一适当的蚀刻剂，以实施一第一蚀刻工艺，用以蚀刻基底200。在一些实施例中，去除部分的主动区202和部分的隔离结构204，以形成多个第一沟渠220在基底200中。如图3A所示，第一沟渠220沿着第二方向D2延伸，在一平面上，第二方向D2与第一方向D1不同。第一沟渠220包括一深度d1。如图3C所示，在一些实施例中，第一沟渠220的深度d1小于隔离结构204的深度da。在一些实施例中，第一沟渠220的深度d1可介于约150纳米与约200纳米之间，但本公开并不限于此。
接下来根据步骤106，形成多条埋入式数字线230在第一沟渠220中。在一些实施例中，用于形成埋入式数字线230的步骤104还包括以下步骤。在一些实施例中，借着第一沟渠220的底部所暴露的基底200的区域中，实施一离子注入以形成多个第一掺杂区232。如图3B及图3C所示，分别形成第一掺杂区232在第一沟渠220下方的基底200中。在一些实施例中，第一掺杂区232重掺杂砷(As)，但本公开并不限于此。在形成第一掺杂区232之后，移除图案化硬遮罩210。
参照图4A、图4B和图4C，接下来，形成一第一导电材料在第一沟渠220中。因此，第一导电材料可以由氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、氮化钛硅(TiSiN)、氮化硅钽氮化硅(WSiN)或及其组合中的任何一个所形成。第一导电材料可以用化学气相沉积(CVD)或原子层沉积(ALD)方法来形成。在形成该第一导电材料之后，可实施一蚀刻工艺，以下凹该第一导电材料。因此得到埋入式数字线230。如图4A所示，埋入式数字线230沿着第二方向D2延伸。因此，部分的埋入式数字线230形成在主动区202中，且部分的埋入式数字线230形成在隔离结构204中。如图4B和4C所示，埋入式数字线230的顶表面低于第一沟渠220的开口。此外，第一掺杂区232各围绕埋入式数字线230的一侧壁和一底部。
参照图5A和图5B，在形成埋入式数字线230之后，形成一绝缘材料，以填入第一沟渠220，随后可实施一平坦化工艺，以移除基底200多余的该绝缘材料，于是各在第一沟渠220中的埋入式数字线230上，形成隔离结构234。所以，埋入式数字线230被隔离结构234所覆盖，且埋入式数字线230的顶表面低于基底200的顶表面。在一些实施例中，隔离结构234可包括与用来形成隔离结构204不同的隔离材料，但本公开并不限于此。此外，如图5A所示，隔离结构234沿着第二方向D2延伸。
参照图6A，图6B和图6C，接下来，根据步骤108，形成多个第二沟渠222在基底200中。在一些实施例中，形成图案化遮罩212在基底200上。在一些实施例中，图案化遮罩可包括一图案化硬遮罩层和一图案化光刻胶，但本公开并不限于此。实施一第二蚀刻工艺，用以适当的蚀刻剂蚀刻基底200。在一些实施例中，该第二蚀刻工艺为低选择性蚀刻，以至于部分的主动区202、部分的隔离结构204以及部分的隔离结构234被移除，形成多个第二沟渠222在基底中。如图6A所示，第二沟渠222沿着第三方向D3延伸，第三方向D3在平面上不同于第一方向D1和第二方向D2。在一些实施例中，第三方向D3可以垂直于第二方向D2，但本公开并不限于此。第二沟渠222包括一深度d2。在一些实施例中，第二沟渠222的深度d2小于第一沟渠220的深度d1和隔离结构204的深度da。在一些实施例中，第二沟渠220的深度d2可以小于100纳米。在一些实施例中，第二沟渠222的深度d2可以小于80纳米，但本公开并不限于此。
参照图7A、图7B和图7C，接下来，根据步骤110，去除部分的第二沟渠222，以加深第二沟渠222，并形成多个第三沟渠224在基底200中。在一些实施例中，图案化遮罩212可以保留在基底200上，用以作蚀刻遮罩，但本公开并不限于此。用以适当的蚀刻剂来实施第三蚀刻工艺，以蚀刻基板200。如图7B和图7C所示，在一些实施例中，第三蚀刻工艺为高选择性蚀刻，以使主动区202中部分的基底200被去除，而隔离结构204和隔离结构234几乎不受影响。此外，如图7B和7C所示，第三沟渠224不同于以条状排列的第一沟渠212和第二沟渠222，第三沟渠224是以岛状排列。在一些实施例中，岛状第三沟渠224沿着第三方向D3排列。第三沟渠224包括一深度d3。在一些实施例中，第三沟渠224的深度d3是第二沟渠222的深度d2与经过第三蚀刻工艺而去除的基底200的一厚度的总和。在一些实施例中，如图7B所示，第三沟渠224的深度d3大于第一沟渠220的第一深度d1。在一些实施例中，如图7C所示，第三沟渠224的深度d3小于隔离结构204的深度da。在一些实施例中，第三沟渠222的深度d3介于在约250纳米与约300纳米之间，但本公开并不限于此。之后，则将从基底200上移除图案化遮罩212。
参照图8A、图8B和图8C，接下来，根据步骤112，形成多条埋入式字元线240在第三沟渠224中。在一些实施例中，埋入式字元线240的形成还包括以下步骤。在一些实施例中，形成一第一绝缘材料在第三沟渠224中。此外，可实施一蚀刻工艺，例如回蚀刻工艺，以从第三沟渠224中去除部分的该第一绝缘材料。因此，多条第一绝缘层242分别形成在第三沟渠224中。此外，第一绝缘层242的顶表面低于第三沟渠224的开口。然而，如图8B和8C所示第一绝缘层242的顶表面是高于埋入式数字线230的顶表面。在一些实施例中，第一绝缘层242可以包括SiO、SiN、SiON或高介电(high-k)材料，但本公开并不限于此。
参照图9A和图9B，接下来，形成多个介电层，分别覆盖第三沟渠224部分的侧壁。在一些实施例中，介电层可以包括SiO，SiN，SiON或高介电(high-k)材料，但本公开不限于此。接下来，形成一第二导电材料在第三沟渠224中。在一些实施例中，该第二导电材料可以由氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、氮化钛硅(TiSiN)、氮化硅钽氮化硅(WSiN)或及其组合中的任何一个所形成。第二导电材料可以用化学气相沉积(CVD)或原子层沉积(ALD)方法来形成)。在形成第二导电材料之后，可实施一蚀刻工艺以下凹该第二导电材料。因此，埋入式字元线240分别形成在第三沟渠224中的第一绝缘层242上。在一些实施例中，埋入式字元线240的顶表面低于第三沟渠224的开口，但高于顶部埋入式数字线230的顶表面。于是，如图9B和9C所示，埋入式字元线240的底表面高于埋入式数字线230的顶表面。此外，埋入式字元线240沿着第三方向D3延伸。换句话说，埋入式字元线240垂直于埋入式数字线230。
参照图10A和图10B，接下来，形成多个第二绝缘层244在第三沟渠224中的埋入式字元线240上。在一些实施例中，形成第二绝缘层244以填入第三沟渠224和第二沟渠222中。在一些实施例中，第一绝缘层242、介电层和第二绝缘层244一同作为隔离结构248，在各个第三沟渠224中。此外，借着隔离结构248，埋入式字元线240与基底200间隔开且电性隔离。在形成隔离结构248(包括第一绝缘层242、介电层和第二绝缘层244)之后，在主动区202的基底200中，可形成多个第二掺杂区246。此外，如图10B所示，在第一沟渠220与第三沟渠224之间的基底200中，形成第二掺杂区246。在一些实施例中，第二掺杂区246的底表面处于与埋入式字元线240的顶表面实质相同或更高的水平。
参照图11A和图11B，接下来，形成多个电容器250在主动区202的基底200上。此外，电容器250分别电性连接至第二掺杂区246。因此，构成为半导体存储器结构20。
如图11A和图11B所示，半导体存储器结构20包括基底200、多个第一沟渠220，是在基底200中、多个第三沟渠224，是在基底200中、多条埋入式数字线230，设置在第一沟渠220中，以及多条埋入式字元线240，设置在第三沟渠224中。如图11B所示，第一沟渠220与第三沟渠224间隔开。此外，如图11B所示，第一沟渠220和第三沟渠224交替排列且彼此隔离。如上所述，第一沟渠220包括深度d1，第三沟渠224包括深度d3，且深度d3大于深度d1。在一些实施例中，半导体存储器结构20还包括多个隔离结构204，设置在基底200中，且隔离结构204包括深度da。在一些实施例中，主动区202借着隔离结构204和隔离结构234彼此电性隔离。在一些实施例中，第一沟渠220的深度d1和第三沟渠224的深度d3小于隔离结构204的深度da。如图11B所示，在一些实施例中，埋入式字元线240的顶表面低于基底200的一表面。如图11B所示，在一些实施例中，埋入式数字线230的顶表面同样也低于埋入式字元线240的底表面。
如上所述，半导体存储器结构20还包括多个隔离结构234，分别设置在第一沟渠220中的埋入式数字线230上。半导体存储器结构20还包括多个隔离结构248，包括第一绝缘层242、介电层，以及第二绝缘层244，设置在第三沟渠224中。如上所述，埋入式字元线240借着隔离结构248与基底200间隔开。半导体存储器结构20还包括多个第一掺杂区232，设置在第一沟渠220下方的基底200中，以及第二掺杂区246，设置在第一沟渠220与第三沟渠224之间的基底200中。如图11B所示，第一掺杂区232各围绕一埋入式数字线230的一侧壁和一底部。半导体存储器结构20还包括多个电容器250，各电性连接至第二掺杂区246。
参照图11B和图18，在一些实施例中，半导体存储器结构20包括多个存储单元，如单元A、图单元B以及单元C。如箭头A所示，在一些实施例中，单元A的通道区从第一掺杂区232垂直延伸至第二掺杂区246。如箭头B所示，在一些实施例中，单元B的通道区从第一掺杂区232垂直延伸至第二掺杂区246。如箭头C所示，在一些实施例中，单元C的通道区从第一掺杂区232垂直延伸至第二掺杂区246。在一些实施例中，单元A和单元B共享埋入式字元线240。在一些实施例中，单元A和单元C共享埋入式数字线230。
根据半导体存储器结构20，因为所有的存储单元都具有垂直结构，所以可增加元件密度。此外，如图11B所示，不同存储单元的通道区由隔离结构248彼此隔离，因此，减少了相邻的埋入式字元线对240彼此之间的字元线干扰。此外，由于相邻的埋入式字元线对240借着其间的隔离结构234彼此隔离，且两个相邻的埋入式数字线对230借着其间的隔离结构248彼此隔离，同时可以降低字元线至字元线及数字线至数字线之间的电容。所以，半导体存储器结构20的性能得以改善。
图12、图13、图14、图15、图16和图17为根据本公开的一些实施例，例示该半导体存储器结构的制备方法的不同制造阶段的示意图。应注意图2A至图17中的类似元件可包括相似的材料且可借着相似的步骤所形成；因此为了简洁起见，省略了这些细节。在一些实施例中，执行步骤102，以提供基底200，基底200包括主动区202。执行步骤104，以形成第一沟渠220在基底200中。执行步骤106，以在第一沟渠220中，形成埋入式数字线230。如上所述，可在步骤106中，形成第一掺杂区232和隔离结构234。然后执行步骤108，以在基底200中，形成第二沟渠222。然后执行步骤110，加深部分的第二沟渠222，以形成第三沟渠224。然后执行步骤112，以在第三沟渠224中，形成埋入式字元线240'。在一些实施例中，形成埋入式字元线240'的步骤112，还进一步包括以下步骤。
参照图12，第一绝缘层242分别形成在第三沟渠224中。如上所述，第一绝缘层242的顶表面低于第三沟渠224的开口但高于埋入式数字线230的顶表面。接下来，在第三沟渠224中的第一绝缘层242上，形成多个保护间隙子214。如图12所示，保护间隙子214覆盖第三沟渠224的部分侧壁。在一些实施例中，保护间隙子214包括不同于第一绝缘层242和基底200的材料。
参照图13，接下来，去除一部分的第一绝缘层242。结果，如图13所示，经第三沟渠224的侧壁，暴露出部分的基底200。
参照图14，去除经第三沟渠224的侧壁所暴露出部分的基底200，而因此形成多个弧形凹部226在第三沟渠224中。
参照图15，分别形成多个介电层以覆盖弧型凹部226的侧壁。接下来，形成第二导电材料在弧型凹部226中。在形成第二导电材料之后，可实施一蚀刻工艺以下凹该第二导电材料。于是，埋入式字元线240'分别形成在第三沟渠224中的弧型凹部226中的第一绝缘层242上。在一些实施例中，埋入式字元线240'的顶表面低于第三沟渠224的开口。此外，如图15所示，埋入式字元线240'的底表面高于埋入式数字线230的顶表面。
参照图16，形成多个第二绝缘层244在埋入式字元线240'上。在一些实施例中，形成第二绝缘层以填入第三沟渠224和第二沟渠222。在一些实施例中，第一绝缘层242，介电层和第二绝缘层244一同用以作为多个隔离结构248。在形成第二绝缘层244之后，可形成多个第二掺杂区246在主动区202中的基底200中。此外，如图16所示，形成第二掺杂区246在第一沟渠220和第三沟渠224之间的基底200中。在一些实施例中，第二掺杂区246的底表面处于与埋入式字元线240'的顶表面实质相同或更高的水平。
参照图17，接下来，形成多个电容器250在主动区202中的基底200上。此外，电容器250分别电性连接至第二掺杂区246。于是，构制出半导体存储器结构20'。为了简洁起见，仅讨论半导体存储器结构20和半导体存储器结构20'之间的差异：如图17所示，在一些实施例中，埋入式字元线240'各包括弯向第一沟渠220的一弧形表面。换句话说，隔离结构234设置在第一沟渠220中，埋入式字元线240'包括弯向隔离结构234的弧形表面。于是，在操作期间，将会形成较窄的通道区，因而栅极控制能力得以改善，且更容易实现全耗尽(fulldepletion)。此外，由于埋入式字元线240'包括弧形表面，所以通道宽度增加，因而增加漏极至源极的电流Ids。
本公开提供一种半导体存储器结构10的制备方法，其利用两道蚀刻工艺，将相邻的埋入式数字线对230借着隔离结构248彼此隔离。通过所形成的埋入式字元线240所具有高于埋入式数字线230的顶表面的底表面，相邻的埋入式字元线240对借着埋入式数字线230上方的隔离结构234彼此隔离。因此，本公开的技术可降低字元线至字元线及数字线至数字线的电容。再者，本公开的半导体存储器结构20包括多条埋入式字元线240和多条埋入式数字线230，其中所述字元线和所述数字线两者皆埋入在基底中，为半导体存储器结构提供了垂直结构，有助于增加元件密度。而且，所述埋入式字元线240和所述埋入式数字线230交替排列；因为相邻的埋入式字元线240对借着隔离结构234彼此隔离，所以通道区也借着隔离结构234彼此隔离，因此减少了字元线干扰。
相对地，就比较DRAM存储器结构而言，两条字元线由于共享同一条数字线，也因此共享相同的通道区，所以总是遭受字元线干扰。
本公开的一实施例提供一种半导体存储器结构。该半导体存储器结构包括一基底、多个第一沟渠，设置在该基底中、多个第二沟渠，设置在基底中且与所述第一沟渠间隔开、多条埋入式数字线，设置在第一沟渠中，以及多条埋入式字元线，设置在第二沟渠中。所述第一沟渠包括一第一深度，以及所述第二沟渠包括一第二深度。在一些实施例中，所述第二沟渠的该第二深度大于所述第一沟渠的该第一深度。在一些实施例中，所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。
本公开的另一实施例提供一种半导体存储器结构的制备方法。该制备方法包括以下步骤：提供一基底，该基底包括多个主动区，所述主动区是沿着一第一方向延伸；形成多个第一沟渠在该基底中，其中所述第一沟渠包括一第一深度且沿着一第二方向延伸，该第二方向不同于该第一方向；形成多条埋入式数字线在所述第一沟渠中；形成多个第二沟渠在该基底中，其中所述第二沟渠包括一第二深度且沿着一第三方向延伸，该第三方向不同于该第一方向和该第二方向；加深部分的所述第二沟渠，以形成多个第三沟渠在该基底中，其中所述第三个沟渠包括一第三深度；形成多条埋入式字元线在所述第三沟渠中。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体存储器结构，包括：
一基底；
多个第一沟渠，设置在该基底上，所述第一沟渠包括一第一深度；
多个第二沟渠，设置在该基底上，且与所述第一沟渠间隔开，其中所述第二沟渠包括一第二深度，且该第二深度大于该第一深度；
多条埋入式数字线，设置在所述第一沟渠中；以及
多条埋入式字元线，设置在所述第二沟渠中；
其中所述埋入式字元线的顶表面低于所述埋入式数字线的底表面。
2.如权利要求1所述的半导体存储器结构，其中所述第一沟渠和所述第二沟渠交替排列。
3.如权利要求1所述的半导体存储器结构，还包括多个第一隔离结构，分别设置在所述第一沟渠中的所述埋入式数字线上。
4.如权利要求1所述的半导体存储器结构，还包括多个第二隔离结构，设置在所述第二沟渠中，其中所述埋入式字元线借着所述第二隔离结构与该基底间隔开。
5.如权利要求1所述的半导体存储器结构，还包括多个第一掺杂区，分别设置在所述第一沟渠下方的该基底中。
6.如权利要求5所述的半导体存储器结构，其中所述第一掺杂区各围绕一埋入式数字线的一侧壁和一底部。
7.如权利要求1所述的半导体存储器结构，还包括多个第二掺杂区，设置在所述第一沟渠和所述第二沟渠之间的该基底中。
8.如权利要求7所述的半导体存储器结构，还包括多个电容器，分别电性连接至所述第二掺杂区。
9.如权利要求1所述的半导体存储器结构，其中所述埋入式字元线各包括一弧面，弯向所述第一沟渠。
10.如权利要求1所述的半导体存储器结构，还包括多个第三隔离结构，设置在该基底中，其中所述第三隔离结构包括一第三深度。
11.如权利要求10所述的半导体存储器结构，其中所述第一沟渠的该第一深度和所述第二沟渠的该第二深度小于所述第三隔离结构的该第三深度。
12.一种半导体存储器结构的制备方法，包括：
提供一基底，该基底包括多个沿着一第一方向延伸的主动区；
形成多个第一沟渠在该基底中，其中所述第一沟渠包括一第一深度且沿着一第二方向延伸，该第二方向不同于该第一方向；
形成多条埋入式数字线在所述第一沟渠中；
形成多个第二沟渠在该基底中，其中所述第二沟渠包括一第二深度且沿着一第三方向延伸，该第三方向不同于该第一方向和该第二方向；
加深部分的所述第二沟渠，以形成多个第三沟渠在该基底中，其中所述第三沟渠包括一第三深度；以及
形成多条埋入式字元线在所述第三沟渠中。
13.如权利要求12所述的半导体存储器结构的制备方法，还包括形成多个第一隔离结构，其中所述主动区借着所述第一隔离结构彼此隔离且电性隔离。
14.如权利要求13所述的半导体存储器结构的制备方法，其中所述第一沟渠的该第一深度、所述第二沟渠的该第二深度以及所述第三沟渠的该第三深度小于所述第一隔离结构的深度。
15.如权利要求12所述的半导体存储器结构的制备方法，其中所述第三沟渠的该第三深度大于所述第一沟渠的该第一深度，以及所述第一沟渠的该第一深度大于所述第二沟渠的该第二深度。
16.如权利要求12所述的半导体存储器结构的制备方法，其中形成所述埋入式数字线还包括：
形成多个第一掺杂区，分别在该第一沟渠下的该基底中；
形成所述埋入式数字线在所述第一沟渠中，其中所述埋入式数字线的顶表面低于所述第一沟渠的开口；以及
形成多个第二隔离结构在所述埋入式数字线上，且填入所述第一沟渠。
17.如权利要求12所述的半导体存储器结构的制备方法，其中形成所述埋入式字元线还包括：
形成多个第一隔离层，分别在所述第三沟渠中，其中所述第一隔离层的顶表面低于所述第三沟渠的开口，以及高于所述埋入式数字线的顶表面；
形成所述埋入式字元线在所述第三沟渠中的所述第一隔离层上，其中所述埋入式字元线的顶表面低于所述第三沟渠的开口；以及
形成多个第二隔离层在所述埋入式字元线上，且填入所述第三沟渠。
18.如权利要求17所述的半导体存储器结构的制备方法，还包括：
形成多个保护间隙子在所述第三沟渠中的所述第一隔离层上；
移除一部分的所述第一隔离层和一部分的基底，以形成多个弧形凹部在所述第三沟渠中；以及
形成埋入式字元线在所述第一沟渠中的所述弧形凹部中。
19.如权利要求12所述的半导体存储器结构的制备方法，还包括形成多个第二掺杂区在所述第一沟渠和所述第三沟渠之间的该主动区中。
20.如权利要求19所述的半导体存储器结构的制备方法，还包括形成多个电容器，电性连接至该基底上的所述第二掺杂区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380714A (zh) * 2020-02-25 2021-09-10 南亚科技股份有限公司 制造半导体结构的方法及半导体结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190181222A1 (en) * 2017-12-08 2019-06-13 Nanya Technology Corporation Semiconductor memory structure and method for preparing the same
CN114420641B (zh) * 2020-10-28 2024-06-07 长鑫存储技术有限公司 半导体结构的形成方法以及半导体结构
US11956944B2 (en) 2020-10-28 2024-04-09 Changxin Memory Technologies, Inc. DRAM semiconductor structure formation method and DRAM semiconductor structure

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992202A (zh) * 2005-12-28 2007-07-04 南亚科技股份有限公司 半导体器件及其制造方法
CN102117772A (zh) * 2009-12-30 2011-07-06 海力士半导体有限公司 具有垂直单元的半导体器件及其制造方法
US20120126300A1 (en) * 2010-11-23 2012-05-24 Kiyeon Park Capacitors, semiconductor devices including the same and methods of manufacturing the semiconductor devices
US20130119448A1 (en) * 2011-11-14 2013-05-16 Tzung-Han Lee Memory layout structure and memory structure
CN103456787A (zh) * 2012-05-29 2013-12-18 南亚科技股份有限公司 晶体管元件及其制造方法
TW201608674A (zh) * 2014-08-19 2016-03-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
CN105575966A (zh) * 2014-10-29 2016-05-11 三星电子株式会社 具有金属-绝缘体-硅接触件的存储器件和集成电路器件
CN106653754A (zh) * 2015-11-03 2017-05-10 华邦电子股份有限公司 动态随机存取存储器
US20170186752A1 (en) * 2015-12-24 2017-06-29 Hoon-Sang Choi Semiconductor devices including capacitors and methods of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170099216A (ko) * 2016-02-23 2017-08-31 삼성전자주식회사 메모리 소자 및 그 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992202A (zh) * 2005-12-28 2007-07-04 南亚科技股份有限公司 半导体器件及其制造方法
CN102117772A (zh) * 2009-12-30 2011-07-06 海力士半导体有限公司 具有垂直单元的半导体器件及其制造方法
US20120126300A1 (en) * 2010-11-23 2012-05-24 Kiyeon Park Capacitors, semiconductor devices including the same and methods of manufacturing the semiconductor devices
US20130119448A1 (en) * 2011-11-14 2013-05-16 Tzung-Han Lee Memory layout structure and memory structure
CN103456787A (zh) * 2012-05-29 2013-12-18 南亚科技股份有限公司 晶体管元件及其制造方法
TW201608674A (zh) * 2014-08-19 2016-03-01 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
CN105575966A (zh) * 2014-10-29 2016-05-11 三星电子株式会社 具有金属-绝缘体-硅接触件的存储器件和集成电路器件
CN106653754A (zh) * 2015-11-03 2017-05-10 华邦电子股份有限公司 动态随机存取存储器
US20170186752A1 (en) * 2015-12-24 2017-06-29 Hoon-Sang Choi Semiconductor devices including capacitors and methods of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113380714A (zh) * 2020-02-25 2021-09-10 南亚科技股份有限公司 制造半导体结构的方法及半导体结构
CN113380714B (zh) * 2020-02-25 2024-03-26 南亚科技股份有限公司 制造半导体结构的方法及半导体结构

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