CN109950299A - 一种功率集成二极管芯片结构及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 158
- 238000011084 recovery Methods 0.000 claims description 43
- 238000013016 damping Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 12
- 238000001459 lithography Methods 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 6
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 230000003628 erosive effect Effects 0.000 claims 2
- 230000005611 electricity Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- KMWBBMXGHHLDKL-UHFFFAOYSA-N [AlH3].[Si] Chemical compound [AlH3].[Si] KMWBBMXGHHLDKL-UHFFFAOYSA-N 0.000 description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- -1 aluminium copper silicon Chemical compound 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 206010052428 Wound Diseases 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种功率集成二极管芯片结构及其制作方法，该结构包括从下至上依次层叠的下金属层、衬底、外延层、阱区、多晶硅层和正面金属层；位于外延层上部的阱区导电类型与外延层相反；多晶硅层与阱区通过氧化层进行隔离，多晶硅层分为N型区域和P型区域；在多晶硅层上部设置有介质层，介质层上方是正面金属层；通过上述半导体结构将电路中多个元器件集成于同一芯片中，使制作的半导体器件体积小，有利于小型化集成，且成本低。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种功率集成二极管芯片结构及其制作方法。
背景技术
应用于各种小功率电源以及电源适配器的反激式变换器电路，通常采用RCD钳位集成电路，而RCD钳位集成电路中的二极管通常为慢恢复二极管。为进一步提高抑制振铃的效果，还可在二极管的一侧串联一阻尼电阻Rdamp。更优的方案为在阻尼电阻Rdamp再并联一快恢复二极管。如图1所示。
但是，采用该电路结构，其电子元器件数量多，体积大，不利于小型化集成，且成本较高。在专利CN 207320125U中，将两个二极管(一个慢恢复二极管和一个快恢复二极管)及阻尼电阻Rdamp集成于同一芯片中，这极大地简化了电路，节省了电路空间，有利于电子设备小型化。但由于需要在硅外延层内部集成电阻及多个二极管，因此技术工艺流程复杂，且由于寄生参数的影响，器件参数不易被控制。
发明内容
本发明为了解决上述技术问题，提供一种功率集成二极管的芯片结构及其制作方法。
本发明通过下述技术方案实现：
一种功率集成二极管芯片结构，包括从下至上依次层叠的下金属层、衬底、外延层、多晶硅层和正面金属层，所述下金属层作为功率集成二极管的一个电极，所述外延层上部形成有阱区，阱区导电类型与衬底和外延层导电类型相反。在阱区的上部布置有多晶硅层，多晶硅层与外延层之间有氧化层隔离，多晶硅分为N型区域和P型区域。在多晶硅层的上部有正面金属层，作为功率集成二极管的另一个电极。在该半导体结构中，阱区及其下方的外延层构成慢恢复二极管的PN结，外延层的掺杂浓度及厚度决定了慢恢复二极管的反向击穿电压以及反向恢复时间。多晶硅层的N型区域和P型区域构成快恢复二极管的PN结，通过控制N型区域和P型区域的宽度可以方便地调整快恢复二极管的反向恢复时间。同时将阻尼电阻也制作于此多晶硅层中，通过控制多晶硅层的掺杂浓度以及长宽比可以方便地调整其电阻值的大小。本方案通过上述半导体芯片结构实现上述电路，所有元器件均集成于同一芯片中，并且制作于多晶硅上的快恢复二极管及阻尼电阻，不额外增加芯片面积，因此更有利于小型化集成，也有利于降低器件制造成本。
一种功率集成二极管芯片的制作方法，包括以下步骤：
A、在衬底上形成与衬底导电类型相同的外延层；
B、在外延层上通过离子注入和退火方法形成与外延层导电类型相反的阱区，并同时形成与多晶硅隔离的氧化层；
C、淀积多晶硅层，并通过掺杂的方式使多晶硅为P型或N型；
D、通过光刻和刻蚀，使多晶硅层形成所需图形；
E、通过光刻以及离子注入的方式在多晶上形成N型或P型区域；
F、在硅片表面通过氧化或淀积的方式形成介质层；
G、通过光刻和刻蚀的方法在介质层形成接触孔；
H、在介质层上表面淀积一层上金属层，通过光刻和刻蚀的方式制作出各元器件的连接线及正面电极；
I、对芯片进行减薄，并在衬底下方制作下金属层。
作为优选，所述衬底中导电杂质的掺杂浓度为1E18至1E21；
作为优选，所述外延层导电杂质的掺杂浓度为1E13至1E17，外延层厚度为30～150um。外延层可设置为单层或多层，譬如，两层、三层等，设置多层时，外延层掺杂的导电质的浓度由上至下依次增加。
本发明与现有技术相比，至少具有如下的优点和有益效果：
1、通过本方法和芯片结构实现将上述电路中多个元器件集成于同一芯片中有利于简化电路；
2、只将高压慢恢复二极管制作于硅外延层，而将其余元器件制作于多晶硅层中，更有利于各元器件参数的精准控制，减小了寄生参数对器件的影响；
3、多晶硅层位于阱区上部，不额外增加芯片面积，有利于节省芯片面积，降低器件成本。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定；
图1为采用了阻尼电阻和快恢复二极管的RCD钳位集成电路；
图2为本功率集成二极管的结构示意图；
图3为采用P型硅衬底的功率集成二极管芯片结构示意图；
图4为采用N型硅衬底的功率集成二极管芯片结构示意图；
图中附图标记的名称为：
1、背面金属，2、衬底，3、外延层，4、阱区，5、隔离氧化层或介质层，6、连接金属，7、正面电极，8、多晶硅层，9、慢恢复二极管PN结，10、快恢复二极管PN结，11、阻尼电阻。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在相互不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述范围内的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
实施例1
如图2所示一种功率集成二极管芯片结构，包括从下至上依次层叠的下金属层1、衬底2、外延层3、多晶硅层8和正面金属层6，所述衬底以及下金属层作为功率集成二极管的一个电极，所述外延层上部形成有阱区，阱区导电类型与衬底和外延层导电类型相反。在阱区的上部布置有多晶硅层，多晶硅层与外延层之间有氧化层隔离，多晶硅分为N型区域和P型区域。在多晶硅层的上部有正面金属层，以作为功率集成二极管的另一个电极。在该半导体结构中，阱区及其下方的外延层构成慢恢复二极管的PN结。多晶硅层的N型区域和P型区域构成快恢复二极管的PN结，通过控制N型区域和P型区域的宽度可以方便地调整快恢复二极管的反向恢复时间。同时将阻尼电阻也制作于此多晶硅层中，通过控制多晶硅层的掺杂浓度以及长宽比可以方便地调整其电阻值的大小。
外延层可设置为单层或多层，譬如，两层、三层等，设置多层时，外延层掺杂的导电质的浓度由上至下依次增加。
根据导电类型的不同，可在各层中掺杂不同的导电杂质，譬如：P型杂质或N型杂质。
实施例2
本实施例以衬底的导电类型为P型说明上述功率集成二极管芯片结构及其制作方法。
如图3所示，采用P型硅衬底的功率集成二极管芯片结构示意图，图中该功率集成二极管芯片包括掺杂P型杂质的硅衬底，掺杂P型杂质的外延层；掺杂N型杂质的阱区；多晶硅层分为掺杂N型和P型的区域；功率集成二极管负极金属层即上金属层等；功率集成二极管的正极位于背面金属层。
其制作方法包括以下步骤：
在掺杂浓度为1E18至1E21的P型硅材料衬底上形成外延层，外延层厚度为10至100um，掺杂浓度为1E13至1E17；
通过氧化或者淀积的方式在芯片表面形成厚度为0.8至2um的二氧化硅层；
通过光刻和刻蚀的方法在外延层上方形成N型阱区的离子注入区域，并进行N型离子注入，优选地该注入离子为磷；对注入的磷进行热扩散，以达到退火和推结的目的，热扩散的温度为1100～1250℃；在进行热扩散的同时，在芯片表面形成厚度为0.1至1um的隔离氧化层。
通过淀积在芯片表面淀积厚度为0.5至2um的多晶硅层；通过离子注入的方式使多晶硅层为N型，优选地该注入离子为磷或砷；
通过光刻和刻蚀，使多晶硅成为所需图形；
通过光刻和离子注入的方式，在多晶层上形成P型区域，优选地注入离子为硼或氟化硼，注入剂量应高于多晶硅层N型区域注入剂量；
通过氧化或淀积的方式在芯片表面形成介质层，介质层为二氧化层硅、或硼磷硅玻璃，厚度为0.2～2um；
通过光刻和刻蚀在介质上制作接触孔，一部分接触孔深入外延层并位于N型阱区内部，，一部分的接触孔深入多晶硅层表面。
淀积上金属层在芯片表面，上金属层厚度为2至5um,材料为铝，或铝硅，或铝硅铜。
通过光刻和刻蚀，使上金属层一部分为功率集成二极管负极，其余部分为慢恢复二极管与快恢复二极管的连接，以及慢恢复二极管与阻尼电阻的连接；
通过芯片减薄工艺，使功率集成二极管芯片光厚度为150～300um；
通过金属淀积在衬底下方设置下金属层形成功率集成二极管正极。
本实施例中，N型阱区及位于其下方的外延层构成慢恢复二极管的PN结，慢恢复二极管除了有较高的击穿电压外，还具有反向恢复时的软恢复特性和慢恢复特性。多晶硅上的P型区域和N型构成了快恢复二极管的PN结，P型区和N型区的掺杂浓度及宽度决定了快恢复二极管的击穿电压和反向恢复时间。阻尼电阻也制作于多晶硅上，多晶硅的掺杂浓度及长宽比决定了其电阻值的大小。
实施例3
本实施例以衬底的导电类型为N型说明上述功率集成二极管芯片结构及其制作方法。
如图3所示，采用N型硅衬底的功率集成二极管芯片结构示意图，图中该功率集成二极管芯片包括掺杂N型杂质的硅衬底，掺杂N型杂质的外延层；掺杂P型杂质的阱区；多晶硅层分为掺杂P型和N型的区域；功率集成二极管负极金属层即上金属层等；功率集成二极管的正极位于背面金属层。
其制作方法包括以下步骤：
在掺杂浓度为1E18至1E21的N型硅材料衬底上形成与第一外延层，层厚度为10至100um，掺杂浓度为1E13至1E17；
通过氧化或者淀积的方式在芯片表面形成厚度为0.8至2um的二氧化硅层；
通过光刻和刻蚀的方法在外延层上方形P型阱区的离子注入区域，并进行P型离子注入，优选地该注入离子为硼；对注入的硼进行热扩散，以达到退火和推结的目的，热扩散的温度为1100～1250℃；在进行热扩散的同时，在芯片表面形成厚度为0.1至1um的隔离氧化层。
通过淀积在芯片表面淀积厚度为0.5至2um的多晶硅层；通过离子注入的方式使多晶硅层为P型，优选地该注入离子为硼或氟化硼；
通过光刻和刻蚀，使多晶硅成为所需图形；
通过光刻和离子注入的方式，在多晶层上形成N型区域，优选地注入离子为磷或砷，注入剂量应高于多晶硅层P型区域注入剂量；
通过氧化或淀积的方式在芯片表面形成介质层，介质层为二氧化层硅、或硼磷硅玻璃，厚度为0.2～2um；
通过光刻和刻蚀在介质层上制作接触孔，一部分接触孔深入外延层并位于P型阱区内部，，一部分的接触孔深入多晶硅层表面。
淀积上金属层在芯片表面，上金属层厚度为2至5um,材料为铝，或铝硅，或铝硅铜。
通过光刻和刻蚀，使上金属层一部分为功率集成二极管正极，其余部分为慢恢复二极管与快恢复二极管的连接，以及慢恢复二极管与阻尼电阻的连接；
通过芯片减薄工艺，功率使集成二极管芯片光厚度为150～300um；
通过金属淀积在衬底下方设置下金属层形成功率集成二极管负极。
本实施例中，P型阱区及位于其下方的外延层构成慢恢复二极管的PN结，慢恢复二极管除了有较高的击穿电压外，还具有反向恢复时的软恢复特性和慢恢复特性。多晶硅上的P型区域和N型构成了快恢复二极管的PN结，P型区和N型区的掺杂浓度及宽度决定了快恢复二极管的击穿电压和反向恢复时间。阻尼电阻也制作于多晶硅上，多晶硅的掺杂浓度及长宽比决定了其电阻值的大小。
通过实施例2、3实现的功率集成二极管的慢恢复二极管的击穿电压为600V～1200V；阻尼电阻的电阻值为10Ω～500Ω；与阻尼电阻相并联的快恢复二极管击穿电压为10V～200V。尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种功率集成二极管芯片结构，其特征在于，所述结构包括：
从下至上依次层叠的下金属层、衬底、外延层、多晶硅层和正面金属层，所述下金属层作为功率集成二极管的一个电极，所述外延层上部形成有阱区，阱区导电类型与衬底和外延层导电类型相反；在阱区的上部布置有多晶硅层，多晶硅分为N型区域和P型区域；在多晶硅层的上部有正面金属层，作为功率集成二极管的另一个电极；在所述结构中，阱区及其下方的外延层构成慢恢复二极管的PN结，外延层的掺杂浓度及厚度决定慢恢复二极管的反向击穿电压以及反向恢复时间；多晶硅层的N型区域和P型区域构成快恢复二极管的PN结，通过控制N型区域和P型区域的宽度调整快恢复二极管的反向恢复时间。
2.根据权利要求1所述的功率集成二极管芯片结构，其特征在于，多晶硅层与外延层之间有氧化层隔离。
3.根据权利要求1所述的功率集成二极管芯片结构，其特征在于，所述结构还包括阻尼电阻，阻尼电阻制作于多晶硅层中，通过控制多晶硅层的掺杂浓度以及长宽比调整阻尼电阻的电阻值的大小。
4.根据权利要求1所述的功率集成二极管芯片结构，其特征在于，所述衬底中导电杂质的掺杂浓度为1E18至1E21。
5.根据权利要求1所述的功率集成二极管芯片结构，其特征在于，所述外延层导电杂质的掺杂浓度为1E13至1E17，外延层厚度为30～150um；外延层可设置为单层或多层，设置多层时，外延层掺杂的导电质的浓度由上至下依次增加。
6.一种功率集成二极管芯片的制作方法，其特征在于，所述方法包括：
A、在衬底上形成与衬底导电类型相同的外延层；
B、在外延层上制成与外延层导电类型相反的阱区，并同时形成与多晶硅隔离的氧化层；
C、淀积多晶硅层，并通过掺杂的方式使多晶硅为P型或N型；
D、在多晶硅层形成所需图形；
E、在多晶上形成N型或P型区域；
F、在硅片表面形成介质层；
G、在介质层形成接触孔；
H、在介质层上表面淀积一层上金属层，制作出各元器件的连接线及正面电极；
I、对芯片进行减薄，并在衬底下方制作下金属层。
7.根据权利要求6所述的功率集成二极管芯片的制作方法，其特征在于，在外延层上通过离子注入和退火方法形成与外延层导电类型相反的阱区，。
8.根据权利要求6所述的功率集成二极管芯片的制作方法，其特征在于，通过光刻以及离子注入的方式在多晶上形成N型或P型区域。
9.根据权利要求6所述的功率集成二极管芯片的制作方法，其特征在于，通过光刻和刻蚀，使多晶硅层形成所需图形；通过光刻和刻蚀的方法在介质层形成接触孔；通过光刻和刻蚀的方式制作出各元器件的连接线及正面电极。
10.根据权利要求6所述的功率集成二极管芯片的制作方法，其特征在于在硅片表面通过氧化或淀积的方式形成介质层。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113140559A (zh) * | 2021-05-18 | 2021-07-20 | 无锡昌德微电子股份有限公司 | 功率集成二极管及其制造方法 |
| CN113257674A (zh) * | 2021-04-19 | 2021-08-13 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| WO2021225577A1 (en) * | 2020-05-04 | 2021-11-11 | Power Integrations, Inc. | Voltage shaping circuit with diodes of various recovery times |
| CN114089041A (zh) * | 2021-11-05 | 2022-02-25 | 无锡中感微电子股份有限公司 | 电阻单元及采用该电阻单元的可校准电阻 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818071A (ja) * | 1995-05-25 | 1996-01-19 | Rohm Co Ltd | 個別ダイオード装置の製造方法 |
| JP2006086417A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US20070145411A1 (en) * | 2005-12-28 | 2007-06-28 | Qufei Chen | Trench polysilicon diode |
| CN101442051A (zh) * | 2008-12-15 | 2009-05-27 | 深圳市联德合微电子有限公司 | 一种单晶型结型场效应管器件及其制备方法 |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN207320125U (zh) * | 2017-11-13 | 2018-05-04 | 成都方舟微电子有限公司 | 一种功率缓冲二极管结构芯片 |
-
2019
- 2019-04-16 CN CN201910306433.2A patent/CN109950299A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818071A (ja) * | 1995-05-25 | 1996-01-19 | Rohm Co Ltd | 個別ダイオード装置の製造方法 |
| JP2006086417A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US20070145411A1 (en) * | 2005-12-28 | 2007-06-28 | Qufei Chen | Trench polysilicon diode |
| CN101442051A (zh) * | 2008-12-15 | 2009-05-27 | 深圳市联德合微电子有限公司 | 一种单晶型结型场效应管器件及其制备方法 |
| JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| CN207320125U (zh) * | 2017-11-13 | 2018-05-04 | 成都方舟微电子有限公司 | 一种功率缓冲二极管结构芯片 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021225577A1 (en) * | 2020-05-04 | 2021-11-11 | Power Integrations, Inc. | Voltage shaping circuit with diodes of various recovery times |
| CN113257674A (zh) * | 2021-04-19 | 2021-08-13 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113257674B (zh) * | 2021-04-19 | 2023-03-07 | 深圳基本半导体有限公司 | 一种二极管芯片结构及制作方法 |
| CN113140559A (zh) * | 2021-05-18 | 2021-07-20 | 无锡昌德微电子股份有限公司 | 功率集成二极管及其制造方法 |
| CN114089041A (zh) * | 2021-11-05 | 2022-02-25 | 无锡中感微电子股份有限公司 | 电阻单元及采用该电阻单元的可校准电阻 |
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