CN109768091B - 一种双沟槽SS-SiC MOSFET结构 - Google Patents

Abstract

本发明公开了一种双沟槽SS‑SiC MOSFET结构，包括：一碳化硅衬底；依次堆叠在衬底之上的一碳化硅N型电子漂移外延层、一碳化硅N型电流扩展外延层、一碳化硅P型基区层、一碳化硅N型重掺杂层、两个对称分布、从碳化硅N型重掺杂层顶部延伸到碳化硅N型电流扩展外延层中的碳化硅源极P型重掺杂离子注入区；两个在碳化硅源极P型重掺杂离子注入区内的源极沟槽；一位于中心的栅极沟槽；一位于栅极沟槽下的P型遮蔽区；一包覆栅极沟槽的二氧化硅层；一栅极多晶硅层。本发明提出的双沟槽SS‑SiC MOSFET结构，通过短P型遮蔽区和浅源极沟槽的设计，可以实现在不损失器件的耐压能力的同时，提高器件的电流能力。

Description

一种双沟槽SS-SiC MOSFET结构

技术领域

本发明属于半导体技术领域，具体涉及一种双沟槽浅短碳化硅(Shallow-Short-SiC，SS-SiC)金属氧化物半导体场效应晶体管结构。

背景技术

金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)是下一代高效电力电子器件技术的核心器件。SiC MOSFET相比于SiMOSFET导通电阻更小、开关电压更高、应用频率更高、温度性能更好，特别适用于功率开关应用。

相比于传统平面MOSFET，沟槽SiC MOSFET消除了结型场效应管(Junction FieldEffect Transistor,JFET)区域的电阻，减小了沟道尺寸，增大了沟道密度，进一步提高器件的电流能力。然而沟槽SiC MOSFET栅极沟槽处的二氧化硅层距离PN结较远，增大了栅极沟槽处二氧化硅层的电场，降低器件的耐压及可靠性。因而需要对器件结构进行优化，从而降低栅极沟槽处的电场。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提出一种双沟槽SS-SiC MOSFET结构，该结构在不损失器件耐压能力的前提下，有效提高了器件的电流能力。

(二)技术方案

本发明提供一种双沟槽SS-SiC MOSFET结构，该结构包括：

一SiC衬底；

一SiC N型电子漂移外延层，堆叠在所述SiC衬底之上；

一SiC N型电流扩展外延层，堆叠在所述SiC N型电子漂移外延层之上；

一SiC P型基区层，堆叠在所述SiC N型电流扩展外延层之上；

一SiC N型重掺杂层，堆叠于所述SiC P型基区层之上；

两个SiC源极P型重掺杂离子注入区，对称分布在两侧、从所述SiC N型重掺杂层顶部延伸到所述SiC N型电流扩展外延层中；

两个源极沟槽，分别位于所述两个SiC源极P型重掺杂离子注入区中，宽度与深度相等且深度不超过所述两个SiC源极P型重掺杂离子注入区的深度；

一栅极沟槽，位于中心位置，由所述SiC N型重掺杂层延伸到所述SiC N型电流扩展外延层，深度比源极沟槽深，比所述两个SiC源极P型重掺杂离子注入区浅；

一P型遮蔽区，位于所述栅极沟槽下方，宽度小于所述栅极沟槽的宽度；

一二氧化硅层，位于所述栅极沟槽四周；

一栅极多晶硅层，沉积于所述二氧化硅层之中。

上述SiC衬底浓度为1×10¹⁹cm^-3～1×10²⁰cm^-3，厚度为350μm；

上述SiC N型电子漂移外延层是通过化学气相沉积外延方法堆叠而成，浓度为1×10¹⁵cm^-3～10×10¹⁵cm^-3，厚度在10μm～12μm之间；

上述SiC N型电流扩展外延层是通过化学气相沉积外延方法堆叠而成，浓度为1×10¹⁶cm^-3～5×10¹⁶cm^-3，厚度在2μm～5μm之间；

上述SiC P型基区层是通过化学气相沉积外延方法或多次高温离子注入方法形成成，浓度为2×10¹⁷cm^-3～5×10¹⁷cm^-3，厚度在0.2μm～0.6μm之间；

上述SiC N型重掺杂层是通过化学气相沉积外延方法或多次高温离子注入方法形成，其浓度为1×10²⁰cm^-3，厚度在0.3μm～1.0μm之间；

上述SiC源极P型重掺杂离子注入区是通过多次高温离子注入形成，浓度在5×10¹⁸cm^-3以上，注入深度在1.0μm～2.5μm之间，宽度在1μm～2μm之间；

上述源极沟槽是通过反应离子刻蚀或感应耦合等离子体干法刻蚀工艺实现，深度在0.6μm～0.8μm之间，宽度为1μm～2μm；

上述栅极沟槽是通过反应离子刻蚀或感应耦合等离子体干法刻蚀工艺实现，深度在1μm～2μm之间，宽度在1μm～2μm之间；

上述P型遮蔽区是通过多次高温离子注入形成，浓度在1×10¹⁸cm^-3以上，注入深度在0.2μm～0.5μm之间，宽度在0.2μm～0.8μm之间；

上述二氧化硅层是通过热氧化方法、等离子体增强化学气相沉积法或等离子氧化等方法形成，厚度在40nm～100nm之间；

上述栅极多晶硅层是通过等离子体增强化学气相沉积法形成。

(三)有益效果

从上述技术方案可以看出，本发明提出了一种双沟槽SS-SiC MOSFET结构，其具有以下有益效果：

(1)降低沟槽SiC MOSFET的栅氧电场：该结构将单沟槽SiC MOSFET中栅极沟槽下的P型遮蔽区与双沟槽SiC MOSFET中源极沟槽内的P型重掺杂离子注入区组合，从而更有效地降低栅氧处的电场；

(2)提高器件的电流能力：为了减小由于上述结构引起的JFET效应，该结构将P型遮蔽区变短，将源极区域的沟槽变浅，从而降低上述结构引入的JEFT电阻。且在SiC P型基区层下加入SiC N型电流扩散外延层，进一步提升器件的电流能力。通过Sentaurus软件仿真发现该结构能够实现在不损失器件的耐压能力的同时，提高器件的电流能力。

附图说明

图1为现有技术中单沟槽SiC MOSFET的结构示意图。

图2为现有技术中双沟槽SiC MOSFET的结构示意图。

图3为依照本发明实施例的双沟槽SS-SiC MOSFET的结构示意图。

图4为现有技术中双沟槽SiC MOSFET中源极沟槽深度与栅氧电场、导通电阻的关系图。

图5为依照本发明实施例的双沟槽SS-SiC MOSFET中SiC N型电流扩展外延层的浓度与栅氧电场、导通电阻的关系图。

图6为依照本发明实施例的双沟槽SS-SiC MOSFET中P型遮蔽区的宽度与栅氧电场、导通电阻的关系图。

【符号说明】

1：SiC衬底

2：SiC N型电子漂移外延层

3：SiC N型电流扩展外延层

4：P型遮蔽区

5：二氧化硅层

6：栅极多晶硅层

7：SiC P型基区层

8：SiC N型重掺杂层

9：源极沟槽

10：SiC源极P型重掺杂离子注入区

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

沟槽SiC MOSFET的栅氧保护是功率器件的研究热点，目前主要利用两种结构减小栅氧处的电场：首先由如图1所示，在单沟槽的SiC MOSFET栅极沟槽下加入P型遮蔽层，减小栅极的电场；其次如图2所示，在双沟槽SiC MOSFET的源极区域挖槽并加入P型重掺杂离子注入区，降低栅极沟槽处的电场。两种结构都采用加入的P型区与N型电子漂移外延层形成的PN结承压，从而降低栅氧处的电场。然而，由于第一种结构引入的P型遮蔽区过长，覆盖整个栅极沟槽底部，因此P型遮蔽区与P型基区层容易形成JFET效应，使得电流通路变窄，增大导通电阻。并且，如果P型遮蔽区与基区过近会导致器件的阈值电压大大升高，器件无法正常开启。而第二种结构虽然能够减小JFET效应，但是由于其形成的PN结承压区在源极区域，距离栅氧较远，进而弱化了对栅氧的保护作用。另外，此结构会增大器件的元胞宽度，导致电流密度降低，电流能力下降。

为了进一步提高器件的电流能力，同时不损失器件的耐压性能，本发明提出了一种双沟槽SS-SiC MOSFET结构，如图3所示。该结构兼容了单沟槽的SiC MOSFET以及双沟槽的SiC MOSFET的优点。同时为了提高电流能力，对结构中的P型遮蔽区以及源极区域的沟槽深度进行了优化设计。

图3为依照本发明实施例的双沟槽SS-SiC MOSFET的结构示意图，如图3所示，该结构包括：

(1)SiC衬底，在SiC衬底上依次堆叠形成的SiC N型电子漂移外延层、SiC N型电流扩展外延层、SiC P型基区层和SiC N型重掺杂层，以及两个对称分布在两侧的、从SiC N型重掺杂层顶部延伸到SiC N型电流扩展外延层中的SiC源极P型重掺杂离子注入区。

(2)三个利用刻蚀形成的沟槽：其中两个为源极沟槽，在SiC源极P型重掺杂离子注入区外侧刻蚀得到，其宽度与深度相等且深度不超过源极P型重掺杂离子注入区的深度；另外一个为中心处的栅极沟槽，从SiC N型重掺杂层延伸到SiC N型电流扩展外延层，深度比源极沟槽深，比源极P型重掺杂离子注入区浅。

(3)一个注入形成的处于栅极沟槽下方的P型遮蔽区，该P型遮蔽区的宽度要小于栅极沟槽的宽度，深度较浅。

类似单沟槽的SiC MOSFET，本发明提出的双沟槽SS-SiC MOSFET结构在栅极沟槽下也加入了一个P型遮蔽区，但是此P型遮蔽区没有覆盖整个栅极沟槽，而是距离沟槽两侧的底部拐角有一定的距离，即P型遮蔽区变短了。此结构即可以减小由于P型遮蔽区与基区外延层过近引起的JEFT效应，同时避免了由于电流通道变窄所导致阈值电压增大的现象。然而，单纯加入短的P型遮蔽区不能够有效的减小栅极沟槽拐角处电场集中效应，进而无法降低栅氧电场。

类似双沟槽的SiC MOSFET，本发明提出的双沟槽SS-SiC MOSFET结构同样在源极区域下挖槽并对源极进行P型重掺杂离子注入，形成P型重掺杂离子注入区。为了克服短的P型遮蔽区无法有效降低栅极沟槽拐角处电场集中效应，将源极区域深度变浅，使两侧源极沟槽下的源极P型重掺杂离子注入区距离栅极沟槽更近，这样可以利用两侧的PN结的保护降低沟槽拐角处的电场。同时浅的源极区域减小了耗尽区向电子扩展外延层的扩展深度，扩大了电流的通路，能够降低导通电阻。

(4)在栅极沟槽四周氧化形成的二氧化硅层。

(5)在栅极沟槽四周的二氧化硅层之中沉积形成栅极多晶硅层。

另外，为了进一步降低导通电阻，本发明提出的双沟槽SS-SiC MOSFET结构中，基区外延层区域下加入了一层电流扩展层(Current Spreding Layer,CSL)。控制该结构的掺杂浓度，可以在不降低器件耐压的同时进一步减低基层外延区与短的P型遮蔽区之间的JFET效应，以及源极P型重掺杂离子注入区的耗尽区扩展效应，从而降低导通电阻。

本发明所述的SiC衬底浓度为1×10¹⁹cm^-3～1×10²⁰cm^-3，厚度为350μm；

本发明所述的SiC N型电子漂移外延层由化学气相沉积(Chemical VaporDeposition,CVD)外延生成，其浓度为1～10×10¹⁵cm^-3，厚度在10μm～12μm之间；

本发明所述的SiC N型电流扩展外延层由CVD外延生成，其浓度为1×10¹⁶cm^-3～5×10¹⁶cm^-3，厚度为2μm～5μm；

本发明所述的SiC P型基区层由多次高温离子注入生成，其浓度为2×10¹⁷cm^-3～5×10¹⁷cm^-3，厚度在0.2μm～0.6μm之间；

本发明所述的SiC N型重掺杂层由多次高温离子注入生成，其浓度为1×10¹⁹cm^-3～1×10²⁰cm^-3，厚度在0.3μm～1.0μm之间；

本发明所述的SiC源极P型重掺杂离子注入区由多次高温离子注入形成，浓度在5×10¹⁸cm^-3以上，注入深度在1.0μm～2.5μm之间，宽度在1μm～2μm之间；

本发明所述的三个沟槽由反应离子刻蚀(Reactive Ion Etching,RIE)或感应耦合等离子体(Inductively Coupled Plasma,ICP)干法刻蚀工艺实现，其中，源极沟槽深度在0.6μm～0.8μm之间，宽度在1μm～2μm之间；栅极沟槽深度在1μm～2μm之间，宽度在1μm～2μm之间；

本发明所述的栅极沟槽下的P型遮蔽区由多次高温离子注入形成，浓度在1×10¹⁸cm^-3以上，注入深度在0.2μm～0.5μm之间，宽度在0.2μm～0.8μm之间；

本发明中，在栅极沟槽四周的二氧化硅层由热氧化方法、等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition,PECVD)淀积、等离子氧化等方法形成，厚度在40nm～100nm之间；

本发明中，在栅极沟槽四周的二氧化硅层之中的栅极多晶硅层由PECVD等方法形成。

为了验证本发明提出双沟槽SS-SiC MOSFET结构的电学性能，利用Sentaurus软件对其进行了仿真。

(一)利用Sentaurus软件仿真了1200V传统的双沟槽SiC MOSFET结构中的源极沟槽深度对器件的栅极沟槽处的电场以及导通电阻的影响。仿真采用的SiC衬底浓度为1×10²⁰cm^-3，SiC N型电子漂移外延层浓度为6.5×10¹⁵cm^-3，厚度为12μm；SiC P型基区层掺杂为高斯分布，浓度1×10¹⁷cm^-3～5×10¹⁷cm^-3，厚度为0.5μm；SiC N型重掺杂层掺杂为高斯分布，浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，厚度为0.3μm，器件有源区的面积为9mm²。

考虑实际应用情况，分别对900V、1200V、1500V三个等级的漏级电压下的电场进行了仿真。图4为该器件的仿真结果：随着源极沟槽深度的增加，栅极沟槽处的最大电场逐渐减小，但是导通电阻逐渐增大。当源极沟槽的深度在0.6μm～0.8μm之间时，栅极最大电场强度低于2MV/cm，且特征电阻低，小于7mΩ·cm²。

(二)利用Sentaurus软件对本发明提出的双沟槽SS-SiC MOSFET结构的电学特性进行了仿真。其中SiC N型电子漂移外延层的浓度为6.5×10¹⁵cm^-3，厚度为12μm；SiC P型基区层掺杂为高斯分布，浓度1×10¹⁷cm^-3～5×10¹⁷cm^-3，厚度为0.5μm；SiC N型重掺杂层掺杂为高斯分布，浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3，厚度为0.3μm，器件有源区的面积为9mm²。P型遮蔽区的浓度为1×10¹⁹cm^-3，深度为0.3μm；源极沟槽深度为0.6μm，宽度为1μm；源极P型重掺杂离子注入区宽度1.6μm，深度为0.5μm；栅极沟槽深度为1μm，宽度为1μm。SiC N型电流扩展外延层的深度为2μm。在1200V漏级电压下对提出的双沟槽SS-SiC MOSFET结构栅极氧化层电场进行仿真。

1、利用Sentaurus软件仿真SiC N型电流扩展外延层的浓度对双沟槽SS-SiCMOSFET结构电学特性的影响，漏级电压采用为1200V。图5为仿真结果：随着SiC N型电流扩展外延层浓度的增大，栅极沟槽处的最大电场逐渐增大，但是导通电阻逐渐减小。当SiC N型电流扩展外延层的浓度小于3×10¹⁶cm^-3时，栅极沟槽处的最大电场强度小于2MV/cm，特征电阻低于5.3mΩ·cm²。

2、固定SiC N型电流扩展外延层的浓度为3×10¹⁶cm^-3，利用Sentaurus软件仿真P型遮蔽区宽度对该结构电学特性的影响。仿真结果如图6所示：随着P型遮蔽区宽度的增大，极氧最大电场减小，但是特征电阻逐渐增大。当P型遮蔽区宽度增大到1μm时，即为单沟槽SiC MOSFET结构，器件的特征电阻急剧增大。电阻由0.2μm时的5.3mΩ·cm²增大到7.8mΩ·cm²，增加了47％左右。而P型区宽度在0.2μm～0.6μm之间时，特征电阻基本不增加。

因此，相比于传统的单沟槽的SiC MOSFET及传统的双沟槽SiC MOSFET结构，本发明提出的双沟槽SS-SiC MOSFET结构能够减小栅极沟槽处的栅氧电场，同时提高器件的电流能力。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种双沟槽SS-SiC MOSFET结构，包括：

一SiC衬底；

一SiC N型电子漂移外延层，堆叠在所述SiC衬底之上；

一SiC N型电流扩展外延层，堆叠在所述SiC N型电子漂移外延层之上；其中，所述SiCN型电流扩展外延层浓度为1×10¹⁶cm^-3～3×10¹⁶cm^-3；

一SiC P型基区层，堆叠在所述SiC N型电流扩展外延层之上；其中，所述SiC P型基区层的厚度在0.2μm～0.6μm之间；

一SiC N型重掺杂层，堆叠于所述SiC P型基区层之上；其中，所述SiC N型重掺杂层的厚度在0.3μm～1.0μm之间；

两个SiC源极P型重掺杂离子注入区，对称分布在两侧、从所述SiC N型重掺杂层顶部延伸到所述SiC N型电流扩展外延层中；其中，所述两个SiC源极P型重掺杂离子注入区的注入深度在1.0μm～2.5μm之间；

两个源极沟槽，分别位于所述两个SiC源极P型重掺杂离子注入区中，宽度与深度相等且深度不超过所述两个SiC源极P型重掺杂离子注入区的深度；其中，所述两个源极沟槽的深度在0.6μm～0.8μm之间；

一栅极沟槽，位于中心位置，由所述SiC N型重掺杂层延伸到所述SiC N型电流扩展外延层，深度比源极沟槽深，比所述两个SiC源极P型重掺杂离子注入区浅；其中，所述栅极沟槽的深度在1μm～2μm之间；

一P型遮蔽区，位于所述栅极沟槽下方，宽度小于所述栅极沟槽的宽度；其中，所述P型遮蔽区宽度在0.2μm～0.6μm之间；

一二氧化硅层，位于所述栅极沟槽四周；

一栅极多晶硅层，沉积于所述二氧化硅层之中。

2.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述SiC衬底浓度为1×10¹⁹cm^-3～1×10²⁰cm^-3，厚度为350μm。

3.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中：

所述SiC N型电子漂移外延层是通过化学气相沉积外延方法堆叠而成，浓度为1×10¹⁵cm^-3～10×10¹⁵cm^-3，厚度在10μm～12μm之间；

所述SiC N型电流扩展外延层是通过化学气相沉积外延方法堆叠而成，厚度在2μm～5μm之间。

4.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述SiC P型基区层是通过化学气相沉积外延方法或多次高温离子注入方法形成，浓度为2×10¹⁷cm^-3～5×10¹⁷cm^-3。

5.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述SiC N型重掺杂层为高斯分布，通过化学气相沉积外延方法或多次高温离子注入方法形成，其浓度为5×10¹⁹cm^-3～1×10²⁰cm^-3。

6.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述SiC源极P型重掺杂离子注入区是通过多次高温离子注入形成，浓度在5×10¹⁸cm^-3以上，宽度在1μm～2μm之间。

7.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述源极沟槽是通过反应离子刻蚀或感应耦合等离子体干法刻蚀工艺实现，宽度为1μm～2μm。

8.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述栅极沟槽是通过反应离子刻蚀或感应耦合等离子体干法刻蚀工艺实现，宽度在1μm～2μm之间。

9.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中所述P型遮蔽区是通过多次高温离子注入形成，浓度在1×10¹⁸cm^-3以上，注入深度在0.2μm～0.5μm之间。

10.根据权利要求1所述的双沟槽SS-SiC MOSFET结构，其中：

所述二氧化硅层是通过热氧化方法、等离子体增强化学气相沉积法或等离子氧化方法形成，厚度在40nm～100nm之间；

所述栅极多晶硅层是通过等离子体增强化学气相沉积法形成。

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