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CN109671699B - 半导体封装装置及其制造方法 - Google Patents

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CN109671699B
CN109671699B CN201810007181.9A CN201810007181A CN109671699B CN 109671699 B CN109671699 B CN 109671699B CN 201810007181 A CN201810007181 A CN 201810007181A CN 109671699 B CN109671699 B CN 109671699B
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Abstract

本发明提供一种半导体封装装置及其制造方法。所述半导体封装装置包含衬底、屏蔽壁和封装主体。所述衬底具有顶部表面。所述屏蔽壁安置在所述顶部表面上。所述屏蔽壁具有导电主体以及从所述导电主体中延伸的多个突出部分。所述封装主体囊封所述屏蔽壁。

Description

半导体封装装置及其制造方法
技术领域
本发明涉及半导体封装装置及其制造方法，并且涉及包含屏蔽元件的半导体封装装置及其制造方法。
背景技术
在至少部分地由针对增强处理速度和较小尺寸的需求的驱动下，半导体装置已变得越来越复杂。增强的处理速度倾向于涉及更高的时钟速度，这可以涉及信号电平之间的更频繁的转换，这继而可以引起在较高频率或较短波长处的较高电平的电磁发射。电磁发射可从源半导体装置中辐射，并且可入射到邻近半导体装置上。如果邻近半导体装置处的电磁发射的电平足够高，那么这些发射可不利地影响邻近半导体装置的操作。此现象有时被称为电磁干扰(EMI)。较小尺寸的半导体装置可通过在总电子系统内提供较高密度的半导体装置而加重EMI，并且因此加重邻近半导体装置处的较高电平的不希望的电磁发射。减少EMI的一种方式是通过使用隔室屏蔽件分离两个电子组件。然而，隔室屏蔽件可能由银或铜制成，这将增大制造半导体封装装置的成本。
发明内容
在本发明的一或多个实施例中，半导体封装装置包含衬底、屏蔽壁和封装主体。衬底具有顶部表面。屏蔽壁安置在顶部表面上。屏蔽壁具有导电主体以及从导电主体中延伸的多个突出部分。封装主体囊封屏蔽壁。
在本发明的一或多个实施例中，半导体封装装置包含衬底、屏蔽壁和封装主体。衬底具有上表面。屏蔽壁安置在衬底的上表面上。屏蔽壁具有上表面并且限定多个通孔以暴露衬底的上表面。封装主体囊封屏蔽壁。
在本发明的一或多个实施例中，半导体封装装置包含衬底、封装主体和导电主体。衬底具有顶部表面。封装主体安置在衬底的顶部表面上。导电主体安置在衬底的顶部表面上并且通过封装主体囊封。导电主体包含导电柱的第一集合。在衬底的顶部表面上的导电柱的第一集合的一个导电柱的投影面积大于从封装主体中暴露的一个导电柱的面积。
在本发明的一或多个实施例中，半导体封装装置包含衬底、屏蔽壁和封装主体。屏蔽壁安置在衬底上。屏蔽壁包含邻近于彼此安置的多个导电部件。导电部件中的一个包含核心、覆盖核心的内层和覆盖内层的外层。封装主体安置在衬底上并且覆盖屏蔽壁。封装主体包含第一部分以及通过屏蔽壁与第一部分分离的第二部分。
附图说明
图1A说明根据本发明的一些实施例的半导体封装装置的截面图。
图1B说明根据本发明的一些实施例的半导体封装装置的俯视图。
图1C说明根据本发明的一些实施例的屏蔽壁的俯视图。
图1D说明根据本发明的一些实施例的屏蔽壁的俯视图。
图1E说明根据本发明的一些实施例的屏蔽壁的俯视图。
图1F说明根据本发明的一些实施例的屏蔽壁的俯视图。
图1G说明根据本发明的一些实施例的屏蔽壁的俯视图。
图1H说明根据本发明的一些实施例的屏蔽壁的模拟结果。
图2A说明根据本发明的一些实施例的半导体封装装置的俯视图和屏蔽壁的一部分的放大视图。
图2B说明根据本发明的一些实施例的屏蔽壁的侧视图。
图2C说明根据本发明的一些实施例的屏蔽壁的模拟结果。
图3A说明根据本发明的一些实施例的半导体封装装置的俯视图和屏蔽壁的一部分的放大视图。
图3B说明根据本发明的一些实施例的屏蔽壁的侧视图。
图4A说明根据本发明的一些实施例的半导体封装装置的俯视图。
图4B说明根据本发明的一些实施例的屏蔽壁的一部分的放大视图。
图4C说明根据本发明的一些实施例的屏蔽壁的一部分的透视图。
图4D说明根据本发明的一些实施例的用于制造屏蔽壁的过程。
图4E说明根据本发明的一些实施例的屏蔽壁的导电部件的放大视图。
图4F说明根据本发明的一些实施例的屏蔽壁的导电部件的放大视图。
图5A说明根据本发明的一些实施例的半导体封装装置的俯视图。
图5B说明根据本发明的一些实施例的屏蔽壁的一部分的放大视图。
图5C说明根据本发明的一些实施例的屏蔽壁的一部分的透视图。
图5D说明根据本发明的一些实施例的用于制造屏蔽壁的过程。
贯穿图式和详细描述使用共用参考编号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本发明。
具体实施方式
图1说明根据本发明的一些实施例的半导体封装装置1的截面图。半导体封装装置1包含衬底10、电子组件11a、电子组件11b、封装主体12、屏蔽壁13和覆盖物14。
衬底10可以包含(例如)印刷电路板，例如，纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底10可以包含互连结构，例如，再分布层(RDL)或接地元件。
电子组件11a和11b安置在衬底10上。电子组件11a和11b可以是有源组件或无源组件或其组合。有源电子组件可为(例如)集成芯片(IC)或裸片。无源电子组件可为(例如)电容器、电阻器或电感器。电子组件11a和11b可借助于倒装芯片或导线接合技术电连接到衬底10。
屏蔽壁13安置在载体10上并且位于电子组件11a与电子组件11b之间。举例来说，电子组件11a和电子组件11b通过屏蔽壁13彼此分离。在一些实施例中，屏蔽壁13是隔室屏蔽件。在一些实施例中，屏蔽壁13经由导电衬垫或经由覆盖物14连接到接地，所述导电衬垫安置在衬底10上或构成衬底10的部分。屏蔽壁13可以包含(例如)铝(Al)、铜(Cu)、铬(Cr)、锡(Sn)、金(Au)、银(Ag)、镍(Ni)、不锈钢、其它金属、它们的混合物或合金，或它们的其它组合。在一些实施例中，屏蔽壁13可通过包含以下操作的操作形成：(i)穿透封装主体12形成沟槽以暴露衬底10上的接地衬垫；以及(ii)使用例如真空印刷或其它合适的过程将导电材料填充或安置在沟槽中。在一些实施例中，在操作(i)中，沟槽可形成为使得它从封装主体12的顶部表面朝向衬底10是楔形的。
封装主体12安置在衬底10上以覆盖或囊封电子组件11a、11b和屏蔽壁13的至少一部分。在一些实施例中，屏蔽壁13的顶部表面(或上部部分)从封装主体12中暴露。在一些实施例中，封装主体12包含具有填充物的环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚化合物或材料、具有分散在其中的硅酮的材料，或其组合。
覆盖物14安置在封装主体12的外表面上且覆盖电子组件11a、11b、封装主体12和屏蔽壁13。在一些实施例中，覆盖物14接触从封装主体12中暴露的屏蔽壁13的顶部表面。在一些实施例中，覆盖物14是保形屏蔽件(例如，保形到封装主体12的至少一部分，例如，封装主体12的顶部表面)。覆盖物14可以包含导电层。在一些实施例中，覆盖物14电连接到衬底10上的接地衬垫。在一些实施例中，覆盖物14包含导电薄膜，并且可包含(例如)Al、Cu、Cr、Sn、Au、Ag、Ni、不锈钢、它们的混合物或合金，或它们的其它组合。覆盖物14可以包含单个导电层或多个导电层。在覆盖物14包含多个导电层的一或多个实施例中，多个导电层各自可以包含相同材料，或多个导电层中的一或多个可以包含不同材料，或多个导电层中的每一个可以包含与多个导电层中的其它导电层不同的材料。
分别地或在一起，屏蔽壁13和覆盖物14可以减少电磁发射(例如，EMI或串扰)的影响。举例来说，屏蔽壁13和覆盖物14可以阻止(至少部分地)在屏蔽壁13和覆盖物14外部所生成的电磁发射被电子组件11a、11b接收到、阻止(至少部分地)源自半导体封装装置1内的电磁发射离开半导体封装装置1，和/或阻止(至少部分地)在电子组件11a与电子组件11b之间传输的电磁发射。
图1B说明根据本发明的一些实施例的半导体封装装置1的俯视图。如图1B所示，屏蔽壁13包含主体13a(例如，导电主体)、从主体13a延伸的一或多个突出部分(例如，导电突出部分)13b和从主体13a延伸的一或多个突出部分13c。在一些实施例中，突出部分13b朝向主体13a的第一侧(例如，根据图1B中所示的定向的右侧)水平地延伸，而突出部分13c朝向第二侧(例如，根据图1B中所示的定向的主体13a的左侧)水平地延伸。在一些实施例中，突出部分13b中的每一个与邻近的突出部分13b分离。举例来说，屏蔽壁13限定在两个邻近突出部分13b之间(例如，在每两个邻近突出部分13b之间)的凹部13r。类似地，突出部分13c中的每一个与邻近突出部分13c(例如，通过凹部)分离。在一些实施例中，主体13a的宽度是约45微米(μm)(例如，约35μm、约40μm、约50μm、约55μm或在约35μm到约55μm的范围内的任意值)，并且突出部分13c的第二侧与突出部分13b的第一侧之间的距离D1是约120μm(例如，约110μm、约115μm、约125μm、约130μm或在约110μm到约130μm的范围内的任意值)。
在一些比较的实施方案中，屏蔽壁可以包含具有对应于距离D1的厚度的主体，并且可以省略突出部分。与省略突出部分的屏蔽壁相比较，图1B中所示的屏蔽壁13可以使用较少的材料制得。举例来说，与省略突出部分的屏蔽壁相比较，可以省略填充屏蔽壁13的凹部13r的材料。因此，在不显著地影响屏蔽性能的情况下，可降低屏蔽壁13的制造成本。
在一些实施例中，如图1B所示，屏蔽壁13可以从封装主体12的横向表面121延伸到封装主体12的相对横向表面122(例如，屏蔽壁13可以横越封装主体12)。举例来说，屏蔽壁13的一个端子或端部直接地接触(或邻近于)封装主体12的横向表面121，而屏蔽壁13的另一端子直接地接触(或邻近于)封装主体12的横向表面122。在一些实施例中，在不接触封装主体12的横向表面121和/或122的情况下，屏蔽壁13可以在封装主体12内延伸。举例来说，间隙可以存在于屏蔽壁13的端子与封装主体12的横向表面121或122之间(例如，使得屏蔽壁13的端子并不邻近于封装主体12的横向表面121或122)。在一些实施例中，屏蔽壁13可以从封装主体12的一个横向表面朝向封装主体12的任何其它横向表面延伸。举例来说，根据设计规范，屏蔽壁13可以从封装主体12的横向表面121朝向封装主体12的横向表面122、123或124延伸。
图1C说明根据本发明的一些实施例的半导体封装装置1的屏蔽壁13'的俯视图。图1C中所示的屏蔽壁13'类似于图1B中所示的屏蔽壁13，不同之处在于：在一或多个实施例中，包含于图1B中所示的屏蔽壁13中的一或多个突出部分13b和一或多个突出部分13c基本上是正方形形状或矩形形状的，而包含于图1C中所示的屏蔽壁13'中的一或多个突出部分13b'和一或多个突出部分13c'基本上是三角形形状的。在一些实施例中，突出部分13b'朝向主体13a'的第一侧(例如，根据图1C中所示的定向的右侧)水平地延伸，而突出部分13c'朝向主体13a'的第二侧(例如，根据图1C中所示的定向的左侧)水平地延伸。在一些实施例中，屏蔽壁13限定两个邻近突出部分13b'或13c'之间的凹部13r'。
在一些实施例中，主体13a'的宽度D2是约45μm(例如，约35μm、约40μm、约50μm、约55μm或在约35μm到约55μm的范围内的任意值)，突出部分13c'中的一或多个的峰值部分(例如，距离主体13a'最远的突出部分13c'中的一或多个的一部分)与突出部分13b'中的一或多个的峰值部分(例如，距离主体13a'最远的突出部分13b'中的一或多个的一部分)之间的距离D3是约120μm(例如，约110μm、约115μm、约125μm、约130μm或在约110μm到约130μm的范围内的任意值)，并且两个邻近突出部分13b'的峰值部分之间的距离D4或两个邻近突出部分13c'的峰值部分之间的距离D4是约78μm(例如，约68μm、约73μm、约83μm、约88μm或在约68μm到约88μm的范围内的任意值)。在一些实施例中，由突出部分13b'或13c'的一或多个峰值部分所限定的角度是约120度(例如，约110度、约115度、约125度、约130度或在约110度到约130度的范围内的任意值)。
图1D说明根据本发明的一些实施例的半导体封装装置1的屏蔽壁13”的俯视图。图1D中所示的屏蔽壁13”类似于图1B中所示的屏蔽壁13，不同之处在于：在一或多个实施例中，图1B中所示的屏蔽壁13的一或多个突出部分13b、13c基本上是正方形形状或矩形形状，而包含于图1D中所示的屏蔽壁13”中的一或多个突出部分13b”和一或多个突出部分13c”是弧形的。举例来说，与突出部分13b”相对安置的突出部分13b”和突出部分13c”可以限定(至少部分地)圆形结构或基本上为圆形形状的结构。在一些实施例中，突出部分13b”朝向主体13a”的第一侧(例如，根据图1D中所示的定向的右侧)水平地延伸，而突出部分13c”朝向主体13a”的第二侧(例如，根据图1D中所示的定向的左侧)水平地延伸。在一些实施例中，屏蔽壁13”限定两个邻近突出部分13b”之间的凹部13r”或两个邻近突出部分13c”之间的凹部13r”。
在一些实施例中，主体13a”的宽度D5是约45μm(例如，约35μm、约40μm、约50μm、约55或在约35μm到约55μm的范围内的任意值)，由主体13a”和相对的突出部分13b”和13c”限定的圆形的直径D6是约120μm(例如，约110μm、约115μm、约125μm、约130或在约110μm到约130μm的范围内的任意值)，并且两个邻近突出部分13b'或两个邻近突出部分13c”的峰值部分(例如，距离主体13a”最远的突出部分13b”或突出部分13c”中的一或多个的一部分)之间的距离D7是约320μm(例如，约300μm、约310μm、约330μm、约340或在约300μm到约340μm的范围内的任意值)。
图1E说明根据本发明的一些实施例的半导体封装装置1的屏蔽壁13”'的俯视图。图1E中所示的屏蔽壁13”'类似于图1D中所示的屏蔽壁13”，不同之处在于屏蔽壁13”'进一步包含穿透屏蔽壁13”'且基本上通过封装主体12填充的通孔(或方位布置孔)13h”'。在一些实施例中，通孔13h”'的深度基本上与屏蔽壁13”'的高度相同(例如，通孔13h”'横越屏蔽壁13”')。在一些实施例中，通孔13h”'的直径或跨越通孔13h”'的最长弦可以小于、等于或大于主体13a”'的宽度，这取决于设计规范。举例来说，通孔13h”'可以由突出部分13b”'和13c”'或主体13a”'包围(例如，至少部分地限定)。当电磁波辐射到屏蔽壁13”'时，电磁波的第一部分由突出部分13b”'和13c”'的外表面反射，并且电磁波的第二部分可以辐射或传输到通孔13h”'的内表面。通孔13h”'的内表面可以反射电磁波的第二部分(例如，可以提供第二反射机会)以提高屏蔽性能。因此，当电磁波辐射到屏蔽壁13”'时，可能发生至少两个反射以减弱电磁波的能量。
图1F说明根据本发明的一些实施例的半导体封装装置1的屏蔽壁13””的俯视图。图1F中所示的屏蔽壁13””类似于图1D中所示的屏蔽壁13”，不同之处在于：在一或多个实施例中，在图1D中主体13a”、突出部分13b”和突出部分13c”限定圆形形状结构，而在图1F中主体13a””和/或突出部分13b””和/或突出部分13c””限定基本上为半圆形状结构。在一些实施例中，突出部分13b””朝向主体13a””的第一侧(例如，根据图1F中所示的定向的右侧)水平地延伸，而突出部分13c””朝向主体13a””的第二侧(例如，根据图1F中所示的定向的左侧)水平地延伸。在一些实施例中，屏蔽壁13””限定两个邻近突出部分13b””或两个邻近突出部分13c””之间的凹部13r””。
图1G说明根据本发明的一些实施例的半导体封装装置1屏蔽壁13””'的俯视图。如图1G所示，屏蔽壁13””'是弧形的。与具有与屏蔽壁13””'相同的厚度的直线形的屏蔽壁相比较，屏蔽壁13””'具有更好的屏蔽性能。
图1H是示出根据本发明的一些实施例的不同类型的屏蔽壁的模拟结果的图式，其中x轴表示单位为吉兆赫(GHz)的半导体封装装置的操作频率且y轴表示单位为分贝(dB)的屏蔽效应。在图1H中，线L1表示厚度为45μm的直线形的屏蔽壁(例如，包含主体且省略突出部分)的模拟结果；线L2表示厚度为45μm的图1G中所示的屏蔽壁13””'的模拟结果；线L3表示图1E中所示的屏蔽壁13”'的模拟结果，其中由主体13a”'和相对的突出部分13b”'和13c”'限定的圆形的直径是约120μm；线L4表示图1D中所示的屏蔽壁13”的模拟结果，其中由主体13a”和相对的突出部分13b”和13c”限定的圆形的直径D6是约120μm；线L5表示图1B(其中宽度D1是约120μm)或图1F中所示的屏蔽壁13的模拟结果(图1F的模拟结果基本上与图1B的模拟结果相同)；线L6表示其中宽度D3是约120μm的图1C中所示的屏蔽壁13'的模拟结果；以及线L7表示厚度为120μm的直线形的屏蔽壁(例如，包含主体且省略突出部分)的模拟结果。
如图1H中所示的线1和线2所示，与相同厚度的直线形的屏蔽壁相比，弧形屏蔽壁具有更好的屏蔽性能。此外，根据线5、6及7，图1B、图1C和图1F中相应地所示的屏蔽壁13、13'和13””的屏蔽性能类似于直线形的屏蔽壁(例如，包含主体且省略突出部分)的屏蔽性能。如线3、4和7所示，虽然屏蔽壁13”和13”'的屏蔽性能与直线形的屏蔽壁(例如，包含主体且省略突出部分)的屏蔽性能相比较差，但是它们仍然满足一些EMI屏蔽规范(例如，减少约30dB(例如，约20dB、约25dB、约35dB、约40dB或在约20dB到约40dB的范围内的任意值)的电磁波)。因此，与具有主体的屏蔽壁相比较，图1B、图1C、图1D、图1E、图1F和图1G中所示的屏蔽壁可以使用较少的材料制得，这将在不显著地影响屏蔽性能的情况下降低制造成本。
图2A说明根据本发明的一些实施例的半导体封装装置1的俯视图和屏蔽壁23的一部分的放大视图。如图2A中所示，屏蔽壁23包含导电柱23a的集合和导电柱23b的集合。导电柱23a的集合包含多个导电杆(或柱)，包含导电杆23a1和导电杆23a2。导电柱23b的集合包含多个导电杆，包含导电杆23b1和导电杆23b2。导电杆23a1和23a2彼此分离。导电杆23b1和23b2彼此分离。在一些实施例中，两个邻近导电杆之间(例如，导电杆23a1与导电杆23a2之间或导电杆23b1与导电杆23b2之间)的距离D23是约40μm(例如，约30μm、约35μm、约45μm、约50μm或在约30μm到约50μm的范围内的任意值)。在一些实施例中，导电杆23a1或导电杆23a2的宽度D21约等于导电杆23b1或导电杆23b2的宽度D22。在一些实施例中，导电杆23a1或导电杆23a2的宽度D21不同于导电杆23b1或导电杆23b2的宽度D22。在一些实施例中，宽度D21和D22两者约40μm(例如，约30μm、约35μm、约45μm、约50μm或在约30μm到约50μm的范围内的任意值)。在一些实施例中，导电杆23a1、导电杆23a2、导电杆23b1或导电杆23b2的宽度(例如，D21或D22)与导电柱23a的集合或导电柱23b的集合的间距(例如，D23)的比值大于或等于约0.5且小于约1。现在参考图2C，图2C是示出根据本发明的一些实施例的导电杆的具有不同宽度(20μm、40μm、80μm、160μm、320μm和640μm)的屏蔽壁23的模拟结果的图式。在图2C中，x轴表示导电杆的宽度与包含导电杆的导电柱的集合的间距的比值，且y轴表示屏蔽效应(dB)。如图2C中所示，在不考虑杆的宽度的情况下，当导电柱的集合的导电杆的宽度与导电柱的集合的间距的比值大于或等于0.5且小于1时，屏蔽效应将大于30dB(除了20μm的宽度(其对应于在0.5的比值处略微地小于30dB)之外，但是仍然提供了较强的分贝值)。
图2B说明根据本发明的一些实施例的屏蔽壁23的侧视图。如图2B中所示，导电柱23a的集合和导电柱23b的集合是交错布置的(或交织的)。举例来说，导电柱23a的集合的导电杆23a1跨越导电柱23b的集合的至少一个导电杆(例如，23b1或23b2)安置。举例来说，导电柱23a的集合和导电柱23b的集合布置在不同行中。在一或多个实施例中，导电柱23a的集合的一或多个导电柱和导电柱23b的集合的一或多个导电柱可以彼此相交、合并或接触。举例来说，导电柱23a的集合布置在(例如，倾斜在)第一方向上，并且导电柱23b的集合布置在(例如，倾斜在)不同于第一方向的第二方向上。在一些实施例中，由导电柱23a的集合或导电柱23b的集合的每个杆与封装主体12的顶部表面125的法线限定的角度θ1大于约0(零)度且小于或等于约45度。举例来说，在衬底10的顶部表面上的导电杆23a1、23a2、23b1或23b2中的至少一个的投影面积大于至少一个导电杆23a1、23a2、23b1或23b2的横截面面积(例如，从封装主体12中暴露的导电杆的横截面面积)。
在一些实施例中，导电柱23a或23b的集合的导电杆23a1、23a2、23b1或23b2中的至少一个从封装主体12的顶部表面125延伸到衬底10的顶部表面(例如，横越封装主体12)。举例来说，导电柱23a或23b的集合的导电杆23a1、23a2、23b1或23b2中的至少一个的顶部表面(或上部部分)从封装主体12中暴露。在一些实施例中，导电柱23a或23b的集合的导电杆23a1、23a2、23b1或23b2中的至少一个安置于封装主体12内且基本上由封装主体12覆盖或囊封(例如，完全地覆盖或囊封)。在一些实施例中，导电柱23a或23b的集合的导电杆23a1、23a2、23b1或23b2中的至少一个是基本上圆柱形的。在一些实施例中，屏蔽壁23可以通过包含以下操作的操作形成：(i)通过(例如)激光钻孔或蚀刻形成多个通孔以穿透封装主体12；以及(ii)在通孔中基本上填充或安置导电材料。
根据图2A和图2B中所示的实施例，由于屏蔽壁23包含其中可省略导电材料(例如，Cu或Al或另一金属)的间隙，所以降低了屏蔽壁23的制造成本同时仍然可以满足屏蔽性能的规范。
图3A说明根据本发明的一些实施例的半导体封装装置1的俯视图和屏蔽壁33的一部分的放大视图。屏蔽壁33类似于图2A中所示的屏蔽壁23，不同之处在于在屏蔽壁23中导电柱23a和23b的两个集合安置在不同行处，而在屏蔽壁33中导电柱33a和33b的两个集合安置在同一行处(例如，在一条直线上)。
图3B说明根据本发明的一些实施例的屏蔽壁33的侧视图。如图3B中所示，导电柱33a的集合的每个导电杆与导电柱33b的集合的至少一个杆相交(例如，接触或合并)。举例来说，导电柱33a的集合布置在(例如，倾斜在)第一方向上，并且导电柱33b的集合布置在(例如，倾斜在)不同于第一方向的第二方向上。在一些实施例中，由导电柱33a或33b的集合的每个导电杆与封装主体12的顶部表面125的法线限定的角度θ2大于约0(零)度且小于或等于约45度。举例来说，在衬底10的顶部表面上的导电柱23a或23b的集合的每个导电杆的投影面积大于导电杆的横截面面积(例如，从封装主体12中暴露的杆的横截面面积)。
图4A说明根据本发明的一些实施例的半导体封装装置1的俯视图；图4B说明根据本发明的一些实施例的屏蔽壁43的一部分的放大视图；以及图4C说明根据本发明的一些实施例的屏蔽壁43的一部分的透视图。如图4B中所示，屏蔽壁43包含多个导电部件，包含安置为邻近于彼此的导电部件43a和导电部件43b。如图4C中所示，导电部件43a包含核心43a1、内层43a2和外层43a3。内层43a2围绕或覆盖核心43a1，且外层43a3围绕或覆盖内层43a2。在一些实施例中，导电部件43a、43b可以包含混合有导电填充物(例如，Au、Ag、Cu、铁(Fe)或涂覆有Cu或另一金属的硅(Si))的环氧树脂。在一些实施例中，导电部件43a、43b的触变指数大于约3(在温度为25℃、cPa-秒(cPa*s)小于10000且旋转速度在约0.5转每分钟(rpm)到约5rpm的范围内处)，例如，约4、约5、约6、约7、约8、约9、约10或更大。
在一些实施例中，内层43a2的介电常数(ε2)大于核心43a1的介电常数(ε1)，且外层43a3的介电常数(ε3)大于内层43a2的介电常数。在一些实施例中，ε2在从约ε1+0.1到约ε1+1的范围内，且ε3在从约ε1+1到约ε1+2的范围内。在一些实施例中，外层43a3的导电率大于内层43a2的导电率，且内层43a2的导电率大于核心43a1的导电率。在一些实施例中，核心43a1、内层43a2和外层43a3的厚度彼此不同。举例来说，外层43a3的厚度大于内层43a2的厚度，且内层43a2的厚度大于核心43a1的厚度。
在一些实施例中，核心43a1可以包含Cu，内层43a2可以包含Ni且外层43a3可以包含碳纳米管(CNT)。在一些比较实施方案中，屏蔽层包含Ag，这可以是昂贵的材料。通过将Ag替换为可相对地较便宜的包含核心43a1、内层43a2和外层43a3的三层结构，可降低屏蔽壁43的制造成本同时仍然可以满足屏蔽性能的规范。
图4D说明根据本发明的一些实施例的用于制造屏蔽壁43的过程。在一些实施例中，在衬底10上形成封装主体12以及形成沟槽12h以穿透封装主体12来暴露衬底10上的接地衬垫10p之后，可执行图4D中所示的操作。如图4D中所示，喷嘴41经配置以在衬底10的顶部表面上分配或涂覆导电材料43'直至导电材料43'达到封装主体12的高度以形成如图4C中所示的导电部件43a。在一些实施例中，喷嘴41可以包含固化设备41a，所述固化设备41a经配置以在衬底10上分配或涂覆导电材料43'之后发射紫外(UV)光来固化导电材料43'。在形成导电部件43a之后，喷嘴41沿着衬底10水平地移动以形成另一导电部件(例如，导电部件43b)。可重复地执行以上操作直至完全地形成图4A中所示的屏蔽壁43。
在一些实施例中，如图4E中所示，在导电部件43a与邻近导电部件43b之间存在间隙，且间隙基本上由封装主体12填充。在一些实施例中，如图4F中所示，导电核心43a1'可安置在导电部件43a与邻近导电部件43b之间。在一些实施例中，导电核心43a1'由封装主体12覆盖或囊封。
图5A说明根据本发明的一些实施例的半导体封装装置1的俯视图；图5B说明根据本发明的一些实施例的屏蔽壁53的一部分的放大视图；以及图5C说明根据本发明的一些实施例的屏蔽壁53的一部分的侧视图。屏蔽壁53类似于图4A中所示的屏蔽壁43，不同之处在于屏蔽壁43的导电部件43a、43b垂直地布置在衬底10上，而屏蔽壁53的导电部件53a(例如，包含核心53a1、内层53a2和外层53a3)和导电部件53b水平地布置在衬底10上。因此，可以从屏蔽壁43的俯视图(例如，如图4B中所示)中看到导电部件43a的核心43a1、内层43a2和外层43a3，而可以从屏蔽壁53的俯视图(例如，如图5B中所示)中看到导电部件53a的外层53a3，并且从俯视图中可能看不到导电部件53a的核心53a1和内层53a2。可以从屏蔽壁53的侧视图(例如，如图5C中所示)或截面图中看到导电部件53a的核心53a1、内层53a2和外层53a3。因此，导电部件53a与导电部件53b之间的边界(例如，外层53a3或另一边界)可平行于在其上安置屏蔽壁53的衬底10的顶部表面安置，而导电部件43a与导电部件43b之间的边界(例如，外层43a3或另一边界)可垂直于在其上安置屏蔽壁43的衬底10的顶部表面安置。
图5D说明根据本发明的一些实施例的用于制造屏蔽壁53的过程。在一些实施例中，在衬底10上形成封装主体12之前，可以执行图5D中所示的操作。如图5D中所示，喷嘴41在衬底10上方水平地移动且经配置以在衬底10的顶部表面上分配或涂覆导电材料53a'以形成导电部件53。在一些实施例中，喷嘴41可以包含固化设备41a，所述固化设备41a经配置以发射UV光以固化衬底10的顶部表面上的导电材料53a'。在第一层导电部件53a形成于衬底10的顶部表面上的预先确定的位置处之后，喷嘴41重复操作以在导电部件53a的第一层上形成多层导电部件直至堆叠的导电部件达到预先确定的高度以形成屏蔽壁53。
如本文中所使用，术语“近似”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可以是指其中事件或情况精确出现的例子，以及其中事件或情况非常近似出现的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同。举例来说，“基本上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可指代相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为这两个表面共面或基本上共面。
另外，有时在本文中以范围格式呈现量、比值和其它数值。可以理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地规定为范围界限的数值，且还包含涵盖于所述范围内的所有个体数值或子范围，如同明确地规定每一数值和子范围一般。
如本文所使用，术语“导电”和“电导性”和“电导率”指传输电流的能力。电导材料通常是指对电流的流动呈现极少或没有阻挡的那些材料。电导率的一个测量值是西门子/米(S/m)。通常，电导材料为导电率大于约104S/m(例如，至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而变化。除非另外说明，否则材料的电导率是在室温下测量的。
如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可以包含复数指示物。在一些实施例的描述中，提供于另一组件“上”或“上面”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
虽然已参考本发明的具体实施例描述并说明本发明，但这些描述和说明并不限制本发明。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效组件而不脱离如由所附权利要求书定义的本发明的真实精神和范围。所述图式可能未必按比例绘制。归因于制造过程中的变量等等，本发明中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本发明的其它实施例。应将本说明书和图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本发明的目标、精神以及范围。所有此类修改都意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本发明的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本发明的限制。

Claims (38)

1.一种半导体封装装置，其包括：
衬底，其具有顶部表面；
屏蔽壁，其安置在所述顶部表面上，所述屏蔽壁包括导电主体、沿着与所述衬底的顶部表面实质上平行的方向从所述导电主体延伸的多个突出部分以及从上视图来看邻近所述突出部分中的至少一者的凹部；
封装主体，其囊封所述屏蔽壁；以及
安置在所述衬底上的至少两个电子组件，其中所述突出部分中的至少一者安置在所述至少两个电子组件之间并且分离所述至少两个电子组件。
2.根据权利要求1所述的半导体封装装置，其中所述突出部分彼此分离。
3.根据权利要求1所述的半导体封装装置，其中所述突出部分中的至少一者具有弧形表面。
4.根据权利要求1所述的半导体封装装置，其中所述导电主体限定通孔的至少一部分。
5.根据权利要求1所述的半导体封装装置，其中所述突出部分中的至少一者限定通孔的至少一部分。
6.根据权利要求1所述的半导体封装装置，其中所述封装主体具有第一横向表面和第二横向表面，并且所述屏蔽壁从所述封装主体的所述第一横向表面延伸到所述封装主体的所述第二横向表面。
7.根据权利要求6所述的半导体封装装置，其中在所述第一横向表面与所述屏蔽壁之间存在间隙。
8.根据权利要求1所述的半导体封装装置，其进一步包括安置在所述衬底的所述顶部表面上且电连接到所述屏蔽壁的接地衬垫。
9.根据权利要求1所述的半导体封装装置，其进一步包括安置在所述封装主体以及所述屏蔽壁上的导电层。
10.一种半导体封装装置，其包括：
衬底，其具有上表面；
屏蔽壁，其安置在所述衬底的所述上表面上，所述屏蔽壁具有上表面且限定多个通孔以暴露所述衬底的所述上表面；
封装主体，其囊封所述屏蔽壁；以及
安置在所述衬底上的至少两个电子组件，
其中所述通孔中的至少一者位于所述至少两个电子组件之间并且分离所述至少两个电子组件，且所述通孔中的所述至少一者在所述衬底的所述上表面上的投影与所述至少两个电子组件不重叠。
11.根据权利要求10所述的半导体封装装置，其中所述屏蔽壁包括围绕所述通孔的多个突出部分。
12.根据权利要求10所述的半导体封装装置，其中所述通孔中的每一者的深度实质上与所述屏蔽壁的高度相同。
13.根据权利要求10所述的半导体封装装置，其中所述屏蔽壁的所述上表面从所述封装主体中暴露。
14.根据权利要求10所述的半导体封装装置，其中所述至少两个电子组件沿第一方向分离开来，所述多个通孔沿基本上垂直于第一方向的第二方向排列。
15.一种半导体封装装置，其包括：
衬底，其具有顶部表面；
封装主体，其安置在所述衬底的所述顶部表面上；
导电主体，其安置在所述衬底的所述顶部表面上且由所述封装主体囊封，所述导电主体包含导电柱的第一集合；以及
安置在所述衬底上的至少两个电子组件，
其中所述导电柱的第一集合中的至少一个导电柱位于所述至少两个电子组件之间并且分离所述至少两个电子组件；以及
其中在所述衬底的所述顶部表面上的所述导电柱的第一集合的一个导电柱的投影面积大于从所述封装主体中暴露的所述导电柱的第一集合的所述一个导电柱的面积。
16.根据权利要求15所述的半导体封装装置，其中所述导电主体进一步包括导电柱的第二集合，并且所述导电柱的第二集合与所述导电柱的第一集合是交织的。
17.根据权利要求16所述的半导体封装装置，其中所述导电柱的第一集合布置在第一方向上，并且所述导电柱的第二集合布置在不同于所述第一方向的第二方向上。
18.根据权利要求17所述的半导体封装装置，其中所述导电柱的第一集合与所述导电柱的第二集合相交。
19.根据权利要求18所述的半导体封装装置，其中所述导电柱的第一集合和所述导电柱的第二集合从所述封装主体的顶部表面延伸到所述衬底的所述顶部表面。
20.根据权利要求17所述的半导体封装装置，其中所述导电柱的第一集合和所述导电柱的第二集合安置于不同行中，并且所述导电柱的第一集合中的一或多个导电柱接触所述导电柱的第二集合。
21.根据权利要求20所述的半导体封装装置，其中所述导电柱的所述第一集合和所述导电柱的所述第二集合从所述封装主体的顶部表面延伸到所述衬底的所述顶部表面。
22.根据权利要求15所述的半导体封装装置，其中所述导电柱的第一集合中的每一者是实质上圆柱形的。
23.根据权利要求15所述的半导体封装装置，其中在所述导电柱的第一集合的延伸方向与垂直于所述封装主体的顶部表面的方向之间的角度大于0度且小于或等于45度。
24.根据权利要求15所述的半导体封装装置，其中所述导电柱的第一集合的每一导电柱的宽度与所述导电柱的第一集合的间距的比值大于或等于0.5且小于1。
25.根据权利要求15所述的半导体封装装置，其进一步包括安置在所述衬底的所述顶部表面上且电连接到所述导电主体的接地衬垫。
26.根据权利要求15所述的半导体封装装置，其进一步包括安置在所述封装主体以及所述导电主体上的导电层。
27.一种半导体封装装置，其包括：
衬底；
屏蔽壁，其安置在所述衬底上，所述屏蔽壁包括安置为邻近于彼此的多个导电部件，其中所述导电部件中的至少一者包括核心、覆盖所述核心的内层以及覆盖所述内层的外层；
封装主体，其安置在所述衬底上且覆盖所述屏蔽壁，所述封装主体包括第一部分以及通过所述屏蔽壁与所述第一部分分离的第二部分；以及
安置在所述衬底上的至少两个电子组件，
其中所述导电部件中的所述至少一者安置在所述至少两个电子组件之间并且分离所述至少两个电子组件。
28.根据权利要求27所述的半导体封装装置，其中所述内层的介电常数大于所述核心的介电常数，并且所述外层的介电常数大于所述内层的所述介电常数。
29.根据权利要求27所述的半导体封装装置，其中所述核心、所述内层以及所述外层的厚度彼此不同。
30.根据权利要求29所述的半导体封装装置，其中所述外层的所述厚度大于所述内层的所述厚度，并且所述内层的所述厚度大于所述核心的所述厚度。
31.根据权利要求27所述的半导体封装装置，其中两个邻近导电部件之间的边界实质上垂直于所述衬底的顶部表面。
32.根据权利要求31所述的半导体封装装置，其进一步包括在所述两个邻近导电部件之间的导电材料。
33.根据权利要求27所述的半导体封装装置，其中在两个邻近导电部件之间的边界实质上平行于所述衬底的顶部表面。
34.根据权利要求27所述的半导体封装装置，其中所述封装主体具有第一横向表面和第二横向表面，并且所述屏蔽壁从所述第一横向表面延伸到所述第二横向表面。
35.根据权利要求27所述的半导体封装装置，其中所述封装主体的一部分安置在两个邻近导电部件之间。
36.根据权利要求35所述的半导体封装装置，其进一步包括安置在所述两个邻近导电部件之间的导电材料。
37.根据权利要求36所述的半导体封装装置，其中所述导电材料包含核心和覆盖所述核心的囊封物。
38.根据权利要求27所述的半导体封装装置，其中所述屏蔽壁从所述封装主体的横向表面延伸到邻近于所述封装主体的所述横向表面或与所述封装主体的所述横向表面相对的所述封装主体的表面。
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