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CN109599399A - 在先进装置中用于增进装置效能的侧壁工程 - Google Patents

在先进装置中用于增进装置效能的侧壁工程 Download PDF

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CN109599399A
CN109599399A CN201811147725.8A CN201811147725A CN109599399A CN 109599399 A CN109599399 A CN 109599399A CN 201811147725 A CN201811147725 A CN 201811147725A CN 109599399 A CN109599399 A CN 109599399A
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卓荣发
陈学深
郭克文
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GlobalFoundries Singapore Pte Ltd
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Abstract

本发明涉及在先进装置中用于增进装置效能的侧壁工程，揭示一种负电容材料的侧壁工程的方法。例如，该负电容材料为铁电材料。该方法包括：在该栅极侧壁上提供介电衬垫，以及在介电衬垫上方提供负电容衬垫或间隔件。在一具体实施例中，该介电衬垫为氧化物衬垫且该负电容衬垫或间隔件为铁电衬垫或间隔件。工程化后的负电容衬垫或间隔件增进栅极至S/D区耦合与栅极至接触耦合，从而改善装置ION‑IOFF效能。

Description

在先进装置中用于增进装置效能的侧壁工程
技术领域
晶体管为集成电路(IC)中的重要组件。晶体管包括在第一及第二源极/漏极(S/D)区之间的栅极。晶体管的沟道位于在S/D区之间的栅极下。晶体管沟道的长度为S/D端子之间的距离。加工技术的进步持续促进装置的缩放，导致晶体管越来越小。缩放的优点是由于沟道长度变短而改善速度。缩放也通过增加每一给定面积的组件数而降低成本。
背景技术
不过，在沟道长度达到下限时，对关闭状态泄露电流Ioff与开启状态驱动电流Ion会有负面影响。例如，Ioff在高位以及Ion在低位。这对晶体管的效能会有负面影响。
本揭示内容针对有改良Ioff-Ion效能的晶体管。
发明内容
在一具体实施例中，揭示一种装置。该装置包括具有装置区的衬底，设置在该装置区中的栅极堆栈与第一及第二源极/漏极(S/D)区。该装置进一步包括一或多个间隔件单元(spacer unit)，其中该一或多个间隔件单元包括沉积于该栅极堆栈的侧壁上的第一介电间隔件衬垫，以及设置在该第一介电间隔件衬垫上的第二负电容间隔件衬垫或层，其中该负电容间隔件衬垫或层增进栅极至S/D区(gate-to-S/D region)耦合。
在另一具体实施例中，提出一种形成装置的方法。该方法包括：形成一装置，其包括形成具有装置区的衬底与在该装置区中形成栅极堆栈与第一及第二源极/漏极(S/D)区。该方法进一步包括：形成一或多个间隔件单元，其中该一或多个间隔件单元包含沉积在该栅极堆栈的侧壁上的第一介电间隔件衬垫，以及设置在该第一介电间隔件衬垫上的第二负电容间隔件衬垫或层，其中该负电容间隔件衬垫或层增进栅极至S/D区耦合。
通过参考以下说明及附图可明白揭示于本文的本发明的以上及其他目标和优点及特征。此外，应了解，描述于本文的各种具体实施例的特征彼此不互斥而且可存在于各种组合及排列中。
附图说明
附图中，类似的组件大体用相同的附图标记表示。再者，附图不一定按比例绘制，反而在图解说明本发明的原理时大体加以强调。下文在描述本发明的各种具体实施例时会参考以下附图。
图1为装置的具体实施例的示意图；
图2a至图2b的横截面图图标装置与装置的相关寄生电容模型的具体实施例；
图2c至图2d的横截面图图标装置与装置的相关寄生电容模型的另一具体实施例；
图2e为装置的具体实施例的简化三维(3D)视图；以及
图3a至图3h的横截面图图标形成装置的制程的具体实施例。
具体实施方式
数个具体实施例大体有关于半导体装置。更特别的是，有些具体实施例是有关于具有有工程化栅极侧壁(engineered gate sidewalls)的晶体管的半导体装置。例如，该工程化栅极侧壁包括负电容衬垫。例如，该负电容衬垫为铁电衬垫。
图1为装置100的具体实施例的示意图。该装置包括晶体管，例如金属-氧化物-半导体(MOS)场效应晶体管(FET)。该晶体管可包括各种接面，例如有顶叠(overlapping)或底叠(underlapping)S/D接面的晶体管。顶叠接面是指达到或稍微低于栅极的接面，而底叠接面是指未达到栅极的接面。该晶体管也可包括无接面晶体管。无接面晶体管是指没有任何接面的晶体管。例如，晶体管的源极、沟道及漏极区包括单一掺杂物类型。该晶体管可包括其他类型的晶体管，例如鳍式场效应晶体管(finFET)以及纳米线状晶体管。其他类型的晶体管也可能有用。
如图示，该晶体管包括设置在第一及第二S/D端子142及144之间的栅极150。该晶体管可设置在衬底上。该衬底可为块状半导体衬底，例如硅衬底，或绝缘体上结晶体(COI)衬底，例如绝缘体上硅(SOI)衬底。其他类型的块状或COI衬底也可能有用。该栅极包括栅极电极154与栅极电介质152。该栅极可为金属栅极。例如，该栅极电极包括金属栅极与高k栅极电介质。其他类型的栅极也可能有用。该栅极电极设置在栅极电介质之上。至于S/D区，它们可为设置在衬底之上的隆起S/D区。其他类型的S/D区也可能有用。该S/D区可为有第一极性类型掺杂物的重度掺杂区。
轻度掺杂(LD)延伸区可设置在下面的衬底中。该LD延伸区为有第一极性类型掺杂物的轻度掺杂区。该等LD延伸区可为顶叠或底叠LD延伸区。在一些具体实施例中，没有设置LD延伸区。在栅极下面且在该S/D区之间的沟道可掺杂第二极性类型掺杂物。例如，S/D区可包括重度掺杂S/D区与LD延伸区两者。
该第一S/D区用作第一S/D端子，该第二S/D区用作第二S/D端子，以及该栅极用作栅极端子。在栅极下面的衬底用作晶体管的沟道。该沟道可掺杂第二极性类型掺杂物。该沟道的长度可大约等于该栅极与栅极电介质接触的长度。
在其他具体实施例中，该晶体管可为无接面晶体管。在无接面晶体管的情形下，该S/D区与在栅极下的沟道有相同的掺杂物类型。例如，该S/D区与该沟道可掺杂掺杂物浓度相同的第一极性类型掺杂物。例如，在该S/D区与该沟道之间不存在掺杂物梯度。在一些具体实施例中，在该S/D区与该沟道之间可形成掺杂物梯度分布。例如，该S/D区可为n型重度掺杂，而该沟道可为n型轻或中度掺杂。该S/D区及沟道可重度掺杂第一极性类型掺杂物。例如，该S/D区及沟道可为用于n型无接面晶体管的n型重度掺杂区。掺杂有其他掺杂物浓度或掺杂物类型的S/D区及沟道也可能有用。
在一具体实施例中，该栅极包括设置在邻近第一及第二S/D区的栅极侧壁上的侧壁间隔件单元。该侧壁间隔件单元为包括多个间隔件层的复合间隔件单元。在一具体实施例中，复合侧壁间隔件单元包括用介电衬垫与栅极侧壁分离的铁电侧壁层。该介电衬垫可为氧化物衬垫。其他类型的介电衬垫也可能有用。该铁电侧壁设置在介电衬垫上。在一些具体实施例中，该铁电层可为设置在介电衬垫上的铁电衬垫。介电间隔件可设置在铁电衬垫上。该介电间隔件可为氧化物、氮化物或氮氧化物间隔件。有铁电层的其他组态的侧壁间隔件单元也可能有用。例如，铁电间隔件可设置在介电衬垫上方，例如氧化物衬垫。
在一具体实施例中，侧壁间隔件单元的铁电层延伸栅极的高度。例如，铁电衬垫或间隔件层可延伸栅极的高度。或者，该铁电层可延伸栅极的部分高度。例如，铁电间隔件可延伸栅极的部分高度，例如栅极的半个高度。该铁电侧壁
衬垫或间隔件层的其他组态也可能有用。该铁电侧壁层可为锆酸铪(hafnium-zirconium oxide，HfZrOx)。其他类型的铁电侧壁层，例如钡钛氧化物(BaTiO3)或掺杂氧化铪(HfO2)，也可能有用。掺杂氧化铪可包括四方晶系的(tetragonal)HfO2，例如Si：HfO2，或四方晶系的氧化铪，例如Al：HfO2。
如上述，每个间隔件单元包括铁电间隔件层。该铁电间隔件层经组配成可提供负电容。这放大与S/D延伸区的耦合，而延伸处于关闭状态的晶体管的沟道有效长度Leff。延伸Leff改善Ion-Ioff效能。在一些具体实施例中，减少栅极至接触电容(gate to contactcapacitance)可改善交流电流效能(AC performance)。
图2a至图2b图标装置200的具体实施例的横截面图，A区的近视图，以及相关寄生电容模型210。例如，该装置为集成电路(IC)。如图标，该装置包括晶体管。该晶体管类似图1的晶体管。可能不描述或详述共同的组件。
该装置可包括有不同掺杂物浓度的掺杂区。例如，该装置可包括重度掺杂(x+)，中度掺杂(x)及轻度掺杂(x-)区，在此x可为p或n的极性类型。轻度掺杂区可具有约1016至1017cm-3的掺杂物浓度，中度掺杂区可具有约1018至1019cm-3的掺杂物浓度，而重度掺杂区可具有约1020至1021cm-3的掺杂物浓度。例如，该掺杂物浓度用于55nm技术节点。提供用于不同掺杂区的其他掺杂物浓度也可能有用。例如，掺杂物浓度可例如随着技术节点而有所不同。P型掺杂物可包括硼(B)、铝(Al)、铟(In)或它们的组合，而n型掺杂物可包括磷(P)、砷(As)、锑(Sb)或它们的组合。
该晶体管设置在衬底201的装置区中。如图示，该衬底为COI衬底，例如SOI衬底。其他类型的衬底也可能有用，例如块状(非COI)衬底。该SOI衬底包括设置在块硅层212与表面硅层214之间的埋藏绝缘体层216，例如氧化硅。其他类型的结晶层或埋藏绝缘体层也可能有用。埋藏绝缘体层的厚度可约为5至200纳米，而表面硅或结晶层的厚度可约为2至200纳米。用于埋藏绝缘体及表面结晶层的其他厚度也可能有用。
在其他具体实施例中，该衬底可为块状半导体衬底，例如硅衬底。其他类型的块状半导体衬底也可能有用。该表面衬底可为轻度掺杂衬底，例如轻度掺杂p型衬底。提供具有其他类型的掺杂物或掺杂物浓度的衬底以及未掺杂衬底也可能有用。
该装置区可为：低电压(LV)装置区，用于LV金属氧化物半导体(MOS)晶体管；中电压(MV)装置区，用于MV MOS晶体管；或高电压(HV)装置区，用于HV MOS晶体管。衬底上也可装设其他装置区。尽管该衬底图标成具有一个装置区，然而应了解，该衬底可包括用于其他类型的装置的其他装置区，包括用于存储单元(memory cell)的内存区。
提供装置隔离区260。该隔离区包围装置区。该隔离区使单元区(cell region)与其他装置区隔离。也可装设其他隔离区以隔离其他装置区。该隔离区可为浅沟槽隔离(STI)区。STI区包括填满隔离或介电材料的隔离沟槽。在COI衬底的情形下，该STI区稍微延伸到表面衬底在埋藏氧化物层中的底部下方。取决于应用，也可运用其他类型的隔离区。
在一具体实施例中，在装置区的表面衬底中设置装置井(device well)205。在一具体实施例中，该装置井设置在装置隔离区内。在一具体实施例中，装置井的深度或底部延伸表面衬底的厚度。提供具有其他深度的装置井也可能有用。装置井的其他组态也可能有用。该装置井包括用于第一极性类型晶体管的第二极性掺杂物。例如，装置井包括用于n型晶体管的p型掺杂物或用于p型晶体管的n型掺杂物。该装置井可轻度(x-)或中度(x)掺杂第二极性类型掺杂物。其他掺杂物浓度也可能可用于单元井(cell well)。
该晶体管包括在第一及第二S/D区243及245之间设置在衬底上的栅极250。该栅极包括设置在栅极电介质252上方的栅极电极254。该栅极电介质设置在衬底上。该栅极可为金属栅极。例如，该栅极包括设置在高k栅极电介质上方的金属栅极电极。其他类型的栅极电极与栅极电介质也可能有用。栅极电极的厚度可约为20至100纳米以与栅极电介质的厚度可约为1至20纳米。取决于应用，栅极电极与栅极电介质的其他厚度也可能有用。该栅极包括设置在邻近第一及第二S/D区的第一及第二栅极侧壁上的侧壁间隔件单元270。
至于S/D区243及245，它们可为隆起S/D区。隆起S/D区设置于在装置区中形成于衬底表面上方的外延S/D层上。在一具体实施例中，该外延S/D层为在邻近侧壁间隔件单元的装置区中选择性地设置在衬底上方的选择性外延成长(SEG)层。该外延S/D层是重度掺杂第一极性类型掺杂物。该外延S/D层可用离子植入或原位掺杂的方式掺杂。该隆起S/D区的厚度可高出衬底表面约10至50纳米。其他厚度也可能有用。在其他具体实施例中，可使用非隆起S/D区。
在一些具体实施例中，第一及第二轻度掺杂(LD)延伸区242及244可装设于在第一及第二S/D区下面的表面结晶层中。在一具体实施例中，该LD延伸区延伸表面结晶层的厚度。该LD延伸区是轻度掺杂第一极性类型掺杂物。例如，该LD延伸区及S/D区用相同的极性类型掺杂物进行掺杂，其中该LD延伸区被轻度掺杂，而该S/D区被重度掺杂。
该LD延伸区2421及2441可为底叠或顶叠LD延伸区。在底叠LD延伸区的情形下，毗邻边缘会稍微延伸到间隔件单元下方。在顶叠LD延伸区的情形下，该LD延伸区的毗邻边缘会稍微延伸到该栅极下方，如虚线所示。
该S/D区用作S/D晶体管端子且该栅极用作晶体管的栅极端子。该S/D区与栅极电极可包括金属硅化物接触，例如镍基硅化物接触。其他类型的金属硅化物接触也可能有用。在其他具体实施例中，该晶体管可为无接面晶体管。在无接面晶体管的情形下，该S/D区与在该栅极下的沟道有相同的掺杂物类型。例如，该S/D区与该沟道可掺杂有相同掺杂物浓度的第一极性类型掺杂物。例如，在该S/D区与该沟道之间不存在掺杂物梯度。在一些具体实施例中，在该S/D区与该沟道之间可形成掺杂物梯度分布。例如，该S/D区可被n型重度掺杂，而该沟道可被n型轻度或中度掺杂。该S/D区及沟道可重度掺杂第一极性类型掺杂物。在有些情形下，用作S/D区及沟道的装置井可重度掺杂第一极性类型掺杂物。该S/D区及沟道可为用于n型无接面晶体管的n型重度掺杂区。用其他掺杂物浓度或掺杂物类型掺杂该S/D区及沟道也可能有用。
在衬底上方设置覆盖衬底与栅极堆栈的层间介电层220。该层间介电层可为用化学气相沉积(CVD)形成的氧化硅层。其他类型的介电层也可能有用。例如，该层间介电层用作有多个ILD层级的BEOL介电层的第一接触层级。ILD层级包括在金属层级介电层下面的接触或通孔介电层。接触设置在层间介电层中且数条金属线路设置在金属层级介电层中。如图示，接触222设置在层间介电层中。该接触耦合至该S/D区与栅极端子。
该间隔件单元各自包括铁电层。该铁电层用例如氧化物层的介电层而与栅极侧壁分离。在一具体实施例中，间隔件单元包括第一间隔件衬垫271、第二负电容间隔件衬垫273及间隔件275。该第一衬垫可为氧化物衬垫，该第二负电容衬垫可为铁电衬垫273，以及该间隔件为介电层，例如氧化物、氮化物或氧化物与氮化物的组合。该铁电衬垫可为锆酸铪(HfSiOx)衬垫。其他类型的铁电衬垫也可能有用，例如钡钛氧化物(BaTiO3)或掺杂氧化铪(HfO2)衬垫。掺杂氧化铪可包括四方晶系的HfO2，例如Si：HfO2，或四方晶系的氧化铪，例如Al：HfO2。如图示，该第一及第二衬垫为L形衬垫，而该间隔件占据L形衬垫所产生的空间。例如，该间隔件有与L形间隔件衬垫的外缘对齐的外缘。间隔件单元的其他组态也可能有用。
图2b图标晶体管的寄生电容模型。该寄生电容模型包括由间隔件单元产生的寄生电容Cext。电容Cext为栅极至S/D区电容。如图示，电容Cext包括铁电衬垫所产生的寄生电容Cfe以及在该表面衬底中设置在该栅极与该S/D区之间的氧化物衬垫所产生的寄生电容Cox。在栅极处的电压为VG以及在Cfe与Cox之间的电压节点为Vint。基于分配定则(divider rule)，用以下方程式1界定Vint值：
且在此
VG为在栅极端子处的电压。
从方程式1可见，如果Cfe为负，则Vint会大于VG。在一具体实施例中，|Cfe|＞|Cox|使得Cfe+Cox＜0。结果，实现以及全部为正的寄生电容。至于铁电衬垫的厚度，在一具体实施例中，可订制铁电衬垫的厚度以确保该厚度可取决于铁电材料及其电容。
如上述，间隔件单元包括用例如氧化物衬垫的介电衬垫与栅极侧壁分离的铁电衬垫。该铁电衬垫经组配成可提供负电容。这实现导致电压放大的高度栅极至S/D区耦合。该铁电衬垫放大对于S/D区的耦合。这延伸在关闭状态的Leff以及增加在开启状态的源极位障减量(source potential barrier reduction)。结果，可改善装置的ION-IOFF效能。
图2c至图2d图标装置200的另一具体实施例的横截面图，B区的近视图，以及相关寄生电容模型211。例如，该装置为集成电路(IC)。如图标，该装置包括晶体管。该晶体管类似图1及图2a至图2b的晶体管。可能不描述或详述共同的组件。
该晶体管设置在衬底201的装置区中。如图示，该衬底为COI衬底，例如SOI衬底，其具有设置在块状结晶层212与表面结晶层214之间的埋藏绝缘体层216。其他类型的衬底也可能有用，例如块状衬底。
提供装置隔离区260，例如STI区。其他类型的隔离区也可能有用。该隔离区包围装置区。该隔离区使单元区与其他装置区分离。也可提供其他隔离区以隔离其他装置区。
装置井205设置在衬底中。在一具体实施例中，装置井设置在装置隔离区的表面衬底中。该装置井包括用于第一极性类型晶体管的第二极性掺杂物。该晶体管包括在第一及第二S/D区243及245之间设置在衬底上的栅极250。该栅极包括设置在栅极电介质252上方的栅极电极254。该栅极包括设置在邻近第一及第二S/D区的第一及第二栅极侧壁上的侧壁间隔件单元270。
至于该S/D区，它们可为隆起S/D区。隆起S/D区可设置于在装置区中形成于衬底表面上方的外延S/D层上。非隆起S/D区也可能有用。在第一及第二S/D区下面的表面结晶层中，可装设第一及第二轻度掺杂(LD)延伸区242及244。该LD延伸区可为底叠或顶叠LD延伸区。提供没有LD区的S/D区也可能有用。
在其他具体实施例中，该晶体管可为无接面晶体管。在无接面晶体管的情形下，该S/D区与在栅极下面的沟道具有相同的掺杂物类型。例如，该S/D区与该沟道可掺杂有相同掺杂物浓度的第一极性类型掺杂物。例如，该S/D区与该沟道之间不存在掺杂物梯度。在一些具体实施例中，在该S/D区与该沟道之间可形成掺杂物梯度分布。例如，该S/D区可被n型重度掺杂，而沟道可被n型轻度或中度掺杂。该S/D区及沟道可重度掺杂第一极性类型掺杂物。在有些情形下，用作S/D区及沟道的装置井可重度掺杂第一极性类型掺杂物。该S/D区及沟道可为用于n型无接面晶体管的n型重度掺杂区。用其他掺杂物浓度或掺杂物类型掺杂该S/D区及沟道也可能有用。
覆盖衬底与栅极堆栈的层间介电层220设置在衬底上方。该层间介电层可为由化学气相沉积(CVD)形成的氧化硅层。其他类型的介电层也可能有用。例如，该层间介电层用作具有多个ILD层级的BEOL介电层的第一接触层级。ILD层级包括在金属层级介电层下面的接触或通孔介电层。数个接触设置在层间介电层中以及数条金属线路设置在金属层级介电层中。如图示，接触222设置在层间介电层中。该接触耦合至该S/D区与栅极端子。
间隔件单元各自包括铁电间隔件。该铁电间隔件用例如氧化物层的介电衬垫与栅极侧壁分离。在一具体实施例中，该间隔件单元包括间隔件衬垫271与负电容间隔件276。该间隔件衬垫为氧化物衬垫。在一具体实施例中，该负电容间隔件为铁电间隔件。该铁电间隔件可为锆酸铪(HfZrOx)衬垫。其他类型的铁电间隔件也可能有用，例如钡钛氧化物(BaTiO3)或掺杂氧化铪(HfO2)间隔件。掺杂氧化铪可包括四方晶系的HfO2，例如Si：HfO2，或四方晶系的氧化铪，例如Al：HfO2。该间隔件衬垫为L形衬垫，而该间隔件占据由L形衬垫建立的空间。在一具体实施例中，该铁电间隔件凹陷低于栅极的顶面。该铁电间隔件可经设置成高于隆起S/D区但是低于栅极的顶面。
如上述，间隔件单元包括用例如氧化物衬垫的介电衬垫与栅极侧壁分离的铁电间隔件。此外，栅极中高于铁电间隔件的上半部包括第一层间介电层，例如氧化硅。该铁电间隔件经组配成可提供负电容。
图2d图标晶体管的寄生电容模型。该寄生电容模型包括在栅极、接触之间由层间介电层产生的寄生电容Cf,ox，在栅极、接触之间由铁电间隔件产生的寄生电容Cfe。寄生电容Cf,ox及Cfe在栅极、接触之间并联耦合。使用以下方程式(2)测量栅极与接触之间的有效栅极至接触电容：
Ceff＝Cfe+Cf，ox----方程式(2)。
由方程式2可知，在Cfe＜0且|Cfe|＜|Cf，ox|时可减少Ceff。该负电容间隔件减少有效栅极至接触电容从而改善交流电流效能。可订制该铁电间隔件的厚度及高度以实现所欲Ceff。例如，可订制该铁电间隔件的厚度及高度以满足，例如，Cfe+Cf,ox＞0。该厚度及高度可取决于所使用的铁电材料。
此外，寄生电容Cext也由Cfe及Cox产生，如在说明图2a至图2b时所述。例如，基于方程式1，Cext也由Cfe及Cox产生，如在说明图2b时所述。该铁电间隔件经组配成可提供负电容。这实现导致电压放大的高度栅极至S/D区耦合。该铁电间隔件放大对于S/D区的耦合。这延伸在关闭状态的Leff以及增加在开启状态的源极位障减量。结果，可改善装置的ION-IOFF效能。
如上述，用COI衬底描述图2a至图2d的晶体管。在其他具体实施例中，该晶体管可设置在块状半导体结晶衬底上，例如硅。其他类型的块状衬底也可能有用。在块状应用中，LD延伸区、装置井及STI区的深度不受限于COI衬底的表面衬底的深度。例如，装置井可具有大于STI区的深度，其中LD延伸部比STI区的深度浅。装置井、STI区及LD延伸区的其他组态也可能有用。此外，可纳入深隔离井以使装置井与衬底隔离。该深隔离井可为第一极性类型掺杂井。至于该晶体管、间隔件单元及隆起S/D区，它们可与图2a至图2d所述的相同。
图2e的简化三维(3D)视图图示无接面晶体管200的具体实施例。例如，该晶体管设置在衬底(未图示)上。在一具体实施例中，该晶体管设置在COI衬底上，例如SOI衬底。在另一具体实施例中，该晶体管设置在块状衬底上。在晶体管设置在块状衬底上的情形下，在该S/D区及沟道下面形成井。例如，该S/D区与该沟道为n型，而形成于该S/D区及沟道下面的井为p型。该晶体管包括设置在衬底上的主体213。在SOI衬底的情形下，该主体的形成是通过图案化COI衬底的表面衬底以形成该主体。埋藏氧化物(BOX)(未图示)使主体与块状衬底分离。例如，该晶体管主体为纳米线或FinFET主体。
栅极250设置在衬底上方。例如，该栅极横越晶体管主体。在一具体实施例中，栅极电极254横越主体且栅极电介质252包围在栅极下面的晶体管主体。该栅极电极可为多晶硅栅极电极，而该栅极电介质可为热氧化物栅极电介质。其他类型的栅极也可能有用，例如金属栅极。该栅极电极用该BOX与块状衬底隔离。
第一及第二S/D区242及244设置在邻近栅极的侧面的晶体管主体中。该S/D区可包括用于容置接触的接垫S/D区(pad S/D region)。在无接面晶体管的情形下，包括该S/D区与在栅极下面的沟道的主体有相同的掺杂物类型。例如，该S/D区与该沟道可掺杂有相同掺杂物浓度的第一极性类型掺杂物。例如，在该S/D区与该沟道之间不存在掺杂物梯度。在一些具体实施例中，在该S/D区与该沟道之间可形成掺杂物梯度分布。例如，该S/D区可被n型重度掺杂，而该沟道可被n型轻度或中度掺杂。该S/D区及沟道可重度掺杂第一极性类型掺杂物。在有些情形下，用作S/D区及沟道的晶体管主体可重度掺杂第一极性类型掺杂物。该S/D区及沟道可为用于n型无接面晶体管的n型重度掺杂区。用其他掺杂物浓度或掺杂物类型掺杂该S/D区及沟道也可能有用。在一具体实施例中，该栅极电极重度掺杂极性与晶体管主体的第一极性类型掺杂物相反的第二极性类型掺杂物。在一具体实施例中，晶体管主体在栅极下方的横截面应充分小而使得该栅极可完全空乏重度掺杂沟道。
至于finFET，其类似无接面晶体管。finFET可包括用作晶体管的鳍片主体。例如，通过图案化例如SOI衬底的COI衬底的表面衬底，可形成该鳍片主体。该鳍片主体用BOX与块状衬底隔离。栅极横越有该S/D区及沟道的鳍片主体。在另一具体实施例中，该鳍片主体设置在块状衬底上。在鳍片主体设置在块状衬底上的情形下，在该S/D区及沟道下面形成井。例如，该S/D区与该沟道为n型，而形成在该S/D区及沟道下面的井为p型。不过，不像无接面晶体管的晶体管主体，该鳍片主体有较大横截面且包括重度掺杂第一极性类型掺杂物的第一及第二S/D区与掺杂第二极性类型掺杂物的沟道。
在这两种情形下，该无接面晶体管及finFET被组配成有间隔件单元，例如在说明图2a至图2d时所述的。例如，提供有铁电间隔件或间隔件衬垫的间隔件单元。例如，该间隔件单元用例如氧化物衬垫的介电衬垫与无接面晶体管或finFET的栅极侧壁分离。
图3a至图3h的横截面图图标用于形成装置300的制程的具体实施例。例如，该装置类似在说明图1及图2a至图2d时提及的。可能不描述或详述共同的组件。
请参考图3a，提供衬底301。在一具体实施例中，该衬底为COI衬底，例如SOI衬底。该COI衬底包括设置在块状及表面结晶层312及314之间的埋藏氧化物层316。其他类型的衬底或晶圆也可能有用。例如，该衬底可为块状半导体衬底，例如硅。可掺杂该衬底。例如，该衬底可轻度掺杂p型掺杂物。提供有其他类型的掺杂物或掺杂物浓度的衬底以及未掺杂衬底也可能有用。
制备有晶体管形成于其中的装置区(单元区)的衬底，如第3b图所示。隔离区360可形成于衬底中。例如，该隔离区为STI区。也可形成其他类型的隔离区。STI区包围装置区。可用各种制程来形成该STI区。例如，可使用蚀刻及掩模技术来蚀刻该衬底以形成随后用化学气相沉积(CVD)填充例如氧化硅的介电材料的隔离沟槽。可执行化学机械研磨(CMP)以移除多余氧化物且提供平坦的衬底顶面。其他制程或材料也可用来形成该STI。该STI的深度稍微低于埋藏氧化物层的深度。
在单元区中形成装置井305。在一具体实施例中，该装置井包括用于第一极性类型晶体管的第二极性类型掺杂物。该装置井可为轻度或中度掺杂的第二极性类型掺杂单元井。在一具体实施例中，该单元井延伸表面衬底的深度。通过植入第二极性类型掺杂物可形成该装置井。植入掩模可用来植入第二极性类型掺杂物。例如，该植入掩模暴露出将会被植入掺杂物的单元区。在形成装置井后，执行退火。该退火激活掺杂物。如上述，该制程用于制备装置区。制备其他装置区也可能有用。可形成隔离区以隔离不同的区域。可执行植入以形成装置井。可使用个别的植入制程来形成掺杂不同或类型不同的装置井。
请参考图3c，晶体管的栅极的栅极层形成于衬底上。例如，栅极电介质352与栅极电极354形成于衬底上。该栅极电介质可为用热氧化形成的氧化硅层，而该栅极电极可为用CVD形成的多晶硅层。其他类型的栅极层或制程也可能有用。在一具体实施例中，硬掩模层359可形成于栅极电极层上方。该硬掩模层为介电层，例如氧化硅。其他类型的硬掩模层也可能有用。
在图3d中，包括硬掩模层的栅极层被图案化以形成栅极350。为了形成栅极，可使用掩模及蚀刻技术。举例来说，例如光阻掩模的软掩模可形成于硬掩模层上方。曝光光源可通过含有所欲图案的光罩(reticle)而选择性地曝光光阻层。在选择性地曝光光阻层后，它被显影以形成对应至栅极层中将会被移除的位置的开口。为了改善光刻分辨率，可使用在光阻层下的抗反射涂层(ARC)。在其他具体实施例中，在没有硬掩模的情形下，可使用光阻掩模图案化栅极层。
带图案掩模层用作后续蚀刻制程的蚀刻掩模。例如，该蚀刻将掩模的图案转印到栅极层。该蚀刻移除未受掩模保护的栅极层而暴露衬底。例如，该蚀刻可为非等向性蚀刻，例如反应性离子蚀刻(RIE)。其他类型的蚀刻制程也可能有用。在一具体实施例中，RIE用来图案化栅极层以形成栅极堆栈。在图案化栅极层后，移除蚀刻掩模，例如，用灰化法(ashing)。用于移除蚀刻掩模的其他技术也可能有用。
如图3e所示，形成LD延伸区242及244与间隔件单元370。形成该间隔件单元包括形成第一间隔件衬垫371、第二间隔件衬垫373及间隔件层375。该第一间隔件衬垫可为氧化硅衬垫，该第二间隔件衬垫可为铁电衬垫，以及该间隔件层可为氧化硅层。其他类型的间隔件层也可能有用，例如氮化硅或氮氧化物。该第一氧化物衬垫可用CVD或临场蒸气产生技术(in situ stream generation，ISSG)形成，该铁电衬垫可用原子层沉积(ALD)或物理气相沉积(PVD)形成，以及该间隔件层可用CVD形成。其他类型的间隔件衬垫及层或制程也可能有用。可执行蚀刻、非等向性蚀刻，例如RIE，以形成间隔件单元。
至于该LD延伸区242及244，它们是用离子植入制程形成。例如，通过将第一极性类型掺杂物植入在该装置区中的表面衬底，可形成该LD延伸区。在一具体实施例中，在形成间隔件单元后，执行LD延伸部离子植入制程。该等LD延伸区大约与间隔件单元的外缘对齐。例如，该LD延伸区的毗邻边缘可稍微延伸到间隔件单元下方。
在其他具体实施例中，在形成间隔件单元之前，执行LD延伸部离子植入制程。在此情形下，该LD延伸区大约可与栅极的侧壁对齐。例如，该LD延伸区的毗邻边缘可稍微延伸到栅极侧壁下方，如虚线所示。又在其他具体实施例中，例如，在无接面晶体管的情形下，不形成LD延伸区。
请参考图3f，形成高于LD区的隆起S/D区243及245。为了形成隆起S/D区，外延层形成于在该LD延伸区上方的装置区上方。在一具体实施例中，该隆起S/D区用选择性外延成长(SEG)形成。该隆起S/D区用原位掺杂法掺杂。或者，该隆起S/D区可用离子植入制程掺杂。
金属硅化物接触可形成于端子或接触区上。例如，在栅极电极的暴露顶面及暴露S/D区上可装设金属硅化物接触。在硬掩模设置在栅极电极上的情形下，它可经图案化成可形成开口以暴露用于栅极接触的栅极电极。也可在用于其他装置的其他接触区中形成金属硅化物接触。例如，该硅化物接触可为镍基硅化物接触。其他类型的金属硅化物接触也可能有用。例如，该金属硅化物接触可为硅化镍(NiSi)。该硅化物接触可厚约50至300埃。硅化物接触的其他厚度也可能有用。该硅化物接触可用来减少接触电阻且促进通到后段制程金属互连的接触。
为了形成硅化物接触，沉积金属层于衬底表面上。例如，该金属层可为镍或镍合金。也可使用其他类型的金属层，例如钴或其合金。该金属层可用物理气相沉积(PVD)形成。用其他类型制程形成的其他类型金属元素也可能有用。
可进行退火。该退火使金属掺杂物扩散进入主动衬底而形成硅化物层。未使用于主动表面的硅化的多余金属例如用湿式移除制程移除。例如，选择性地移除未反应的金属材料以形成硅化物接触。
请参考图3g，在衬底上形成第一介电层320。该介电层覆盖衬底与栅极。该介电层可为用CVD形成的氧化硅介电层。执行例如CMP的平坦化制程以形成平坦顶面于栅极堆栈上方。该第一介电层用作后段制程(BEOL)电介质的第一层间介电层。
在图3h中，接触322形成通到在衬底上的接触区。通过蚀刻第一层间介电层中的通孔开口，填充导电材料，例如钨，可形成该接触。其他类型的导电材料也可能有用。多余导电材料例如可用CMP移除。
之后，执行附加BEOL加工以完成装置的形成。此类制程可包括，例如，附加ILD层级、最终钝化、切晶(dicing)、封装及测试。也可能包括其他或附加制程。
在其他具体实施例中，可修改该制程以形成如在说明图2c至图2d时所述的间隔件单元。例如，可修改该制程以形成氧化物间隔件衬垫及铁电间隔件层。该间隔件衬垫及铁电间隔件层例如用RIE蚀刻以形成各自有氧化物衬垫及铁电间隔件的间隔件单元。执行凹陷蚀刻以使铁电间隔件层凹陷低于栅极的顶端但是高于隆起S/D层。可在LD延伸区之前或之后形成该间隔件单元。
又在其他具体实施例中，可修改该制程以形成晶体管于块状半导体衬底上，例如硅衬底。例如，在块状衬底上界定该装置区，这包括形成STI区及装置井。可在形成STI区之前先形成深隔离井以使装置井与衬底隔离。例如，该隔离井为第一极性类型井且比装置井深。在界定装置区后，该制程继续形成晶体管，如上述。
如上述，该制程形成栅极优先晶体管(gate first transistor)。例如，在形成S/D区之前形成先该栅极。在其他具体实施例中，可修改该制程以形成栅极最后晶体管(gatelast transistor)。在栅极最后晶体管中，该制程与直到使用虚设栅极形成金属硅化物接触时所做的说明类似，这与第3f图的类似。在此情形下，在虚设栅极上不形成金属硅化物接触。例如，硬掩模可设置在虚设栅极上以防形成金属硅化物接触。
在覆盖栅极的衬底上形成介电层，如在说明图3h时所述。该介电层可用例如CMP平坦化以暴露栅极。该CMP在栅极顶端与介电层之间形成平坦表面。在有些情形下，金属硅化物接触可设置在虚设栅极上。在此情形下，该CMP或蚀刻制程可移除金属硅化物接触以暴露栅极。
进行蚀刻以使用例如光阻的蚀刻掩模移除虚设栅极。例如，该蚀刻可为非等向性蚀刻，例如RIE。虚设栅极(包括栅极电极与栅极电介质)的移除形成介电层在栅极区中的栅极沟槽开口。在衬底上形成高k电介质。该高k电介质成为介电层的衬垫，包括栅极沟槽开口。在衬底上形成金属栅极层，其填充有高k介电层做衬垫的沟槽开口。例如CMP的平坦化从介电层的表面移除多余高k介电层与金属栅极层。这在沟槽开口中形成金属栅极。
在其他具体实施例中，该制程可用来形成无接面晶体管。在无接面晶体管的情形下，图案化COI衬底的表面衬底以形成无接面晶体管的纳米线主体(nanowire body)。例如，该纳米线主体设置在BOX上。在纳米线主体形成后，用第一极性类型掺杂物掺杂它。例如，植入可用来形成第一极性类型重度掺杂主体。在其他具体实施例中，可在形成晶体管主体之前掺杂该表面衬底。
该制程继续以形成栅极层，例如栅极介电层与栅极电极层，如前述。该栅极电极层，例如多晶硅，可重度掺杂第二极性类型掺杂物。用离子植入或原位掺杂可实现该栅极电极层的掺杂。该栅极层被图案化以形成横越有重度掺杂第一极性类型掺杂物的S/D区及沟道的晶体管主体的栅极。
该制程继续进行以形成有铁电衬垫或间隔件的间隔件单元，如先前在说明图2a至图2e与图3a至图3h时所述。该制程可继续以形成BEOL电介质和互连以及其他制程以完成该装置的形成。
又在其他具体实施例中，该制程可用来形成finFET。在finFET的情形下，图案化COI衬底的表面衬底以形成鳍片主体。例如，该鳍片主体设置在BOX上。在鳍片主体形成后，掺杂第二极性类型掺杂物以用作沟道。例如，植入物可被用来形成用作finFET的沟道的第二极性类型井。在其他具体实施例中，可在形成鳍片主体之前掺杂该表面衬底。
该制程继续以形成栅极层，例如栅极介电层与栅极电极层，如前述。图案化该栅极层以形成横越鳍片主体的栅极。该制程可继续以形成LD延伸区、间隔件单元、S/D区及金属硅化物接触，如前述。在一些具体实施例中，该栅极可为虚设栅极。在此情形下，可在移除虚设栅极后形成金属栅极，如前述。该制程可继续以形成BEOL电介质和互连并连同其他制程以完成该装置的形成。
本揭示内容可用其他特定形式体现而不脱离它们的精神或本质特性。因此，前述具体实施例在各方面都应被视为仅供图解说明而不是限定描述于本文的本发明。因此，本发明的范畴是用随附权利要求书陈明，而不是以上的描述，且旨在涵盖落在该申请的意思及等效范围内的所有改变。

Claims (20)

1.一种装置，包含：
衬底，具有装置区；
栅极堆栈与第一及第二源极/漏极(S/D)区，设置在该装置区中；以及
一或多个间隔件单元，其中，该一或多个间隔件单元包含：
第一介电间隔件衬垫，沉积在该栅极堆栈的侧壁上，以及
第二负电容间隔件衬垫或层，设置在该第一介电间隔件衬垫上，其中，该负电容间隔件衬垫或层增进该栅极与该源极/漏极区之间的栅极至源极/漏极区耦合。
2.如权利要求1所述的装置，其中，该第一介电衬垫为第一L形氧化物衬垫。
3.如权利要求2所述的装置，其中，该第二负电容间隔件衬垫或层为第二L形铁电衬垫。
4.如权利要求3所述的装置，其中，该一或多个间隔件单元进一步包含第三介电间隔件，其中，该第三介电间隔件设置在由该第一L形氧化物衬垫及该第二L形铁电衬垫建立的空间中。
5.如权利要求3所述的装置，其中，该第二L形铁电衬垫包含铁电材料，例如硅酸铪(HfSiOx)。
6.如权利要求2所述的装置，其中，该第二负电容间隔件衬垫或层为一第二铁电层，以及其中，该第二铁电层至少延伸该栅极的一部分高度。
7.如权利要求6所述的装置，进一步包含：设置在该衬底上的接触，其中，该第二铁电层经设置成增进该栅极与该接触之间的栅极至接触耦合。
8.如权利要求7所述的装置，其中，该第二铁电层包含铁电材料，例如硅酸铪(HfSiOx)。
9.如权利要求1所述的装置，其中，该栅极堆栈的该源极/漏极区包含顶叠源极/漏极延伸部与隆起源极/漏极区，其中，该顶叠源极/漏极延伸部的边缘稍微延伸到该晶体管下方。
10.如权利要求1所述的装置，其中，该栅极堆栈的该源极/漏极区包含底叠源极/漏极延伸部与隆起源极/漏极区，其中，该底叠源极/漏极延伸部的边缘稍微延伸到该一或多个间隔件单元下方。
11.如权利要求1所述的装置，其中，该源极/漏极区重度掺杂第一极性类型掺杂物。
12.一种形成装置的方法，包含：
形成具有装置区的衬底；
在该装置区中形成栅极堆栈与第一及第二源极/漏极(S/D)区；以及
形成一或多个间隔件单元，其中，该一或多个间隔件单元包含：
沉积在该栅极堆栈的侧壁上的第一介电间隔件衬垫，以及
设置在该第一介电间隔件衬垫上的第二负电容间隔件衬垫或层，其中，该负电容间隔件衬垫或层增进该栅极与该源极/漏极区之间的栅极至源极/漏极区耦合。
13.如权利要求12所述的方法，其中，该第一介电衬垫为第一L形氧化物衬垫，其中，该第一L形氧化物衬垫用化学气相沉积(CVD)或临场蒸气产生技术(ISSG)形成。
14.如权利要求13所述的方法，其中，该第二负电容间隔件衬垫或层为第二L形铁电衬垫，其中，包含铁电材料的该第二L形铁电衬垫用原子层沉积(ALD)或物理气相沉积(PVD)形成。
15.如权利要求14所述的方法，其中，该一或多个间隔件单元进一步包含介电间隔件，其中，该介电间隔件设置在由该第一L形氧化物衬垫及该第二L形铁电衬垫建立的空间中。
16.如权利要求13所述的方法，其中，该第二负电容间隔件衬垫或层为第二铁电层，其中，包含铁电材料的该第二铁电层至少延伸该栅极的部分高度且由原子层沉积(ALD)或物理气相沉积(PVD)形成。
17.如权利要求16所述的方法，进一步包含：在该衬底上形成数个接触，其中，该第二铁电层增进该栅极与该接触之间的栅极至接触耦合。
18.如权利要求12所述的方法，其中，该栅极堆栈的该源极/漏极区包含顶叠源极/漏极延伸部与隆起源极/漏极区，其中，该顶叠源极/漏极延伸部的边缘稍微延伸到该晶体管下方。
19.如权利要求12所述的方法，其中，该栅极堆栈的该源极/漏极区包含底叠源极/漏极延伸部与隆起源极/漏极区，其中，该底叠源极/漏极延伸部的边缘稍微延伸到该一或多个间隔件单元下方。
20.如权利要求12所述的方法，其中，该源极/漏极区重度掺杂第一极性类型掺杂物。
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