CN109524460A - 高空穴移动率晶体管 - Google Patents
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Abstract
本发明实施例提供一种高空穴移动率晶体管，包括：背阻挡层，位于基板上；导通层，位于背阻挡层上；通道区，位于导通层中，邻近导通层与背阻挡层的介面；掺杂层，位于导通层上；栅极电极，位于掺杂层上；源极/漏极电极，分别位于栅极电极的两相对侧；及能带调整层，位于掺杂层上，并与栅极电极电连接；其中能带调整层为N型掺杂三五族半导体。本发明可形成增强型高空穴移动率晶体管，同时保持良好均匀性及通道低阻值。
Description
技术领域
本发明实施例有关于一种半导体技术，特别是有关于一种高空穴移动率晶体管。
背景技术
GaN材料因具有宽能带间隙及高速移动电子，广泛应用于高功率半导体装置当中，特别是射频与功率上的应用。
传统上，高电子移动率晶体管(High Electron Mobility Transistor，HEMT)利用三五族半导体堆叠，在其介面处形成异质接面(heterojunction)。由于异质接面处的能带弯曲，导带(conduction band)弯曲深处形成位能阱(potential well)，并在位能阱中形成二维电子气(two-dimensional electron gas，2DEG)。由于在通道中移动的是电子，因此高电子移动率晶体管为N型元件。
传统上，亦可利用三五族半导体堆叠，在其介面处形成二维空穴气(two-dimensional hold gas，2DHG)，并且利用凹蚀栅极(gate recess)的方式，改变能带结构，减少二维空穴气，形成增强型(enhancement mode，E-mode)高空穴移动率晶体管(HighHoleMobility Transistor，HHMT)。然而，由于凹蚀栅极深度与均匀性不易控制，容易导致电性参数的异常值。此外，栅极下凹的区域亦会造成通道高阻值。
虽然现有的高空穴移动率晶体管大致符合需求，但并非各方面皆令人满意，特别是增强型高空穴移动率晶体管的均匀性及通道阻值仍需进一步改善。
发明内容
本发明实施例提供一种高空穴移动率晶体管，包括：背阻挡层，位于基板上；导通层，位于背阻挡层上；通道区，位于导通层中，邻近导通层与背阻挡层的介面；掺杂层，位于导通层上；栅极电极，位于掺杂层上；源极/漏极电极，分别位于栅极电极的两相对侧；及能带调整层，位于掺杂层上，并与栅极电极电连接；其中该能带调整层为N型掺杂三五族半导体。
本发明可形成增强型高空穴移动率晶体管，同时保持良好均匀性及通道低阻值。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举数个实施例，并配合所附图式，作详细说明如下。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据一些实施例绘示出高空穴移动率晶体管的剖面示意图。
图2是根据一些实施例绘示出高空穴移动率晶体管的能带图。
图3是根据另一些实施例绘示出高空穴移动率晶体管的剖面示意图。
图4是根据又一些实施例绘示出高空穴移动率晶体管的剖面示意图。
图5是根据再一些实施例绘示出高空穴移动率晶体管的剖面示意图。
附图标号
100、200、300、400～高空穴移动率晶体管；
102～基板；
104～背阻挡层；
106～导通层；
108～掺杂层；
110～通道区；
112～能带调整层；
114～钝化层；
116～栅极电极；
118～源极/漏极电极；
120C、122C～导带；
120V、122V～价带；
120F～费米能阶；
224、324、424～介电层；
AA’～线段。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明实施例的不同特征，以下描述具体的元件及其排列的实施例以阐述本发明实施例。当然这些实施例仅用以例示，且不该以此限定本发明实施例的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明实施例，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如“在……下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。
本发明实施例提供一种高空穴移动率晶体管(high holemobility transistor，HHMT)，在通道区上形成能带调整层(band adjustment layer)，以降低能带，使二维空穴气(two-dimensional hold gas，2DHG)消失，形成增强型(enhancement mode，E-mode)高空穴移动率晶体管，此元件相较于传统工艺具较佳的均匀度，且可保持通道为低阻值。
图1绘示出本发明一些实施例的高空穴移动率晶体管100的剖面图。如图1所绘示，提供一基板102。在一些实施例中，基板102可包括Si、SiC、或Al2O3(蓝宝石(sapphire))，可为单层基板、多层基板、梯度基板、其他适当的基板或上述的组合。在一些实施例中，基板102可为单晶基板。在一些实施例中，基板102亦可包括绝缘层覆半导体(semiconductor oninsulator，SOI)基板，上述绝缘层覆半导体基板可包括底板、设置于底板上的埋藏氧化层、或设置于埋藏氧化层上的半导体层。在一些实施例中，基板102可包括单层或多层缓冲层(buffer layer)，避免硅基板与形成于其上的元件晶格失配(lattice mismatch)。在一些实施例中，基板102亦可包括III-V族半导体，例如GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、InGaAs、或上述的组合。在一些实施例中，基板为可耐受高压的基板材料。
接着，在基板102上形成背阻挡层(back barrier layer)104。在一些实施例中，背阻挡层104包括III-V族半导体，例如AlxGa1-xN或AlxInyGa1-x-yN，其中0<x<1，且0<y<1。在一些实施例中，背阻挡层104厚度介于0.1um至5um之间。在一些实施例中，可使用分子束外延法(molecular-beam epitaxy，MBE)、有机金属气相沉积法(metalorganic chemical vapordeposition，MOCVD)、化学气相沉积法(chemical vapor deposition，CVD)、氢化物气相外延法(hydride vapor phase epitaxy，HVPE)、其他适当的方法、或上述的组合在基板102上形成背阻挡层104。
接着，在背阻挡层104上形成导通层106。在一些实施例中，导通层106包括未掺杂的III-V族半导体，例如未掺杂的GaN。在一些实施例中，导通层106厚度介于0.1um至5um之间。在一些实施例中，可使用分子束外延法(molecular-beam epitaxy，MBE)、有机金属气相沉积法(metalorganic chemical vapor deposition，MOCVD)、化学气相沉积法(chemicalvapor deposition，CVD)、氢化物气相外延法(hydride vapor phase epitaxy，HVPE)、其他适当的方法、或上述的组合在背阻挡层104上形成导通层106。
接着，在导通层106上形成掺杂层108。在一些实施例中，掺杂层108包括P型掺杂III-V族半导体，例如P型掺杂的GaN。在一些实施例中，掺杂层108可以Mg、Zn、Ca、Be、Sr、Ba、Ra、或C进行掺杂，其P型掺杂浓度介于1E15/cm3至1E20/cm3之间。掺杂层108厚度介于0.1um至5um之间。在一些实施例中，可使用分子束外延法(molecular-beam epitaxy，MBE)、有机金属气相沉积法(metalorganic chemical vapor deposition，MOCVD)、化学气相沉积法(chemical vapor deposition，CVD)、氢化物气相外延法(hydride vapor phase epitaxy，HVPE)、其他适当的方法、或上述的组合在导通层106上形成掺杂层108。在一些实施例中，可使用原位(in-situ)掺杂，或以离子注入(ion implantation)的方式形成掺杂层108。
由于掺杂层108/导通层106与背阻挡层104材料能带间隙(band gap)不同之故，在掺杂层108/导通层106与背阻挡层104的介面处形成异质接面(heterojunction)，又因掺杂层108掺杂P型掺质，拉高了能带，使异质接面处能带弯曲，在价带(valence band)弯曲处形成量子阱(quantum well)，将空穴约束于量子阱中，因此在导通层106与背阻挡层104的介面处形成二维空穴气(two-dimensional hole gas，2DHG)，进而形成导通电流。如图1所示，在导通层106与背阻挡层104的介面处形成通道区110，通道区110即为二维空穴气形成导通电流之处。通道区110厚度介于1nm至100nm之间。
接着，在掺杂层108上形成能带调整层(band adjustment layer)112。在一些实施例中，能带调整层112为N型掺杂三五族半导体，包括N型掺杂的GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、或InGaAs，其N型掺杂浓度介于1E15/cm3至1E20/cm3之间。能带调整层112厚度介于10nm至5000nm之间。在一些实施例中，可使用分子束外延法(molecular-beamepitaxy，MBE)、有机金属气相沉积法(metalorganic chemical vapor deposition，MOCVD)、化学气相沉积法(chemical vapor deposition，CVD)、氢化物气相外延法(hydridevapor phase epitaxy，HVPE)、其他适当的方法、或上述的组合以沉积N型掺杂三五族半导体，再经由例如光刻工艺与刻蚀工艺，将其图案化形成能带调整层112。在一些实施例中，能带调整层112位于后续所形成的栅极电极的下方。
能带调整层112由于掺杂N型掺质，可降低能带，使高空穴移动率晶体管100成为增强型(enhancement mode，E-mode)高空穴移动率晶体管(将于下详述)。与空乏型(depletion mode，D-mode)高空穴移动率晶体管相较之下，增强型(E-mode)高空穴移动率晶体管较为安全，待机功耗(standby power dissipation)较低，亦可降低电路复杂性以及制作成本。
接着，在掺杂层108及能带调整层112上形成钝化层(passivation layer)114。钝化层114可包括SiO2、SiN3、SiON、Al2O3、AlN、聚亚酰胺(polyimide，PI)、苯环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO)、其他绝缘材料、或上述的组合。钝化层114厚度介于0.1um至1um之间。在一些实施例中，可使用有机金属气相沉积法(metalorganic chemical vapor deposition，MOCVD)、化学气相沉积法(chemical vapordeposition，CVD)、旋转涂布法(spin-coating)、其他适当的方法、或上述的组合形成钝化层114。在一些实施例中，钝化层114可顺应性地(conformally)形成于掺杂层108及能带调整层112之上。在一些实施例中，钝化层114经化学机械研磨(chemical mechanicalpolishing，CMP)而具有平坦的上表面。钝化层114可保护下方的膜层，并提供物理隔离及结构支撑。
接着，在能带调整层112上形成栅极电极116，并在栅极电极116两侧的形成源极/漏极电极118。在一些实施例中，栅极电极116可包括金属材料、多晶硅、金属硅化物、其他适当的导电材料、或上述的组合。在一些实施例中，源极/漏极电极118可包括Ti、Al、Au、Pd、其他适当的金属材料、其合金、或上述的组合。在一些实施例中，可先以光刻与刻蚀工艺在钝化层114中形成开口，使一部分能带调整层112及掺杂层108露出。再以电镀法、溅射法、电阻加热蒸发法、电子束蒸发法、物理气相沉积工艺(physical vapor deposition，PVD)、化学气相沉积法(chemical vapor deposition，CVD)、原子层沉积工艺(atomic layerdeposition，ALD)、其他适当的方法、或上述的组合在钝化层114开口处填入电极材料，以形成栅极电极116与源极/漏极电极118。
图1中的实施例仅为一范例，本发明实施例并不以此为限。例如，可在掺杂层108上另外形成其他掺杂层(图未示)，其掺质与掺杂浓度可能与掺杂层108相同或不同。如此一来，通过调整不同掺杂层的组成与浓度，可具有更高的自由度，以调整高空穴移动率晶体管的能带结构。
图2为图1中沿线段AA’的剖面方向的能带图，比较例为未设置能带调整层112的高空穴移动率晶体管的能带结构，包括导带120C及价带120V。实施例为设置能带调整层112的高空穴移动率晶体管的能带结构，包括导带122C及价带122V。在图2的比较例中，P型掺杂层108使导通层106与背阻挡层104的介面处量子阱能量高于费米能阶(fermi level)120F，因此在导通层106中的费米能阶以上形成二维空穴气，进而形成导通电流。
在图2的实施例中，能带调整层112为N型掺杂三五族半导体，N型掺杂造成能带降低，使导通层106与背阻挡层104的介面处价带122V的能量低于费米能阶(fermi level)120F，导致导通层106中无二维空穴气产生，因而无导通电流。
上述实施例中，由于能带调整层112降低能带，未外加栅极电压时，高空穴移动率晶体管100为截止状态，因此高空穴移动率晶体管100为增强型(enhancement mode，E-mode)高空穴移动率晶体管。
如上所述，本发明在高空穴移动率晶体管的通道区上设置能带调整层，利用N型掺杂改变能带，形成增强型高空穴移动率晶体管。由于并非使用传统的凹蚀栅极的方式形成，可避免因凹蚀栅极而导致均匀性不佳的问题，同时维持低通道阻值。
图3绘示出本发明另一些实施例的高空穴移动率晶体管200的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例的差别在于，在能带调整层112与栅极电极116之间进一步设置了介电层224，形成金属-绝缘体-半导体(metal-insulator-semiconductor，MIS)结构。介电层224包括SiO2、SiN3、SiON、Al2O3、MgO、Sc2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO2、ZnO2、ZrO2、AlSiN3、SiC、或Ta2O5、类似的材料、或上述的组合。在一些实施例中，可使用化学气相沉积法(chemical vapor deposition，CVD)、等离子体强化化学气相沉积(plasmaenhanced CVD，PECVD)、高密度等离子体化学气相沉积(high density plasma CVD，HDPCVD)、原子层沉积工艺(atomic layer deposition，ALD)、旋转涂布法(spin-coating)、及/或其他合适技术沉积介电材料，再经由例如光刻工艺与刻蚀工艺，将其图案化形成介电层224。介电层224可降低栅极漏电电流，提升栅极可承受的电压范围，进一步使通道阻值降低。介电层224厚度介于1nm至100nm之间。若介电层224厚度太厚，则可能影响元件速度，若介电层224厚度太薄，则可能增加栅极漏电电流。
如图3所示的实施例中，在增强型高空穴移动率晶体管的能带调整层与栅极电极间设置介电层，可降低栅极漏电电流，并提升栅极可承受的电压范围。
图4绘示出本发明另一些实施例的高空穴移动率晶体管300的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例的差别在于，介电层324延伸至掺杂层108的上表面。
相较于增强型高空穴移动率晶体管200的工艺，增强型高空穴移动率晶体管300的工艺在形成能带调整层112后，顺应性地(conformally)形成介电层324于掺杂层108及能带调整层112上，接着再形成钝化层114。
介电层324可降低栅极漏电电流，提升栅极可承受的电压范围，进一步使通道阻值降低。同时，由于未对介电层324进行刻蚀工艺，增强型高空穴移动率晶体管300工艺可节省生产时间及成本。
图5绘示出本发明另一些实施例的高空穴移动率晶体管400的剖面图。其中与前述实施例相同或相似的工艺或元件将沿用相同的元件符号，其详细内容将不再赘述。与前述实施例的差别在于，介电层424延伸至钝化层114的上表面。
相较于增强型高空穴移动率晶体管200的工艺，增强型高空穴移动率晶体管400工艺在形成钝化层114后，经由例如光刻工艺与刻蚀工艺，在钝化层114中形成开口，使一部分的能带调整层112露出。接着，顺应性地(conformally)形成介电层424于能带调整层112及钝化层114上，再形成栅极电极116。
介电层424可降低栅极漏电电流，提升栅极可承受的电压范围，进一步使通道阻值降低。增强型高空穴移动率晶体管400的工艺提供另一种形成介电层424的方式，可视工艺需求选择。
综上所述，本发明实施例提供一种高空穴移动率晶体管(High HoleMobilityTransistor，HHMT)结构，于通道区上方形成能带调整层，通过能带结构改变，使局部二维空穴气(two-dimensional hole gas，2DHG)消失，形成增强型高空穴移动率晶体管，同时保持良好均匀性及通道低阻值。此外，可在能带调整层与栅极电极间设置介电层，降低栅极漏电电流，提升栅极可承受的电压范围，进一步使通道阻值降低。
上述内容概述许多实施例的特征，因此任何所属技术领域中相关技术人员，可更加理解本发明实施例的各面向。任何所属技术领域中相关技术人员，可能无困难地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与本发明实施例相同的目的及/或得到相同的优点。任何所属技术领域中相关技术人员也应了解，在不脱离本发明实施例的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本发明实施例的精神及范围。
Claims (14)
1.一种高空穴移动率晶体管，其特征在于，包括：
一背阻挡层，位于一基板上；
一导通层，位于该背阻挡层上；
一通道区，位于该导通层中，邻近该导通层与该背阻挡层的一介面；
一掺杂层，位于该导通层上；
一栅极电极，位于该掺杂层上；
一源极/漏极电极，分别位于该栅极电极的两相对侧；及
一能带调整层，位于该掺杂层上，并与该栅极电极电连接；
其中该能带调整层为N型掺杂三五族半导体。
2.如权利要求1所述的高空穴移动率晶体管，其特征在于，该能带调整层包括N型掺杂的GaN、AlGaN、AlN、GaAs、AlGaAs、InP、InAlAs、或InGaAs。
3.如权利要求1所述的高空穴移动率晶体管，其特征在于，该能带调整层的N型掺杂浓度介于1E15/cm3至1E20/cm3之间。
4.如权利要求1所述的高空穴移动率晶体管，其特征在于，该背阻挡层包括AlxGa1-xN或AlxInyGa1-x-yN，其中0<x<1及0<y<1。
5.如权利要求1所述的高空穴移动率晶体管，其特征在于，该导通层包括GaN。
6.如权利要求1所述的高空穴移动率晶体管，其特征在于，该掺杂层包括P型掺杂的GaN。
7.如权利要求6所述的高空穴移动率晶体管，其特征在于，该掺杂层以Mg、Zn、Ca、Be、Sr、Ba、Ra、或C进行掺杂。
8.如权利要求1所述的高空穴移动率晶体管，其特征在于，该基板包括三五族半导体。
9.如权利要求1所述的高空穴移动率晶体管，其特征在于，更包括：
一钝化层，覆盖于该掺杂层与该能带调整层之上。
10.如权利要求9所述的高空穴移动率晶体管，其特征在于，该钝化层包括SiO2、SiN3、SiON、Al2O3、AlN、聚亚酰胺、苯环丁烯、或聚苯并恶唑。
11.如权利要求9所述的高空穴移动率晶体管，其特征在于，更包括：
一介电层，位于该能带调整层与该栅极电极之间。
12.如权利要求11所述的高空穴移动率晶体管，其特征在于，该介电层包括SiO2、SiN3、SiON、Al2O3、MgO、Sc2O3、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO2、ZnO2、ZrO2、AlSiN3、SiC、或Ta2O5。
13.如权利要求11所述的高空穴移动率晶体管，其特征在于，该介电层延伸至该掺杂层的上表面。
14.如权利要求11所述的高空穴移动率晶体管，其特征在于，该介电层延伸至该钝化层的上表面。
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