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CN109300874B - 并联结构及其制造方法及包括该并联结构的电子设备 - Google Patents

并联结构及其制造方法及包括该并联结构的电子设备 Download PDF

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Abstract

公开了一种并联结构及其制造方法以及包括该并联结构的电子设备。并联结构包括包括在衬底上交替叠置的源/漏层和沟道层以及分别绕各沟道层的至少部分外周形成的栅堆叠。各沟道层、其上下两侧的源/漏层以及绕其形成的栅堆叠构成相应的半导体器件。在各半导体器件中，相应沟道层上下两侧的源/漏层之一与设于有源区外周的第一导电通道相接触，另一源/漏层与设于有源区外周的第二导电通道相接触，且绕该沟道层形成的栅堆叠与设于有源区外周的第三导电通道相接触。第一导电通道对于所有半导体器件是公共的，第二导电通道对于所有半导体器件是公共的，且第三导电通道对于所有半导体器件是公共的。

Description

并联结构及其制造方法及包括该并联结构的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及半导体器件的紧凑并联结构及其制造方法以及包括这种并联结构的电子设备。
背景技术
竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制、小亚阈值摆幅以及由此导致的低功耗。这使得能够将器件进一步缩小以增大集成密度。在一些应用中需要并联连接若干晶体管，例如为了获得大的驱动电流以便驱动其他器件。可以将这些晶体管竖直叠置以节省面积。但是，晶体管之间的互连形成存在难度。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种半导体器件的紧凑并联结构及其制造方法以及包括这种并联结构的电子设备。
根据本公开的一个方面，提供了一种半导体器件的并联结构，包括：设于衬底上的竖直有源区，包括：在衬底上沿竖直方向依次设置的多个源/漏层；以及分别设置在各对相邻的源/漏层之间的两个或更多沟道层；分别绕各沟道层的至少部分外周形成的栅堆叠。各沟道层、该沟道层上下两侧的源/漏层以及绕该沟道层形成的栅堆叠构成相应的半导体器件。在各半导体器件中，相应沟道层上下两侧的源/漏层中的一个源/漏层与设于有源区外周的第一导电通道相接触，另一源/漏层与设于有源区外周的第二导电通道相接触，且绕该沟道层形成的栅堆叠与设于有源区外周的第三导电通道相接触。第一导电通道对于所有半导体器件是公共的，第二导电通道对于所有半导体器件是公共的，且第三导电通道对于所有半导体器件是公共的。
根据本公开的另一方面，提供了一种制造半导体器件的并联结构的方法，包括：在衬底上设置半导体叠层，所述半导体叠层包括沿竖直方向依次设置的多个源/漏层以及分别设置在各对相邻的源/漏层之间的两个或更多沟道层；将所述半导体叠层构图为预定形状以限定有源区；绕各沟道层的至少部分外周形成相应的栅堆叠；在有源区和栅堆叠的外周上形成隔离层；以及在隔离层的侧壁上形成第一导电通道、第二导电通道和第三导电通道，其中，确定所述预定形状与所形成的栅堆叠的形状，使得在各半导体器件中，相应沟道层上下两侧的源/漏层中的一个源/漏层穿过隔离层而与所述第一导电通道相接触，另一源/漏层穿过隔离层而与所述第二导电通道相接触，且相应栅堆叠穿过隔离层而与所述第三导电通道相接触。
根据本公开的另一方面，提供了一种电子设备，包括上述并联结构。
根据本公开的实施例，各半导体器件彼此竖直叠置，以节省面积。导电通道可以绕有源区的外周形成，于是需要彼此电连接的层可以延伸以接触相应的导电通道，从而便于实现串联连接。另外，到导电通道的接触部可以设置于有源区的顶部上，从而至少减少甚至消除接触部在横向上的偏移，并因此减小器件整体所占面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至20(b)示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图1、2是截面图，图3(a)是俯视图，图3(b)、4、5(a)、6(a)、7(a)、8(a)、9(a)、10(a)、11(a)、12(a)、13(a)、14(a)、15(a)、16(a)是沿图3(a)中AA′线的截面图，图5(b)、6(b)、7(b)、8(b)、9(b)、10(b)、11(b)、12(b)、13(b)、14(b)、15(b)、16(b)是沿图3(a)中BB′线的截面图，图17(c)是俯视图，17(a)是沿图17(c)中AA′线的截面图，17(b)是沿图17(c)中BB′线的截面图，图18(c)是俯视图，18(a)是沿图18(c)中AA′线的截面图，18(b)是沿图18(c)中BB′线的截面图，图19(a)是俯视图，19(b)是沿图19(a)中BB′线的截面图，图20(a)是俯视图，20(b)是沿图20(a)中BB′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上彼此叠置的多个竖直型半导体器件。所谓“竖直型”器件，是指器件的有源区沿竖直方向(例如，沿大致垂直于衬底表面的方向)延伸。根据本公开的实施例，各半导体器件的竖直有源区可以包括依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。
根据本公开的实施例，半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同或者相反的导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
根据本公开的实施例，在隧穿FET的情况下，相邻半导体器件之间的源/漏层可以具有相反的掺杂类型，从而形成pn结。这种pn结可以通过源/漏层表面处形成的导电材料如金属或金属硅化物而短路。
栅堆叠可以绕沟道层的至少部分外周形成。根据本公开的实施例，栅堆叠可以自对准于沟道层。例如，栅堆叠可以与沟道层实质上共面。特别是，栅堆叠所占据的空间可以由沟道层与第一、第二源/漏层之间的界面来限定。这种情况下，栅堆叠的上表面可以与沟道层的上表面实质上共面，且栅堆叠的下表面可以与沟道层的下表面实质上共面。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层可以相对于源/漏层具有刻蚀选择性，例如包括不同的半导体材料。这样，有利于分别对沟道层和源/漏层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以相对于彼此具有刻蚀选择性，以便对它们分别进行处理。
根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。
在并联连接中，各半导体器件可以电连接在第一导电通道和第二导电通道之间。更具体地，各半导体器件的一个源/漏极可以共同电连接到第一导电通道，而另一源/漏极可以共同电连接到第二导电通道。另外，各半导体器件的栅极可以彼此电连接在一起。于是，在并联连接中，可以提供三个公共导电通道：源/漏层所连接到的第一、第二导电通道以及栅堆叠(特别是其中的栅导体层)所连接到的第三导电通道。
第一至第三导电通道可以设置在有源区的外周，这样，源/漏层和栅堆叠可以通过横向延伸到相应导电通道来形成所需电连接。各导电通道在竖直方向上的延伸范围应覆盖彼此叠置的各半导体器件，以便各半导体器件的相应源/漏层和栅堆叠只需横向延伸即可连接到相应导电通道。为制作方便，各导电通道可以沿竖直方向(例如，大致垂直于衬底表面的方向)延伸。另外，为避免彼此之间的相互干扰，各导电通道可以处于沿有源区的周向的不同范围中。例如，导电通道可以设置在有源区的不同侧，例如可以彼此对向设置。
对于各半导体器件而言，其第一源/漏层应电连接至第一导电通道和第二导电通道之一，而第二源/漏层应电连接至第一导电通道和第二导电通道中另一个。另外，根据本公开的实施例，相邻的两个半导体器件之间的源/漏层可以由这两个半导体器件共享。也即，对于相邻的两个半导体器件，下方半导体器件的第二源/漏层和上方半导体器件的第一源/漏层可以是同一层(或者可以彼此电连接在一起)，且可以电连接至第一导电通道和第二导电通道之一。另外，下方半导体器件的第一源/漏层和上方半导体器件的第二源/漏层可以电连接至第一导电通道和第二导电通道中另一个。这样，得到并联连接。
于是，假设各半导体器件从下至上编号且第一半导体器件(即，最下方的半导体器件)的第一源/漏层连接至第一导电通道，那么第一半导体器件的第二源/漏层(也即，第二半导体器件的第一源/漏层)连接至第二导电通道，第二半导体器件的第二源/漏层(也即，第三半导体器件的第一源/漏层)连接至第一导电通道，第三半导体器件的第二源/漏层(也即，第四半导体器件的第一源/漏层)连接至第二导电通道，以此类推。
因此，第一半导体器件的第一源/漏层、第二半导体器件的第二源/漏层(也即，第三半导体器件的第一源/漏层)...可以向着第一导电通道横向延伸，第一半导体器件的第二源/漏层(也即，第二半导体器件的第一源/漏层)、第三半导体器件的第二源/漏层(也即，第四半导体器件的第一源/漏层)...可以向着第二导电通道横向延伸。向着相同导电通道延伸的源/漏层可以相同地处理，故而可以具有相同的材料；而向着不同导电通道延伸的源/漏层需要不同地处理，故而相对于彼此可以具有刻蚀选择性。
根据本公开的实施例，到第一导电通道的第一接触部、到第二导电通道的第二接触部以及到栅堆叠的第三接触部中至少之一可以设置在有源区的顶部上，从而至少部分地与有源区的主体(以及绕沟道层形成的栅堆叠)相交迭，以节省占用面积。例如，第一接触部、第二接触部和第三接触部中至少之一可以相对于有源区中至少一层以及绕沟道层形成的栅堆叠的外周所限定的区域至少部分地处于内侧。接触部可以通过桥接部分连接到相应的导电通道。这种桥接部分可以通过设置在有源区顶面上方的导电层来形成，且不同的桥接部分可以彼此大致共面。
根据本公开的实施例，可以在有源区和栅堆叠的外周侧壁上形成隔离层，以避免有源区中的层以及栅堆叠与导电通道之间不期望的电连接。对于不希望与导电通道电连接的层，可以使其外侧壁相对于隔离层的表面向内凹入且因此该层被隔离层所覆盖，于是隔离层可以避免该层与导电通道相接触而形成电连接。另一方面，对于要与导电通道电连接的层，可以使其在至少部分区域穿透隔离层而露出(特别是其侧壁)，并因此与导电通道相接触而形成电连接。例如，这可以通过使该层至少在该部分区域中相对于其他层伸出来形成，这种情况下，隔离层可以在覆盖其他层的同时露出该层。
类似地，可以在有源区的顶部上形成电介质层，以避免在有源区顶部上形成的接触部与顶层的源/漏层之间不期望的电连接。这种电介质层例如可以结合下述的硬掩模层来提供。例如，第一接触部、第二接触部和第三接触部中至少之一可以形成在电介质层上。
这种半导体器件例如可以如下制造。
根据本公开的实施例，可以在衬底上设置半导体叠层，半导体叠层包括沿竖直方向依次设置的多个源/漏层以及分别设置在各对相邻的源/漏层之间的两个或更多沟道层。例如，这可以通过交替叠置源/漏层和沟道层来形成。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。另外，如上所述，沟道层之间的源/漏层可以被一体掺杂为同一类型，从而该源/漏层可由其上下方的沟道层所共享；或者，源/漏层可以包括子层，例如两个子层，至少部分子层可以分别掺杂为不同类型。对于同一沟道层，其上下方的源/漏层或子层可以被掺杂为相同的导电类型(常规FET)或者相反的导电类型(隧穿FET)。
对于上述半导体叠层，可以在其中限定有源区。例如，可以将叠层中的各层依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状，各层之间可以相对凹入或伸出以便与随后形成的导电通道之间形成期望的电接触，如上所述。然后，可以绕沟道层的至少部分外周形成栅堆叠。
可以在该叠层和栅堆叠的外周形成隔离层，以封入不需要进行电连接的侧壁，而露出需要电连接的侧壁。然后，可以在隔离层的侧壁上形成与隔离层处露出的侧壁相接触的导电通道，并可以在叠层的顶部上形成与导电通道相接触的接触部。
由于叠层中各层以及栅堆叠之间可能需要相对凹入/伸出，为便于构图，可以在叠层的顶部上设置硬掩模层。该硬掩模层可以限定有源区的主体位置。可以通过对某一层进行选择性刻蚀来使该层相对凹入(从而其他层相对于该层相对伸出)。在后继工艺中，可以该硬掩模层的外周侧壁为基准，对于不需要相对伸出的层，可以使其外周侧壁相对于硬掩模层的外周侧壁向内凹入，而对于需要相对伸出的层，可以使其外周侧壁与硬掩模的外周侧壁基本共面。在形成隔离层时，同样可以该硬掩模层为掩模。这样，隔离层的外周侧壁也可以与硬掩模层的外周侧壁基本共面，且因此可以露出相对伸出的层的外周侧壁。
例如，可以利用硬掩模层作为掩模，来对叠层进行构图。之后，可以选择性刻蚀沟道层，使其外周相对于硬掩模层的外周向内侧凹入。在沟道层相对于硬掩模层外周的凹入中可以形成牺牲栅。在第一导电通道要形成在其中的沿有源区周向的第一范围中，与第一导电通道相连接的源/漏层要相对伸出(而在沿有源区周向的其余范围中可以相对凹进，以避免不必要的电连接)。为此，例如可以在第一范围中形成第一遮蔽层，以在第一范围中遮蔽这些源/漏层的侧壁。在存在第一遮蔽层的情况下，选择性刻蚀这些源/漏层，使其外周相对于硬掩模层的外周向内侧凹入。在这种凹入中可以形成第一部分隔离层。类似地，在第二导电通道要形成在其中的沿有源区周向的第二范围中，与第二导电通道相连接的源/漏层要相对伸出(而在沿有源区周向的其余范围中可以相对凹进，以避免不必要的电连接)。为此，例如可以在第二范围中形成第二遮蔽层，以在第二范围中遮蔽这些源/漏层的侧壁。在存在第二遮蔽层的情况下，选择性刻蚀这些源/漏层，使其外周相对于硬掩模层的外周向内侧凹入。在这种凹入中可以形成第二部分隔离层。然后，可以进行替代栅工艺，将牺牲栅替换为栅堆叠。类似地，在第三导电通道要形成在其中的沿有源区周向的第三范围中，与第三导电通道相连接的栅堆叠要相对伸出(而在沿有源区周向的其余范围中可以相对凹进，以避免不必要的电连接)。为此，例如可以在第三范围中形成第三遮蔽层，以在第三范围中遮蔽栅堆叠的侧壁。在存在第三遮蔽层的情况下，选择性刻蚀栅堆叠，使其外周相对于硬掩模层的外周向内侧凹入。在这种凹入中可以形成第三部分隔离层。这样，隔离层(第一部分隔离层+第二部分隔离层+第三部分隔离层)将叠层和栅堆叠封入，但在第一范围处露出要与第一导电通道连接的源/漏层的侧壁，在第二范围处露出要与第二导电通道连接的源/漏层的侧壁，在第三范围处露出要与第三导电通道连接的栅堆叠的侧壁。第一至第三范围均可以包括若干个分立的子范围，且子范围的大小可以不同。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至20(b)示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，可以形成阱区1001w。如果要形成p型器件，则阱区1001w可以是n型阱；如果要形成n型器件，则阱区1001w可以是p型阱。阱区1001w例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成，掺杂浓度可以为约1E17-2E19cm-3。本领域存在多种方式来设置这种阱区，在此不再赘述。
如图2所示，在衬底1001上，可以通过例如外延生长，依次形成源/漏层1003-1、1007-1、1003-2、1007-2和沟道层1005-1、1005-2、1005-3交替叠置的堆叠。这些都是半导体材料层。如上所述，沟道层相对于源/漏层可以具有刻蚀选择性，同一沟道层上下两侧的源/漏层可以相对于彼此具有刻蚀选择性。例如，沟道层1005-1、1005-2、1005-3可以包括相同的材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm。源/漏层1003-1和1003-2可以包括相同的材料如SiGe(Ge的原子百分比可以为约10-40％，可以不同于例如小于沟道层中的Ge原子百分比以提供刻蚀选择性)，厚度为约10-50nm。源/漏层1007-1和1007-2可以包括相同的材料如Si，厚度为约10-50nm。
在生长源/漏层和沟道层时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将源/漏层1003-1、1007-1、1003-2、1007-2掺杂为n型，掺杂浓度可以为约1E18-1E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将源/漏层1003-1、1007-1、1003-2、1007-2掺杂为p型，掺杂浓度可以为约1E18-2E20cm-3。沟道层1005-1、1005-2、1005-3可以未有意掺杂，或轻掺杂以调节器件阈值电压(Vt)。另外，掺杂浓度的不同也可以提供刻蚀选择性。在形成隧穿FET的情况下，同一沟道层上下的源/漏层可以被掺杂为相反的导电类型。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。
在该示例中，形成了三个沟道层1005-1、1005-2、1005-3，相应地随后可形成三个彼此叠置的半导体器件。但是，本公开不限于此，而是可以形成更多如四个或更多或者更少如一个或两个半导体器件。
在堆叠上，可以形成硬掩模层。硬掩模层可以包括叠层结构，例如刻蚀停止层1009、第一子掩模层1011和第二子掩模层1015。在此，为了以下形成导电通道的方便，在第一子掩模层1011和第二子掩模层1015之间可以插入导电材料层1013。在此，第一子掩模层1011(和刻蚀停止层1009)为电介质材料如低k电介质材料，可以在之后用于其上方形成的接触部和导电通道等电连接部件与下方的器件之间的电隔离。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约2-5nm，可以通过淀积或热氧化形成；第一子掩模层1011可以包括氮化物(例如，氮化硅)或低k电介质材料(例如，碳化硅基材料)，厚度为约10-100nm，可以通过淀积形成；导电材料层1013可以包括导电材料如金属硅化物(例如，含Co、Ni或Ti的硅化物)，厚度为约5-20nm，可以通过硅化反应形成；第二子掩模层1015可以包括氮化物，厚度为约10-100nm，可以通过淀积形成。
接下来，可以限定器件的有源区。例如，这可以如下进行。
如图3(a)和3(b)所示，可以在硬掩模层上形成光刻胶1017。通过光刻(曝光和显影)将光刻胶1017构图为所需形状(在该示例中，大致矩形)。如图3(a)中的俯视图所示，光刻胶1017限定的图案处于阱区1001w的范围内。当然，光刻胶1017的图案不限于矩形，而可以是其他各种合适的形状，例如圆形、椭圆形、方形等。
可以将光刻胶1017的图案随后转移到硬掩模层中，并继而转移到下方的半导体层中。具体地，如图4所示，可以构图后的光刻胶为掩模，依次对硬掩模层、源/漏层1007-2、沟道层1005-3、源/漏层1003-2、沟道层1005-2、源/漏层1007-1、沟道层1005-1和源/漏层1003-1进行选择性刻蚀如反应离子刻蚀(RIE)。在该示例中，刻蚀进行到衬底1001中(但并未进行到阱区1001w的底面处)，以便在衬底1001中开槽，从而随后在槽中形成浅槽隔离(STI)。刻蚀后的源/漏层和沟道层形成柱状(在本示例中，截面为矩形的六面体柱状)，限定了有源区。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1017。当前，有源区中各层的外周侧面与硬掩模层的外周侧壁基本上共面，在后继工艺中，还可以对有源区中层的形状按照需要进行调整(例如，使其侧壁凹入)。
在衬底1001中形成的槽中，可以填充电介质材料，以形成STI。例如，如图5(a)和5(b)所示，可以在图4所示的结构上淀积氧化物，对氧化物进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层如第二子掩模层1015为停止层)，并回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)，来形成STI 1019。所形成的STI 1019围绕有源区，实现有源区之间的电隔离。在此，回蚀后STI 1019的顶面可以低于衬底1001的顶面，从而STI 1019可以露出部分阱区1001W。
然后，如图6(a)和6(b)所示，可以使沟道层的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，以便随后可以在硬掩模层限定的范围内形成栅堆叠。这是有利的，因为可以硬掩模层的外周侧壁为基准来定义有源区中各层和栅堆叠的相对凹入/伸出。在一个示例中，这可以通过相对于各源/漏层，进一步选择性刻蚀沟道层1005-1、1005-2、1005-3来实现。如上所述，由于沟道层与源/漏层之间的刻蚀选择性，可以实现这种选择性刻蚀。选择性刻蚀可以使用原子层刻蚀(Atomic LayerEtch，ALE)或者数字化刻蚀(Digital Etch)的方法进行精确可控的刻蚀。
沟道层的外周相对于源/漏层的外周这种凹入有利于随后栅堆叠的形成。但是，本公开不限于此。沟道层的外周侧壁可以相对于硬掩模层的外周侧壁凹入(以便使用硬掩模层为基准)，但并不相对于源/漏层的外周侧壁凹入(例如，通过对源/漏层和沟道层进行大致相同程度的刻蚀)。这种情况下，也可以绕沟道层的外周形成栅堆叠。对于竖直型器件的栅堆叠形成，本领域存在多种方式，在此不再赘述。
在该示例中，不考虑各向异性，假定对沟道层1005-1、1005-2、1005-3的选择性刻蚀在各方向上基本上等同地进行。于是，刻蚀后各沟道层1005-1、1005-2、1005-3仍然呈现基本矩形状，例如矩形的短边长度为w1、长边长度为w2。w1可以控制器件的静电学特性如短沟道效应等，w2可以限定器件宽度或者说能导通的电流量。
在沟道层相对于源/漏层的外周形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图6(a)和6(b)所示的结构上淀积氮氧化物(例如，氮氧化硅)或碳化硅(不同于硬掩模层的材料，以便于后继进行选择性刻蚀)，然后对淀积的氮氧化物或碳化硅进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮氧化物或碳化硅可仅留在凹入内，形成牺牲栅1021，如图7(a)和7(b)所示。这种情况下，牺牲栅1021可以基本上填满上述凹入。
接下来，可以对源/漏层的形状进行调整，以实现所需的相对凹入/伸出。为实现并联连接，同一沟道层上下两侧的源/漏层需要连接到不同的导电通道，故而需要在不同区域处伸出。
为此，如图8(a)和8(b)所示，可以在源/漏层1003-1和1003-2要相对伸出的区域(称为“第一区域”)处，形成第一遮蔽层1023a，以便遮蔽源/漏层1003-1和1003-2的侧壁。例如，可以通过侧墙(spacer)形成工艺(例如，共形淀积且随后沿竖直方向进行RIE)，在图7(a)和7(b)所示的结构中，在STI 1019上，绕相对于STI 1019的突出结构(衬底突出于STI109上方的部分、牺牲栅1021、各源/漏层)的侧壁形成侧墙。例如，侧墙可以包括Si。然后，可以利用光刻胶遮蔽第一区域处的侧墙，而露出其余部分的侧墙。通过选择性刻蚀如RIE去除露出的侧墙部分，从而在第一区域处留下侧墙，形成第一遮蔽层1023a，之后可以去除光刻胶。
在该示例中，仅在图3(a)所示俯视图的下侧边缘(对应于图8(b)中的左侧边缘)处形成第一遮蔽层1023a(从而随后源/漏层1003-1和1003-2可以在该处相对伸出)。但是，本公开不限于此。第一遮蔽层1023a可以遮蔽源/漏层1003-1和1003-2的更多侧壁，例如，第一区域可以包括多个分离的子区域。这可以改善器件性能，例如RC延迟。
然后，如图9(a)和9(b)所示，可以使源/漏层1003-1和1003-2的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过选择性刻蚀源/漏层1003-1和1003-2来实现。由于第一遮蔽层1023a的存在，源/漏层1003-1和1003-2在第一区域处的侧壁并未凹入，并因此相对伸出。
在附图中，示出了刻蚀后源/漏层1003-1和1003-2的外周侧壁相对于沟道层的外周侧壁仍然相对伸出。但是，本公开不限于此。例如，刻蚀后源/漏层1003-1和1003-2的外周侧壁可以相对于沟道层的外周侧壁基本上一致或者甚至相对凹入。为避免对沟道层的损坏，对于源/漏层1003-1和1003-2的刻蚀配方可以选择为基本不影响沟道层。随后，可以通过选择性刻蚀如RIE，去除第一遮蔽层1023a。
对于源/漏层1003-1和1003-2，可以在其周围形成隔离层1025。例如，如图10(a)和10(b)所示，可以通过在图9(a)和9(b)所示的结构(去除第一遮蔽层1023a)上，淀积电介质层，特别是低k电介质层如低k碳化硅，且然后进行回蚀来形成隔离层1025。回蚀可以通过沿竖直方向进行RIE来进行，这样隔离层1025可以留于硬掩模层下方，且外周侧壁可以与硬掩模层的外周侧壁保持基本共面。于是，源/漏层1003-1和1003-2的侧壁除了在第一区域处露出之外，其余均被隔离层1025所覆盖。这种隔离层1025可以自对准于源/漏层1003-1和1003-2。
接下来，可以对另外的源/漏层1007-1和1007-2进行类似地处理。
例如，如图11(a)和11(b)所示，可以在源/漏层1007-1和1007-2要相对伸出的区域(称为“第二区域”)处，形成第二遮蔽层1023b，以便遮蔽源/漏层1007-1和1007-2的侧壁。例如，可以通过侧墙(spacer)形成工艺(例如，共形淀积且随后沿竖直方向进行RIE)，在图10(a)和10(b)所示的结构中，在STI 1019上，绕相对于STI 1019的突出结构(衬底突出于STI109上方的部分、牺牲栅1021、隔离层1025、各源/漏层)的侧壁形成侧墙。例如，侧墙可以包括SiGe。然后，可以利用光刻胶遮蔽第二区域处的侧墙，而露出其余部分的侧墙。通过选择性刻蚀如RIE去除露出的侧墙部分，从而在第二区域处留下侧墙，形成第二遮蔽层1023b，之后可以去除光刻胶。
在该示例中，仅在图3(a)所示俯视图的上侧边缘(对应于图11(b)中的右侧边缘)处形成第二遮蔽层1023b(从而随后源/漏层1007-1和1007-2可以在该处相对伸出)。但是，本公开不限于此。第二遮蔽层1023b可以遮蔽源/漏层1007-1和1007-2的更多侧壁，例如，第二区域可以包括多个分离的子区域。这可以改善器件性能，例如RC延迟。
在此，第一区域和第二区域彼此相对设置，以尽量避免随后分别在这两个区域中形成的导电通道之间的相互干扰。
然后，如图12(a)和12(b)所示，可以使源/漏层1007-1和1007-2的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过选择性刻蚀(例如，使用TMAH溶液湿法腐蚀)源/漏层1007-1和1007-2来实现。由于第二遮蔽层1023b的存在，源/漏层1007-1和1007-2在第二区域处的侧壁并未凹入，并因此相对伸出。
在附图中，示出了刻蚀后源/漏层1007-1和1007-2的外周侧壁相对于沟道层的外周侧壁仍然相对伸出。但是，本公开不限于此。例如，刻蚀后源/漏层1007-1和1007-2的外周侧壁可以相对于沟道层的外周侧壁基本上一致或者甚至相对凹入。为避免对沟道层的损坏，对于源/漏层1007-1和1007-2的刻蚀配方可以选择为基本不影响沟道层。随后，可以通过选择性刻蚀如RIE，去除第二遮蔽层1023b。
另外，在该示例中，由于衬底1001与源/漏层1007-1和1007-2包括相同的材料(Si)，因此衬底1001也可以被刻蚀。在此，刻蚀没有进行到阱区1001w的底部。
对于源/漏层1007-1和1007-2，可以在其周围形成隔离层。例如，如图13(a)和13(b)所示，可以通过在图12(a)和12(b)所示的结构(去除第二遮蔽层1023b)上，淀积电介质层，特别是低k电介质层如低k碳化硅，且然后进行回蚀来形成隔离层。在此形成的隔离层与之前形成的隔离层1025可以包括相同的材料，因此被一体示出为1025′。回蚀可以通过沿竖直方向进行RIE来进行，这样隔离层1025′可以留于硬掩模层下方，且外周侧壁可以与硬掩模层的外周侧壁保持基本共面。于是，源/漏层1007-1和1007-2的侧壁除了在第二区域处露出之外，其余均被隔离层1025′所覆盖。这种隔离层可以自对准于源/漏层1007-1和1007-2。
根据其他实施例，为了改善电接触特性，可以在源/漏层的表面上形成金属硅化物。例如，可以先不形成隔离层1025′，而是去除隔离层1025。这样，各源/漏层1003-1、1003-2、1007-1和1007-2的侧壁可以露出。然后，可以通过淀积例如化学气相淀积(CVD)、原子层外延(ALE)、物理气相淀积(PVD)等，形成金属层如Ni或NiPt，并进行退火以发生硅化反应，从而生成金属硅化物如NiPtSi。之后，可以去除未反应的金属层。之后，可以形成上述的隔离层1025′。
在对源/漏层的形状进行调整之后，可以进行替代栅工艺。
例如，如图14(a)和14(b)所示，可以通过选择性刻蚀，去除牺牲栅1021，以释放该凹入中的空间，并在所释放的空间中形成栅堆叠。具体地，可以在图13(a)和13(b)所示的结构(去除牺牲栅1021)上依次淀积栅介质层1027和栅导体层1029，并对所淀积的栅导体层1029(以及可选地栅介质层1027)进行回蚀。回蚀可以通过沿竖直方向进行RIE来进行。于是，栅堆叠可以留于硬掩模层下方，其外周侧壁可以与硬掩模层的外周侧壁基本共面。例如，栅介质层1027可以包括高k栅介质如HfO2；栅导体层1029可以包括金属栅导体。另外，在栅介质层1027和栅导体层1029之间，还可以形成功函数调节层。在形成栅介质层1027之前，还可以形成例如氧化物的界面层。
由于当前在第一区域处源/漏层1003-1、1003-2和栅堆叠特别是栅导体层1029的侧壁基本共面(参见图14(b)中左侧侧壁处)，因此在形成到源/漏层1003-1、1003-2的第一导电通道时，该第一导电通道电会与栅导体层1029相接触。为避免这种情况，可以至少在第一区域处使栅堆叠特别是栅导体层1029的侧壁相对凹入。另外，由于当前在第二区域处源/漏层1007-1、1007-2和栅堆叠特别是栅导体层1029的侧壁基本共面(参见图14(b)中右侧侧壁处)，因此在形成到源/漏层1007-1、1007-2的第二导电通道时，该第二导电通道也会与栅导体层1029相接触。为避免这种情况，可以至少在第二区域处使栅堆叠特别是栅导体层1029的侧壁相对凹入。另外，为了形成到栅导体层1029的第三导电通道，栅导体层1029可以在不同于第一、第二区域的第三区域处相对伸出。
为此，如图15(a)和15(b)所示，可以形成第三遮蔽层1031，该第三遮蔽层1031形成在不同于第一、第二区域的第二区域处，从而至少在第一、第二区域处露出栅堆叠的侧壁。例如，可以通过侧墙形成工艺，在图14(a)和14(b)所示的结构中，在STI 1019上，绕相对于STI 1019的突出结构(衬底突出于STI 1019上方的部分、隔离层、栅堆叠、硬掩模层)的侧壁形成侧墙。例如，侧墙可以包括氧化物。
在该示例中，在图3(a)所示俯视图的左右两侧边缘(对应于图15(a)中的左右两侧边缘)处形成第三遮蔽层1031，以避免随后在第三区域处形成的第三导电通道与分别在第一区域和第二区域处形成的第一导电通道和第二导电导电之间的相互干扰。但是，本公开不限于此。第三遮蔽层1031可以遮蔽栅堆叠的更多侧壁，例如，第三区域可以包括多个分离的子区域。这可以改善器件性能，例如RC延迟。
然后，可以使栅堆叠的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过回蚀栅介质层1027和栅导体层1029来实现。之后，可以去除第三遮蔽层1031。
由于第三遮蔽层1031的设置，至少在第一和第二区域处，栅堆叠的侧壁凹入(参见图15(b)中虚线圈处)，从而在第一区域处，源/漏层1003-1和1003-2相对于栅堆叠以及源漏层1007-1和1007-2伸出，而在第二区域处，源/漏层1007-1和1007-2相对于栅堆叠以及源/漏层1003-1和1003-2伸出。另外，在第三区域处，由于第三遮蔽层1031的存在，栅堆叠并未凹入，并因此相对于源/漏层1003-1和1003-2以及源/漏层1007-1和1007-2伸出，以便随后与到栅堆叠的第三导电通道相接触。
在回蚀栅堆叠之后，在由于回蚀而产生的空间(参见图15(b)中虚线圈处)中，可以进一步填充电介质材料。该电介质材料可以与隔离层1025′中的电介质材料相同，因此在附图中不再区分这两者。
另外，如图15(b)所示，由于STI 1019的顶面可以低于衬底1001的顶面，因此可能有部分衬底外露。在该示例中，在第二区域处，衬底1001外露。由于衬底1001与源/漏层1003-1彼此接触，因此随后在第二区域处形成到源/漏层1007-1、1007-2的第二导电通道时，该第二导电通道有可能通过这部分外露的衬底而与源/漏层1003-1之间形成短路，这是不希望的。为此，如图16(a)和16(b)所示，可以在STI 1019上形成另一电隔离层1033，以便覆盖衬底1001的露出表面。例如，可以通过淀积SiC，对淀积的SiC进行平坦化处理如CMP(可以停止于硬掩模层)，随后对SiC进行回蚀来形成电隔离层1033。电隔离层1033一方面需要露出源/漏层1007-1、1007-2的侧壁(因此其顶面可以不高于下方的源/漏层1007-1的底面)，另一方面能够遮挡到源/漏层1003-1的可能路径(因此其顶面可以不低于源/漏层1003-1的顶面)。在此，电隔离层1033包括与第三遮蔽层1031不同的材料，以免在对其进行回蚀时去除第三遮蔽层1031。
但是，如此形成的电隔离层1033同样在第一区域中覆盖了源/漏层1003-1的侧壁。需要使源/漏层1003-1的侧壁在第一区域处外露，以便随后在第一区域处形成的第一导电通道能与之相接触。例如，如图17(a)、17(b)和17(c)所示，可以利用遮蔽层1035例如光刻胶，至少覆盖第二区域中的电隔离层1033，并至少露出第一区域中的电隔离层1033。随后，可以对电隔离层1033进行选择性刻蚀如RIE，RIE可以停止于STI 1019。这样，在第一区域处，使源/漏层1003-1的侧壁露出。
之后，可以去除遮蔽层1035以及第三遮蔽层1031。
由于上述工艺，在STI 1019上方形成了由硬掩模层限定的突出结构。该突出结构的外周大部分被隔离层1025′(和电隔离层1033)所覆盖。在该隔离层1025′的表面上随后可以形成导电通道。在第一区域处，源/漏层1003-1、1003-2相对于源/漏层1007-1、1007-2和栅堆叠伸出；在第二区域处，源/漏层1007-1、1007-2相对于源/漏层1003-1、1003-2和栅堆叠伸出；而且，在第三区域处，栅堆叠相对于源/漏层1003-1、1003-2和源/漏层1007-1、1007-2伸出。这些伸出部分的侧壁与硬掩模层的侧壁基本共面，且露于隔离层1025′的表面处。这样，随后在隔离层1025′的表面处形成的导电通道可以与这些伸出部分的侧壁相接触。
如图18(a)、18(b)和18(c)所示，通过导电材料如金属(例如，W、Co或Ru中至少之一)或金属硅化物(例如，NiSi、NiPtSi、PtSi、CoSi、CoSi2、TiSi或TiSi2中至少之一)，例如通过侧墙形成工艺并结合光刻，在隔离层的表面上形成第一导电通道1037-1、第二导电通道1037-2和第三导电通道1037-3。第一导电通道1037-1、第二导电通道1037-2和第三导电通道1037-3可以分别形成于第一区域、第二区域和第三处，以便分别与第一区域处露出的源/漏层1003-1、1003-2，第二区域处露出的源/漏层1007-1、1007-2，第三区域处露出的栅堆叠相接触。在此，导电通道可以分别形成于硬掩模层(矩形)的各侧(四条边)上，如图18(c)中俯视图所示。导电通道分别与源/漏层、栅堆叠(特别是其中的栅导体层1029)的侧壁相接触。另外，导电通道与导电材料层1013的侧壁相接触。
在第一区域、第二区域、第三区域中至少之一包括分离的子区域的情况下，可以分别在子区域中形成导电通道。另外，各导电通道的大小不一定一样。
根据其他实施例，如果在以上并未在源/漏层的表面上形成硅化物，则可以在此进行对源/漏层进行硅化处理。例如，可以对栅堆叠进行回蚀，并在由于回蚀而留下的空隙中填充遮蔽层(不同于隔离层1025′的材料)。然后，可以去除隔离层1025′，并对由此露出的源/漏层的表面进行硅化处理。然后，再在由于隔离层1025′的去除而留下的空隙(可能有部分已被硅化物所占据)中填充隔离层。随后，可以在例如第三区域中去除遮蔽层，而露出栅堆叠的侧壁。之后，在形成导电通道时，导电材料可以进入由于遮蔽层的去除而留下的空隙中从而与栅堆叠的侧壁相接触。
根据其他实施例，导电通道可以具有应力，用于调节器件性能。例如，对于n型器件，导电通道可以具有压应力，以在沟道层中产生拉应力；对于p型器件，导电通道可以具有拉应力，以在沟道层中产生压应力。
然后，可以对导电材料层1013进行构图，以实现所需的电隔离。例如，可以如图19(a)和19(b)所示，沿着AA′线，将导电材料层1013切断，从而分离为分别与第一导电通道1037-1、第二导电通道1037-2和第三导电通道1037-3相对应的三部分。这可以通过(利用切断掩模)依次对第二子掩模层1015和导电材料层1013进行选择性刻蚀如RIE来实现。
然后，可以如图20(a)和20(b)所示，在图19(a)和19(b)所示的结构上形成层间电介质层1039(图20(a)中为清楚起见，并未示层间电介质层1039)。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1039。在层间电介质层1039中，可以形成接触部1041、1042和1043。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。接触部1041通过导电材料层1013和第一导电通道1037-1而与源/漏层1003-1、1003-2电连接，接触部1042通过导电材料层1013和第二导电通道1037-2而与源/漏层1007-1、1007-2电连接，接触部1043通过导电材料层1013和第三导电通道1037-3而与栅导体层1029电连接。
在该示例中，接触部1041、1042和1043大致沿着有源区的纵向(矩形有源区的长边方向)排列成一行，以便在保证它们间距的同时尽量多地与有源区的主体相交迭从而更多地节省面积。
在该示例中，接触部1041、1042和1043均形成于有源区的顶部上。但是，本公开不限于此。例如，接触部1041、1042和1043中可以仅一个或两个形成于有源区的顶部上，另一个可以如常规技术中那样在横向上偏移。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (31)

1.一种半导体器件的并联结构，包括：
设于衬底上的竖直有源区，包括：
在衬底上沿竖直方向依次设置的多个源/漏层；以及
分别设置在各对相邻的源/漏层之间的两个或更多沟道层；
分别绕各沟道层的至少部分外周形成的栅堆叠，其中各沟道层、该沟道层上下两侧的源/漏层以及绕该沟道层形成的栅堆叠构成相应的半导体器件，
其中，在各半导体器件中，相应沟道层上下两侧的源/漏层中的一个源/漏层与设于有源区外周的第一导电通道相接触，另一源/漏层与设于有源区外周的第二导电通道相接触，且绕该沟道层形成的栅堆叠与设于有源区外周的第三导电通道相接触，
其中，第一导电通道对于所有半导体器件是公共的，第二导电通道对于所有半导体器件是公共的，且第三导电通道对于所有半导体器件是公共的，
其中，第一导电通道在衬底上竖直延伸，且沿有源区的周向占据第一范围；第二导电通道在衬底上竖直延伸，且沿有源区的周向占据不同于第一范围的第二范围；第三导电通道在衬底上竖直延伸，且沿有源区的周向占据不同于第一范围和第二范围的第三范围。
2.根据权利要求1所述的并联结构，还包括以下至少之一：
设于有源区顶面上方、与第一导电通道电连接的第一接触部，第一接触部与竖直有源区中的至少一层和/或栅堆叠在竖直方向上至少部分地交迭；
设于有源区顶面上方、与第二导电通道电连接的第二接触部，第二接触部与竖直有源区中的至少一层和/或栅堆叠在竖直方向上至少部分地交迭；以及
设于有源区顶面上方、与第三导电通道电连接的第三接触部，第三接触部与竖直有源区中的至少一层和/或栅堆叠在竖直方向上至少部分地交迭。
3.根据权利要求2所述的并联结构，其中，
当包括所述第一接触部时，该并联结构还包括在从有源区顶面上方从第一接触部下方延伸至与第一导电通道相接触的第一桥接部分，
当包括所述第二接触部时，该并联结构还包括在从有源区顶面上方从第二接触部下方延伸至与第二导电通道相接触的第二桥接部分，
当包括所述第三接触部时，该并联结构还包括在从有源区顶面上方从第三接触部下方延伸至与第三导电通道相接触的第三桥接部分。
4.根据权利要求3所述的并联结构，其中，如果包括第一桥接部分、第二桥接部分和第三桥接部分中的两个或更多个桥接部分，则这两个或更多个桥接部分在有源区顶面上方共面延伸，且彼此间隔开。
5.根据权利要求2所述的并联结构，其中，如果包括第一接触部、第二接触部和第三接触部中的两个或更多个接触部，则这两个或更多个接触部在有源区顶面上方沿着有源区的纵向延伸方向排列。
6.根据权利要求1所述的并联结构，其中，第一范围和第二范围彼此相对。
7.根据权利要求6所述的并联结构，其中，有源区整体上呈大致矩形状，包括彼此相对的第一边和第二边以及彼此相对的第三边和第四边，其中第一范围和第二范围分处于第一边和第二边上。
8.根据权利要求7所述的并联结构，其中，第三范围至少处于第三边和第四边之一上。
9.根据权利要求1所述的并联结构，其中，第一范围、第二范围和第三范围中至少之一包括沿有源区的周向分离的多个子范围。
10.根据权利要求1所述的并联结构，还包括：
在有源区的外周上设置的隔离层，其中，
第一导电通道、第二导电通道和第三导电通道在隔离层上延伸，
各源/漏层中与第一导电通道相接触的源/漏层在第一范围处穿过隔离层而与第一导电导电相接触，
各源/漏层中与第二导电通道相接触的源/漏层在第二范围处穿过隔离层而与第二导电通道相接触，
各栅堆叠在第三范围处穿过隔离层而与第三导电通道相接触。
11.根据权利要求10所述的并联结构，其中，
隔离层在竖直方向上具有基本平坦的表面，
在第一范围处，各源/漏层中与第一导电通道相接触的源/漏层相对于其余源/漏层和栅堆叠向外侧伸出，以便在隔离层的所述表面处露出，
在第二范围处，各源/漏层中与第二导电通道相接触的源/漏层相对于其余源/漏层和栅堆叠向外侧伸出，以便在隔离层的所述表面处露出，
在第三范围处，各栅堆叠相对于各源/漏层向外侧伸出，以便在隔离层的所述表面处露出。
12.根据权利要求11所述的并联结构，其中，
在竖直方向上，各源/漏层和栅堆叠在隔离层处露出的侧壁与隔离层的所述表面基本上共面。
13.根据权利要求10所述的并联结构，其中，隔离层包括低k材料。
14.根据权利要求13所述的并联结构，其中，隔离层包括含碳的硅化物或碳化硅。
15.根据权利要求1所述的并联结构，其中，第一导电通道、第二导电通道和第三导电通道呈侧墙形式。
16.根据权利要求1所述的并联结构，其中，第一导电通道、第二导电通道和第三导电通道至少之一包括金属和/或金属半导体化合物。
17.根据权利要求16所述的并联结构，其中，金属包括W、Co或Ru中至少之一，金属半导体化合物包括NiSi、NiPtSi、PtSi、CoSi、CoSi2、TiSi或TiSi2中至少之一。
18.根据权利要求1所述的并联结构，其中，第一导电通道、第二导电通道和第三导电通道中至少之一具有应力。
19.根据权利要求18所述的并联结构，其中，在各半导体器件为n型器件的情况下，所述应力为压应力；在各半导体器件为p型器件的情况下，所述应力为拉应力。
20.根据权利要求1所述的并联结构，其中，各沟道层上下两侧的源/漏层相对于彼此具有刻蚀选择性，且源/漏层相对于沟/道层具有刻蚀选择性。
21.根据权利要求1所述的并联结构，其中，
各沟道层包括相同的第一半导体材料，
如果在竖直方向上对各源/漏层进行顺序编号，则各偶数编号的源/漏层包括相同的第二半导体材料，各奇数编号的源/漏层包括相同的第三半导体材料，
其中，第一半导体材料、第二半导体材料、第三半导体材料相对于彼此具有刻蚀选择性。
22.根据权利要求21所述的并联结构，其中，第一半导体材料、第二半导体材料、第三半导体材料中的一个包括硅，另两个包括具有不同Ge原子百分比的SiGe。
23.根据权利要求1所述的并联结构，其中，以下至少之一成立：
第一导电通道与相应源/漏层的至少部分侧壁相接触，
第二导电通道与相应源/漏层的至少部分侧壁相接触，
第三导电通道与各栅堆叠的至少部分侧壁相接触。
24.一种制造半导体器件的并联结构的方法，包括：
在衬底上设置半导体叠层，所述半导体叠层包括沿竖直方向依次设置的多个源/漏层以及分别设置在各对相邻的源/漏层之间的两个或更多沟道层；
将所述半导体叠层构图为预定形状以限定有源区；
绕各沟道层的至少部分外周形成相应的栅堆叠；
在有源区和栅堆叠的外周上形成隔离层；以及
在隔离层的侧壁上形成第一导电通道、第二导电通道和第三导电通道，
其中，确定所述预定形状与所形成的栅堆叠的形状，使得在各半导体器件中，相应沟道层上下两侧的源/漏层中的一个源/漏层穿过隔离层而与所述第一导电通道相接触，另一源/漏层穿过隔离层而与所述第二导电通道相接触，且相应栅堆叠穿过隔离层而与所述第三导电通道相接触，
其中，第一导电通道在衬底上沿着隔离层的侧壁竖直延伸，且沿有源区的周向占据第一范围，与第一导电通道相接触的源/漏层在第一范围处穿过隔离层而露出；第二导电通道在衬底上沿着隔离层的侧壁竖直延伸，且沿有源区的周向占据不同于第一范围的第二范围，与第二导电通道相接触的源漏层在第二范围处穿过隔离层而露出；第三导电通道在衬底上沿着隔离层的侧壁竖直延伸，且沿有源区的周向占据不同于第一范围和第二范围的第三范围，各栅堆叠在第三范围处穿过隔离层而露出。
25.根据权利要求24所述的方法，其中，
将所述半导体叠层构图为预定形状包括至少对要与第二导电通道相接触的源/漏层进行选择性刻蚀，使得它们至少在第一范围处相对于要与第一导电通道相接触的源/漏层向内侧凹入且至少在第三范围处相对于栅堆叠向内侧凹入，
将所述半导体叠层构图为预定形状还包括至少对要与第一导电通道相接触的源/漏层进行选择性刻蚀，使得它们至少在第二范围处相对于要与第二导电通道相接触的源/漏层向内侧凹入且至少在第三范围处相对于栅堆叠向内侧凹入，
形成栅堆叠包括将栅堆叠构图为至少在第一范围处相对于要与第一导电通道相接触的源/漏层向内侧凹入且至少在第二范围处相对于要与第二导电通道相接触的源/漏层向内侧凹入。
26.根据权利要求24所述的方法，其中，
将所述半导体叠层构图为预定形状包括：
在所述半导体叠层上形成被构图的硬掩模层；
将硬掩模层的图案转移到所述半导体叠层中；
选择性刻蚀沟道层以使其向内侧凹入；
在硬掩模层下方由于沟道层的凹入而形成的空间中填充牺牲栅；
至少在第一范围处，形成沿着硬掩模层的外周竖直延伸以便遮蔽要与第一导电通道相接触的源/漏层的第一遮蔽层；
在存在第一遮蔽层的情况下，对要与第一导电通道相接触的源/漏层进行选择性刻蚀以使其向内侧凹入；
去除第一遮蔽层，并在硬掩模层下方由于要与第一导电通道相接触的源/漏层的凹入而形成的空间中填充隔离材料；
至少在第二范围处，形成沿着硬掩模层的外周竖直延伸以便遮蔽要与第二导电通道相接触的源/漏层的第二遮蔽层；
在存在第二遮蔽层的情况下，对要与第二导电通道相接触的源/漏层进行选择性刻蚀以使其向内侧凹入；
去除第二遮蔽层，并在硬掩模下方由于要与第二导电通道相接触的源/漏层的凹入而形成的空间中填充隔离材料，
其中，形成栅堆叠包括：
通过选择性刻蚀，去除牺牲栅；
在硬掩模层下方由于牺牲栅的去除而形成的空间中，形成栅堆叠；
至少在第三范围处，形成沿着硬掩模层的外周竖直延伸以便遮蔽栅堆叠的第三遮蔽层；
在存在第三遮蔽层的情况下，对栅堆叠进行选择性刻蚀以使其向内侧凹入；
去除第三遮蔽层，并在硬掩模层下方由于栅堆叠的凹入而形成的空间中填充隔离材料，
其中，在硬掩模层下方填充的隔离材料构成所述隔离层。
27.根据权利要求24所述的方法，其中，形成第一导电通道、第二导电通道和第三导电通道包括：
在隔离层的侧壁上形成导电侧墙；以及
对导电侧墙进行构图，以分离为第一范围处的第一导电通道、第二范围处的第二导电通道以及第三范围处的第三导电通道。
28.根据权利要求24所述的方法，还包括：
在有源区的顶部上形成与第一导电通道电连接的第一接触部、与第二导电通道电连接的第二接触部以及与第三导电通道电连接的第三接触部中至少之一。
29.根据权利要求28所述的方法，还包括：
在有源区的顶部上形成第一电介质层、导电层和第二电介质层的叠层，其中导电层横向延伸到隔离层的外周处，第一接触部、第二接触部和第三接触部中所述至少之一形成在第二电介质层上，并穿过第二电介质层与导电层相接触；以及
将导电层构图为在第一接触部、第二接触部和第三接触部中所述至少之一与相应的导电通道之间连续延伸，而与不同接触部相接触的导电层部分彼此分离。
30.一种电子设备，包括如权利要求1至23中任一项所述的并联结构。
31.根据权利要求30所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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