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CN109148574B - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

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CN109148574B
CN109148574B CN201810673213.9A CN201810673213A CN109148574B CN 109148574 B CN109148574 B CN 109148574B CN 201810673213 A CN201810673213 A CN 201810673213A CN 109148574 B CN109148574 B CN 109148574B
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Abstract

本公开涉及半导体装置和制造半导体装置的方法。半导体装置的特性得到改善。一种半导体装置，包括：缓冲层、沟道层和阻挡层的顺序堆叠，并且包括：包括形成在堆叠之上的第四氮化物半导体层的台面部分，以及形成在台面部分的两侧并包括第四氮化物半导体层的薄膜部分的侧部部分。2DEG的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。这样，在台面部分的端部设置禁用2DEG抑制效应的侧部部分，由此从侧部部分的端部到栅极电极的距离增加，使得能够抑制由通过在栅极绝缘膜和台面部分之间形成的不需要的沟道的电流路径而导致的泄漏。

Description

半导体装置和制造半导体装置的方法
相关申请的交叉引用
2017年6月28日提交的日本专利申请No.2017-125909的公开(包括说明书、附图和摘要)通过引用整体并入本文。
技术领域
本发明涉及半导体装置和制造半导体装置的方法。例如，本发明可以优选地应用于使用氮化物半导体的半导体装置。
背景技术
由于基于GaN的氮化物半导体与Si或GaAs相比具有宽带隙和高电子迁移率，因此期望基于GaN的氮化物半导体用于高耐压、高输出和高频应用中的晶体管，并且近年来对其已经积极开发。在这样的晶体管中，具有常关特性的晶体管是有用的，并且认真研究晶体管的结构以具有常关特性。
例如，日本未审查专利申请公开No.2013-065649公开了使用氮化物半导体层作为沟道的晶体管。在该晶体管中，在阻挡层和沟道层之间的界面处产生二维电子气(2DEG)。台面部分设置在栅极电极下方以抑制2DEG的产生。
发明内容
发明人已经致力于使用氮化物半导体的半导体装置的研究和开发，并且已经对改善半导体装置的特性进行了认真的研究。具体而言，本发明人对晶体管的结构(台面型MOS结构)进行了研究，以使晶体管具有常关特性。
但是，如后面所述，已经发现晶体管的导通电阻增加。具体而言，已经发现，如果台面部分的厚度增加以增加阈值电压，则导通电阻对应地增加。
使用氮化物半导体的这种半导体装置在保持阈值电压的同时希望减小导通电阻，从而具有稳定的常关特性。
其它目的和新颖特征将从本说明书和附图的描述中阐明。
在本申请中公开的实施例中，如下简要概述了典型的实施例。
本申请中公开的一个实施例的半导体装置包括：包括第一氮化物半导体层的缓冲层、包括第二氮化物半导体层的沟道层和包括第三氮化物半导体层的阻挡层的顺序堆叠，以及包括包含形成在堆叠上的第四半导体层的台面部分(2DEG抑制层)。此外，半导体装置包括形成在台面部分的至少一侧并包括第四半导体层的侧部部分。侧部部分延伸到栅极电极的外部。在第二氮化物半导体层和第三氮化物半导体层之间的二维电子气的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。
根据本申请中公开的一个实施例的制造半导体装置的方法包括以下步骤：按顺序形成第一氮化物半导体层至第四氮化物半导体层；形成包括第四半导体层的台面部分，并且形成包括第四半导体层并设置在台面部分的两侧的侧部部分，以及在台面部分上方形成栅极电极。侧部部分延伸到栅极电极的外部，并且在第二和第三氮化物半导体层之间的二维电子气的产生在台面部分下方被抑制，而在侧部部分下方未被抑制。
根据本申请中公开的以下各典型实施例的半导体装置，可以改善半导体装置的特性。
根据在本申请中公开的以下各典型实施例中描述的制造半导体装置的方法，可以制造具有良好特性的半导体装置。
附图说明
图1是例示说明第一实施例的半导体装置的构造的截面图。
图2是例示说明第一实施例的半导体装置的构造的平面图。
图3是例示说明第一比较示例的半导体装置的构造的截面图。
图4例示说明了第一比较示例的半导体装置的I-V特性。
图5示出了第一比较示例的半导体装置的电阻分量的分析结果。
图6是例示说明第二比较示例的半导体装置的构造的截面图。
图7是例示说明第一实施例的半导体装置的构造的平面图。
图8是例示说明第一实施例的半导体装置的制造处理的截面图。
图9是例示说明第一实施例的半导体装置的制造处理的平面图。
图10是例示说明第一实施例的半导体装置的制造处理的截面图。
图11是例示说明第一实施例的半导体装置的制造处理的平面图。
图12是例示说明第一实施例的半导体装置的制造处理的截面图。
图13是例示说明第一实施例的半导体装置的制造处理的平面图。
图14是例示说明第一实施例的半导体装置的制造处理的截面图。
图15是例示说明第一实施例的半导体装置的制造处理的平面图。
图16是例示说明第一实施例的半导体装置的制造处理的截面图。
图17是例示说明第一实施例的半导体装置的制造处理的平面图。
图18是例示说明第一实施例的半导体装置的制造处理的截面图。
图19是例示说明第一实施例的半导体装置的制造处理的平面图。
图20是例示说明第一实施例的半导体装置的制造处理的截面图。
图21是例示说明第一实施例的半导体装置的制造处理的平面图。
图22是例示说明第一实施例的半导体装置的制造处理的截面图。
图23是例示说明第一实施例的半导体装置的制造处理的平面图。
图24是例示说明第二实施例的半导体装置的构造的截面图。
图25是例示说明第二实施例的半导体装置的构造的平面图。
图26是例示说明第二实施例的半导体装置的制造处理的截面图。
图27是例示说明第二实施例的半导体装置的制造处理的平面图。
图28是例示说明第二实施例的半导体装置的制造处理的截面图。
图29是例示说明第二实施例的半导体装置的制造处理的平面图。
图30是例示说明第二实施例的半导体装置的制造处理的截面图。
图31是例示说明第二实施例的半导体装置的制造处理的平面图。
图32是例示说明第三实施例的半导体装置的构造的截面图。
图33是例示说明第三实施例的半导体装置的构造的平面图。
图34是例示说明第三实施例的半导体装置的制造处理的截面图。
图35是例示说明第三实施例的半导体装置的制造处理的平面图。
图36是例示说明第三实施例的半导体装置的制造处理的截面图。
图37是例示说明第三实施例的半导体装置的制造处理的平面图。
图38是例示说明第三实施例的半导体装置的制造处理的截面图。
图39是例示说明第三实施例的半导体装置的制造处理的平面图。
图40是例示说明第三实施例的半导体装置的制造处理的截面图。
图41是例示说明第三实施例的半导体装置的制造处理的平面图。
图42是例示说明第四实施例的第一应用的半导体装置的构造的截面图。
图43是例示说明第四实施例的第二应用的半导体装置的构造的截面图。
图44是例示说明第五实施例的半导体装置的构造的截面图。
图45是例示说明第五实施例的半导体装置的构造的平面图。
图46是例示说明第五实施例的半导体装置的制造处理的截面图。
图47是例示说明第五实施例的半导体装置的制造处理的平面图。
图48是例示说明第五实施例的半导体装置的制造处理的截面图。
图49是例示说明第五实施例的半导体装置的制造处理的平面图。
图50是例示说明第五实施例的半导体装置的制造处理的截面图。
图51是例示说明第五实施例的半导体装置的制造处理的平面图。
图52是例示说明第五实施例的半导体装置的制造处理的截面图。
图53是例示说明第五实施例的半导体装置的制造处理的平面图。
图54是例示说明第五实施例的半导体装置的制造处理的截面图。
图55是例示说明第五实施例的半导体装置的制造处理的平面图。
具体实施方式
尽管为了方便起见，以下实施例中的每一个实施例可以根据需要分为多个部分或实施例进行分开描述，但是除了特别限定的情况之外它们彼此不是无关的，并且处于以下关系：其中一个是另一个的部分或全部的修改、应用、详细解释，补充解释等。在下面的每个实施例中，当提及元素的数量和其它(包括数量、数值、量和范围)时，除了特别限定的情况和数量原理上明确限于指定数量的情况之外，数量不限于指定数量。换句话说，该数量可以不小于或不大于该指定数量。
在以下的各实施例中，除了特别限定的情况和原理上认为构成元素不可缺少的情况之外，本实施例的构成元素(包括元素步骤等)不一定是不可缺少的。类似地，在以下实施例中，当描述构成元素的形状、位置关系等时，除了特别限定的情况和原理上认为不包括这种构造的情况之外，应当包括与这样的形状等基本上密切相关或类似的任何构造。在每个元素的数量等(包括数量、数值、数量和范围)中也是如此。
在下文中，将参考附图详细地描述一些实施例。在用于解释实施例的所有附图中，具有相同作用的组件由相同或相关的数字表示，并且省略重复的描述。如果存在多个类似的组件(部位)，则通用术语的数字可以进一步用符号标记来指示独立或特定部位。在以下实施例中，除了特别需要的情况之外，原则上不重复描述相同或类似的部分。
此外，为了更好的可视性，用于解释每个实施例的截面图可能不被绘制阴影线。为了更好的可视性，可以对平面图绘制阴影线。
在截面图和平面图中，每个部位的大小不与实际装置的大小对应，并且为了更好的可视性，可以将特定部位例示说明为相对较大。即使截面图与平面图对应，为了更好的可视性，可以将特定部位例示说明为相对较大。
第一实施例
现在参考附图详细描述第一实施例的半导体装置。
结构的描述
图1是例示说明第一实施例的半导体装置的构造的截面图。图2是例示说明第一实施例的半导体装置的构造的平面图。例如，图1的截面图与图2的部分A-A对应。
图1中所示的第一实施例的半导体装置是使用氮化物半导体的金属-氧化物-半导体场效应晶体管(MOSFET或MISFET)。该半导体装置也可以被称为高电子迁移率晶体管(HEMT)。
在第一实施例的半导体装置中，如图1中所示，在衬底12上按顺序设置第一氮化物半导体层100、第二氮化物半导体层200和第三氮化物半导体层300。在第三氮化物半导体层300的一部分上设置包括第四氮化物半导体层400的台面部分MS。在形成第一氮化物半导体层100等之前，可以在衬底12之上形成成核层和上覆的高电阻缓冲层。
例如，可以使用由暴露(111)平面的硅(Si)制成的半导体衬底作为衬底12。除了硅衬底之外，可以使用SiC或蓝宝石衬底作为衬底12。也可以使用由GaN制成的衬底。在这种情况下，可以省略成核层。
成核层包括氮化物半导体层。例如，可以使用氮化铝(AlN)层作为成核层。高电阻缓冲层包括一个或多个氮化物半导体层，每个氮化物半导体层包括掺杂有形成深能级的杂质的氮化物半导体。例如，通过重复形成氮化镓(GaN)层和氮化铝(AlN)层的膜堆叠(AlN/GaN膜)来形成包括多个氮化物半导体层的超晶格结构，其可以被称为超晶格层，并且可以用作高电阻缓冲层BUF。
典型地由III族面生长形成衬底12之上的氮化物半导体层(III-V化合物半导体层)中的任何一个。
如上所述，第一氮化物半导体层100、第二氮化物半导体层200和第三氮化物半导体层300按顺序设置在衬底12之上。包括第四氮化物半导体层400的台面部分MS设置在第三氮化物半导体层300的一部分上。
第二氮化物半导体层200具有等于或大于第一氮化物半导体层100的电子亲和力(EA)的电子亲和力(EA)(EA100≤EA200)。
第三氮化物半导体层300具有比第一氮化物半导体层100小的电子亲和力(EA100>EA300)。
第四氮化物半导体层400具有比第一氮化物半导体层100大的电子亲和力(EA400>EA100)。
可以被称为缓冲层的第一氮化物半导体层100由例如AlGaN制成。可以被称为沟道层的第二氮化物半导体层200由例如GaN制成。可以被称为阻挡层(电子供应层)的第三氮化物半导体层300由例如AlGaN制成。然而，第三氮化物半导体层300具有比第一氮化物半导体层100大的Al含量。可以被称为2DEG抑制层(2DEG消除层)的台面部分MS是未掺杂层，并且由例如i-GaN、InGaN或具有比第一氮化物半导体层100小的Al含量的AlGaN制成。即，台面部分MS不会有意掺杂有n型或p型杂质。
栅极电极520设置在台面部分MS之上，其间具有栅极绝缘膜510。台面部分MS的平面形状是在Y方向上具有长边的矩形形状(参见图2)。侧部部分SP设置在台面部分MS的两侧。在第一实施例中，与台面部分MS一样包括第四氮化物半导体层(400)的侧部部分SP是设置在台面部分MS的两侧的部分(薄膜部分、第二厚度部分)并且具有比台面部分(第一厚度部分)MS更小的厚度。
栅极绝缘膜510和栅极电极520的堆叠具有在Y方向上具有长边的矩形形状的平面形状(参见图2)。栅极电极520的X方向的长度Lg(电流从漏极电极流向源极电极的方向上的长度，即，栅极长度方向上的长度)大于台面部分MS的X方向的长度La。栅极电极520的X方向的长度Lg(电流从漏极电极流向源极电极的方向上的长度，即栅极长度方向上的长度)小于第四氮化物半导体层(台面部分MS和侧部部分SP的复合体)400的X方向的长度Lb(La<Lg<Lb)。因此，栅极电极520的端部位于台面部分MS上方。
在栅极电极520之上设置层间绝缘膜600(参见图1)。在第三氮化物半导体层(阻挡层)300之上以及第四氮化物半导体层(MS、SP)400的两侧设置源极电极532和漏极电极542。例如，接触孔(耦合孔)531和541设置在层间绝缘膜600中，并且源极电极532和漏极电极542分别布置在接触孔(耦合孔)531和541内以及之上。在第一实施例中，源极电极532延伸到栅极电极520上方。具体地，源极电极532布置在栅极电极520之上，其间夹着层间绝缘膜600。源极电极532覆盖栅极电极520的这种构造允许呈现源极场板效应。可以省略这种场板部分(位于栅极电极上方的源极电极532的一部分)。
由于压电极化(由晶格常数的差异引起)和自发极化，在第二氮化物半导体层200和第三氮化物半导体层300之间的界面处产生二维电子气(2DEG)。然而，由于台面部分MS设置在栅极电极520下方，其间具有栅极绝缘膜510，所以与台面部分MS接触的第三氮化物半导体层300受台面部分MS的晶格常数的影响，因此在第二氮化物半导体层200和第三氮化物半导体层300之间的界面处压电极化分量减小，使得2DEG的产生在台面部分MS下方被抑制。因此，仅当预定电位(阈值电位)被施加到栅极电极520时，沟道形成在台面部分MS下方，在该台面部分MS下方2DEG的产生被抑制，并且晶体管导通。这样，第一实施例的晶体管具有常关特性。
在第一实施例中，如上所述，侧部部分SP设置在台面部分MS的两侧。与台面部分MS一样包括第四氮化物半导体层400的侧部部分SP具有比台面部分MS小的厚度。
因此，侧部部分(薄膜部分)SP设置在台面部分MS的两侧，这可以减小晶体管的导通电阻。
图3是例示说明第一比较示例的半导体装置的构造的截面图。图4例示说明了第一比较示例的半导体装置的I-V特性。例如，在将栅极电极520、栅极绝缘膜510和台面部分MS一起处理成与图3的第一比较示例的半导体装置一样在平面图中具有相同形状时，导通电阻由于第二沟道的电阻而增加。与用于连接2DEG抑制部分的上述沟道(在下文中称为第一沟道)不同的第二沟道是在栅极绝缘膜510和台面部分MS之间形成的不希望的沟道。
特别是，为了改善常关特性而增加台面部分MS的厚度以增加半导体装置的阈值电压时，发现导通电阻显着增加。如图4中所示，当台面部分(2DEG抑制层)MS的厚度按T1、T2和T3的顺序增加时，阈值电压(Vg)对应地增加并且波形向右移动，而漏极电流(Id)对应地减小。认为其原因如下。也就是说，如图3中所示，形成无意的电流路径(通过第二沟道的电流路径RT2)，而不是通过连接2DEG抑制部分的第一沟道的电流路径RT1，导致导通电阻的增加。第一比较示例的半导体装置的电容-电压特性(CV特性)教导了电子不累积在台面部分(2DEG抑制层)MS下方，即，不形成第一沟道，但是电子累积在栅极绝缘膜510和台面部分MS之间，即，形成第二沟道。
图5示出了第一比较示例的半导体装置的电阻分量的分析结果。图5示出了第一比较示例的半导体装置的各个部位的电阻分量(Rgs、Rch1、Rgd、Rx、Rch2)的分析结果。Rch1表示第一沟道的电阻，Rch2表示第二沟道的电阻，Rgs表示栅极电极和源极电极之间的电阻，Rgd表示栅极电极和漏极电极之间的电阻，并且Rx表示台面部分MS的侧壁的电阻。如图5中所示，当未掺杂的台面部分(i-GaN)MS的厚度从25nm增加到100nm时，第二沟道的电阻Rch2突然增加。当第二沟道的电阻Rch2因此增加时，台面部分MS的侧壁的电阻Rx也增加，导致导通电阻进一步增加。
这种现象的原因被认为如下。即，在从栅极电极向台面部分(2DEG抑制层)MS施加电场的状态下，泄漏电流沿着台面部分的侧壁(端部)流动，导致根据来自栅极电极的电压形成第二沟道。在该状态下，由于没有对2DEG抑制部分(第一沟道形成部分)施加足够的电场，所以2DEG抑制部分的电阻不减小，即第一沟道的电阻不减小。由于台面部分(2DEG抑制层)MS的端部具有高电阻，所以通过第二沟道的电流路径(RT2)也具有高电阻，导致高导通电阻。
图6是例示说明第二比较示例的半导体装置的构造的截面图。如参考图5所述的，通过第二沟道的电流路径(RT2)由于从栅极电极施加到台面部分(2DEG抑制层)MS的端部的电场而变成泄漏路径。为了解决这样的问题，第二比较示例的结构被认为是一种措施。也就是说，台面部分(2DEG抑制层)MS的端部位于比栅极电极520更靠外侧。在这种情况下，从台面部分(2DEG抑制层)MS的端部到栅极电极520给定了大距离，使得没有施加足够的电场到端部。因此可以抑制由通过第二沟道的电流路径(RT2)引起的泄漏路径的形成。然而，在第二比较示例的半导体装置的构造中，在比栅极电极520更靠外侧的台面部分(2DEG抑制层)MS正下方的部分中2DEG消失，并且由于没有从栅极电极520施加足够的电场到该部分，所以在该部分中没有形成沟道，因此形成所谓的偏移结构，并且最终导通电阻不可避免地增加。
另一方面，在第一实施例中，由于侧部部分SP设置在台面部分(2DEG抑制层)MS(参见图1等)的端部处，因此从侧部部分SP的端部到栅极电极520给定了大距离，使得足够的电场没有施加到侧部部分SP。因此可以抑制由通过第二沟道的电流路径(RT2)引起的泄漏。换句话说，通过第二沟道的电流路径(RT2)的电阻增加，因此通过第一沟道的原始电流路径(RT1)成为主流。
侧部部分SP具有比台面部分MS小的2DEG抑制力，因此2DEG出现在侧部部分SP下方。换句话说，2DEG的产生在台面部分MS下方被抑制，而在侧部部分SP下方未被抑制。换句话说，抑制层的作用在侧部部分SP下方减小。因此，在第一实施例的半导体装置中不形成偏移结构。
如上所述，根据第一实施例，可以减小台面部分(2DEG抑制层)MS的端部处的泄漏电流，并且将2DEG的产生区域保持直到栅极电极520的末端，使得可以一起减小泄漏电流和导通电阻。特别地，根据第一实施例，即使增加未掺杂的台面部分(2DEG抑制层)MS的厚度以增加阈值电位，泄漏电流和导通电阻也可以一起减小。
更具体地，在第一实施例中，侧部部分SP形成为具有比台面部分MS小的厚度的“薄膜部分”。例如，考虑到蚀刻可控性，在半导体装置的操作期间在由栅极电极引起的电场处不发生隧穿电流的范围内(例如，在等于或小于1MV/cm的范围内)，薄膜部分的厚度希望尽可能小。例如，在栅极电压为约10V且栅极绝缘膜的厚度为约100nm的条件下，对于约20nm的薄膜部分的厚度，电场强度为约0.6MV/cm。这样就不会发生隧穿电流，并且2DEG的抑制效应降低，以使得可以充分产生2DEG。如上所述，例如，薄膜部分的厚度被调整为约20nm，由此在薄膜部分下方可以产生2DEG。
例如，当在栅极电压约为10V并且栅极绝缘膜的厚度为约100nm的条件下，栅极电极520与侧部部分SP的端部之间的距离(细长距离、延伸距离、(Lb-Lg)/2)为0.2μm时，从栅极电极施加到台面部分的侧壁的电场足够低。这样的低电场不太可能引起由通过第二沟道的电流路径(RT2)导致的泄漏路径。
栅极电极520的端部位于侧部部分(薄膜部分)SP上，使得在栅极电极520和侧部部分(薄膜部分)SP之间形成重叠区域。例如，重叠区域的宽度((Lg-La)/2)为约0.1至0.2μm。因此，设置栅极电极520与侧部部分(薄膜部分)SP之间的重叠区域，由此即使栅极电极520由于掩模未对准而以未对准的方式布置在台面部分MS上，也可以防止2DEG的消失和偏移结构的形成。
图7是例示说明第一实施例的半导体装置的构造的平面图。图2与图7的一部分(例如，虚线包围的区域)对应。在图7中，为了更好的可视性，省略了场板部分(位于栅极电极520上方的源极电极532的一部分)。
如图2和图7中所示，漏极电极542的平面形状是在Y方向上具有长边的矩形形状。源极电极532的平面形状是在Y方向上具有长边的矩形形状。在漏极电极542下方布置作为漏极电极542与第三氮化物半导体层(阻挡层)300之间的连接的接触孔541。接触孔541的平面形状是在Y方向上具有长边的矩形形状。在源极电极532下方布置作为源极电极532与第三氮化物半导体层(阻挡层)300之间的连接的接触孔531。接触孔531的平面形状是在Y方向上具有长边的矩形形状。
栅极电极520布置在漏极电极542下方的接触孔541与源极电极532下方的接触孔531之间。如上所述，栅极电极520具有在Y方向上具有长边的矩形形状。
如图7中所示，重复地布置各自在图2中示出的多个漏极电极542、栅极电极520和源极电极532。
具体而言，如图7中所示，漏极电极542的平面形状是在Y方向上具有长边的矩形形状。线状漏极电极542以一定的间隔在X方向上排列。源极电极532的平面形状是在Y方向上具有长边的矩形形状。线状源极电极532以一定的间隔在X方向上排列。源极电极532和漏极电极542沿着X方向交替地排列。栅极电极520布置在漏极电极542下方的接触孔(541)与源极电极532下方的接触孔(531)之间。
漏极电极542通过漏极焊盘(也称为端子部分)D1彼此耦合。漏极焊盘D1被布置为在漏极电极542的一端侧(例如，图7的中间)在X方向上延伸。换言之，漏极电极542被布置为在Y方向上从在X方向上延伸的漏极焊盘D1突出。这样的形状可以被称为梳状形状。
源极电极532通过源极焊盘(也称为端子部分)S1彼此耦合。源极焊盘S1被布置为在源极电极532的一端侧(例如，图7的左侧)在X方向上延伸。换言之，源极电极532被布置成在Y方向上从在X方向上延伸的源极焊盘S1突出。这样的形状可以被称为梳状形状。
栅极电极通过栅极线GL彼此耦合。栅极线GL被布置为在栅极电极520的一端侧(例如，在图7的左侧)在X方向上延伸。换句话说，栅极电极520被布置成在Y方向上从在X方向上延伸的栅极线GL突出。栅极线GL耦合到设置在栅极线GL的X方向上的一侧(例如，图7的顶侧或底侧)的未描绘的栅极焊盘。
台面部分MS在截面图中布置在栅极电极520和栅极线GL下方，其间具有栅极绝缘膜510，并且侧部部分SP布置在台面部分MS的两侧(参见图2)。
栅极线GL、栅极电极520、源极焊盘S1、源极电极532和漏极电极542以图7的中间的漏极焊盘D1作为轴以左右对称的方式布置。
源极电极532、漏极电极542和栅极电极520主要布置在由元件隔离区域ISO围绕的有源区域AC之上。有源区域AC的平面形状是在X方向上具有长边的矩形形状。漏极焊盘D1、栅极线GL和源极焊盘S1布置在元件隔离区域ISO之上。源极焊盘S1布置在有源区域AC与栅极线GL之间。在元件隔离区域ISO中，通过离子注入等注入诸如硼(B)或氮(N)的离子种类，以使得氮化物半导体层的结晶性被破坏。
制造方法的描述
现在参考图8至图23描述制造第一实施例的半导体装置的方法，同时进一步阐明半导体装置的构造。图8至图23包括例示说明第一实施例的半导体装置的制造处理的截面图和平面图。
如图8和图9中所示，提供衬底12，并且按顺序形成第一至第三氮化物半导体层。例如，使用由暴露(111)平面的硅(Si)制成的半导体衬底作为衬底12。除了这样的硅衬底之外，可以使用由SiC或蓝宝石制成的衬底作为衬底12。也可以使用由GaN制成的衬底。通常通过III族面生长(这里是镓面生长或铝面生长)来形成随后形成的氮化物半导体层(III-V族化合物半导体层)中的任何一个。可以在按顺序形成第一至第三氮化物半导体层之前形成成核层和高电阻缓冲层。例如，可以使用氮化铝(AlN)层作为成核层，其可以通过例如使用金属有机物化学气相沉积(MOCVD)处理的外延生长来形成。可以使用通过重复地堆叠氮化镓(GaN)层和氮化铝(AlN)层的膜堆叠(AlN/GaN膜)而形成的超晶格结构作为高电阻缓冲层BUF。例如，可以通过使用金属有机物化学气相沉积处理交替外延生长氮化镓(GaN)层和氮化铝(AlN)层来形成这样的超晶格结构。
随后，例如，使用金属有机物化学气相沉积处理等在衬底12上外延生长约1000nm的AlGaN层作为第一氮化物半导体层(缓冲层)100。对于AlGaN层的构成元素比例，例如，对于AlXGa1-XN，X为0至0.1(0≤X≤0.1)。例如，AlGaN层是未掺杂的层。也就是说，AlGaN层不会有意掺杂有n型或p型杂质。
随后，使用金属有机物化学气相沉积处理等，在第一氮化物半导体层100上外延生长约50nm的GaN层作为第二氮化物半导体层(沟道层)200。
使用金属有机物化学气相沉积处理等，在第二氮化物半导体层200上外延生长约20nm的AlGaN层作为第三氮化物半导体层(阻挡层)300。对于AlGaN层的构成元素比例，例如，对于AlYGa1-YN，Y大于X且小于0.4(X<Y<0.4)。
如上所述，在第二氮化物半导体层(沟道层)200和第三氮化物半导体层(阻挡层)300之间的界面处产生二维电子气(2DEG)。
随后，如图10和图11中所示，使用金属有机物化学气相沉积处理等，在第三氮化物半导体层300上外延生长约100nm的AlGaN层或InGaN层作为第四氮化物半导体层400。对于AlGaN层的构成元素比例，例如，对于AlZGa1-ZN，Z小于X(0≤Z<X)。2DEG通过形成第四氮化物半导体层400而消失。
例如，在将载体气体和源气体引入设备中的同时分别自生长第一氮化物半导体层100至第四氮化物半导体层400。包含氮化物半导体层(AlGaN层或GaN层)的构成元素的气体用作源气体。例如，为了形成AlGaN层，分别使用三甲基铝(TMAl)、三甲基镓(TMG)和氨作为Al、Ga和N的源气体。例如，为了形成GaN层，分别使用三甲基镓(TMG)和氨作为Ga和N的源气体。因此，在外延生长处理中，可以通过控制源气体的流速来容易且精确地调整各层的构成元素比例。此外，在外延生长处理中，可以通过切换源气体来容易且连续地形成具有不同元素构造的层。
随后，如图12和图13中所示，在第四氮化物半导体层400之上形成保护膜(例如，氧化硅膜)PRO1，并且在保护膜PRO1上形成在元件隔离区域ISO中具有开口的光致抗蚀剂膜(掩模膜)PR1。随后，以光致抗蚀剂膜PR1作为掩模注入硼离子通过保护膜PRO1以形成元件隔离区域ISO。因此注入诸如硼(B)或氮(N)的离子种类，由此氮化物半导体层的结晶性被破坏，从而形成元件隔离区域ISO。
例如，将硼离子以约1×1014(1E14)至4×1014(1E14)cm-2的密度注入到包括第一至第四氮化物半导体层100至400的堆叠的一部分中。注入能量约为例如，100至200keV。例如，调整硼离子的注入条件，使得注入深度，即，元件隔离区域ISO的底部位于第三氮化物半导体层(阻挡层)300的底表面下方。以这种方式，形成元件隔离区域ISO。由元件隔离区域ISO围绕的区域与有源区域AC对应。如图13和图7中所示，有源区域AC具有矩形形状。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR1。
随后，如图14和图15中所示，通过光刻处理在保护膜PRO1之上在台面部分MS的形成区域(平面图中的第一矩形形状)中形成光致抗蚀剂膜PR2。光致抗蚀剂膜PR2用作掩模，使得保护膜PRO1被蚀刻并且下面的第四氮化物半导体层400被不完全地蚀刻。结果，形成台面部分MS和台面部分MS的两侧的薄膜部分410。薄膜部分410的一部分形成侧部部分SP。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR2。此外，保护膜PRO1被去除。
在该阶段中，在第三氮化物半导体层(阻挡层)300之上部分地形成(例如，在Y方向上具有长边的矩形形状中)台面部分MS，并且在台面部分MS下方，2DEG仍然消失。另一方面，台面部分MS的两侧(周边)的薄膜部分410下方的2DEG抑制力小，从而在薄膜部分410下方重新产生2DEG。
随后，如图16和图17中所示，在台面部分MS和薄膜部分410之上形成保护膜(例如，约10nm厚的氧化硅膜)PRO2，并且在保护膜PRO2之上、在比台面部分MS的形成区域略大的区域(平面图中的第二矩形形状)中形成光致抗蚀剂膜PR3。以光致抗蚀剂膜PR3作为掩模，对保护膜PRO2和包括第四氮化物半导体层400的薄膜部分410进行蚀刻。结果，形成了台面部分MS和台面部分MS的两侧的侧部部分SP。
随后，如图18和图19中所示，在第三氮化物半导体层(阻挡层)300之上以及在台面部分MS之上和台面部分MS的两侧的侧部部分SP之上按顺序形成将成为栅极绝缘膜510的绝缘膜和将成为栅极电极520的导电膜。例如，在第三氮化物半导体层(阻挡层)300之上以及在台面部分MS之上和台面部分MS的两侧的侧部部分SP之上，使用ALD处理等以约20至200nm的厚度沉积氧化铝膜(Al2O3膜)作为用于栅极绝缘膜510的绝缘膜。除了氧化铝膜之外，可以使用氧化硅膜和具有大于氧化硅膜的介电常数的高介电常数膜作为用于栅极绝缘膜510的绝缘膜。可以使用SiN膜、氧氮化硅(SiON)膜、氧化锆(ZrO2)膜以及基于铪的绝缘膜作为高介电常数膜，基于铪的绝缘膜诸如为氧化铪(HfO2)膜、铝酸铪膜、氧氮化铪(HfON)膜、硅酸铪(HfSiO)膜、氧氮化铪硅(HfSiON)膜和HfAlO膜。
随后，例如，使用溅射处理等在用于栅极绝缘膜510的绝缘膜上以约100至200nm的厚度沉积氮化钛(TiN)膜作为用于栅极电极520的导电膜。可以适当地调整导电膜的构成材料或厚度。掺杂有诸如TiN和/或B或P之类的掺杂剂的多晶硅可以用作用于栅极电极520的导电膜。另外，也可以使用Ti、Al、Ni、Pt和Au以及其Si化合物或N化合物。也可以使用通过堆叠这种材料膜形成的多层膜。例如，还可以使用包括在氮化钛(TiN)膜上堆叠的约100至200nm厚的Al膜的膜堆叠作为导电膜。
随后，如图20和图21中所示，使用光刻技术在栅极电极形成区域(在平面图中比第一矩形形状略大并且比第二矩形形状略小的第三矩形形状)中形成光致抗蚀剂膜PR4，并且以光致抗蚀剂膜PR4作为掩模蚀刻TiN膜来形成栅极电极520。具体地，例如，使用主要含有Cl2的气体通过干蚀刻来蚀刻TiN膜。基于氟的气体也可以用于代替诸如Cl2的基于氯的气体。也可以使用基于氯的气体和基于氟的气体的混合气体。随后，对栅极电极(TiN膜)520下的氧化铝膜进行蚀刻。例如，使用主要含有BCl3的气体通过干蚀刻对氧化铝膜进行蚀刻。
结果，在栅极电极520的两侧暴露侧部部分SP的一部分。换句话说，栅极电极520的端部位于侧部部分SP之上。以这种方式，使台面部分的形成区域(第一矩形形状)比栅极电极520的形成区域(第三矩形形状)小，该栅极电极520的形成区域(第三矩形形状)比台面部分和侧部部分的复合体的形成区域(第二矩形形状)小，由此即使栅极电极520由于掩模未对准等而形成为与台面部分MS未对准，也可以防止2DEG的消失和偏移结构的形成。
例如，考虑到曝光期间的处理精度或掩模未对准，可以调整尺寸，使得栅极长度(Lg)为2μm，宽度[(Lb–Lg)/2]为0.2μm，并且台面部分MS的端部与栅极电极的端部之间的距离[(Lg-La)/2]为约0.1μm。
台面部分MS在第三氮化物半导体层(阻挡层)300之上部分地形成(例如，在Y方向上具有长边的矩形形状中)，并且2DEG在台面部分MS下方仍然消失。另一方面，在台面部分MS与侧部部分SP的复合体的两侧的第三氮化物半导体层300的暴露部分中仍然产生2DEG。侧部部分SP包括第四氮化物半导体层400的薄膜部分并且具有小的2DEG抑制力，因此在侧部部分SP下方仍然产生2DEG。
随后，去除光致抗蚀剂膜PR4。可以在去除光致抗蚀剂膜PR4之前对栅极电极520进行处理，并且以栅极电极520作为掩模对栅极绝缘膜510进行蚀刻。
随后，如图22和图23中所示，在栅极电极520之上形成层间绝缘膜600。例如，使用CVD处理等沉积约2μm的氧化硅膜作为层间绝缘膜600。可以使用由原硅酸四乙酯(tetraethyl orthosilicate)作为原料形成的所谓的TEOS膜作为氧化硅膜。随后，使用光刻技术和蚀刻技术在层间绝缘膜600中形成接触孔531和541。例如，在层间绝缘膜600之上形成在源极电极耦合区域和漏极电极耦合区域中具有相应的开口的未描绘的光致抗蚀剂膜。随后，通过以光致抗蚀剂膜作为掩模蚀刻层间绝缘膜600来形成接触孔531和541。例如，使用主要含有SF6的气体(基于氟的气体)通过干蚀刻来蚀刻层间绝缘膜600。结果，第三氮化物半导体层(阻挡层)300暴露在位于栅极电极520的两侧的源极电极耦合区域和漏极电极耦合区域中的每一个中。
随后，源极电极532和漏极电极542分别形成在接触孔531和541中，并且每个都形成在层间绝缘膜600之上。例如，导电膜形成在包括接触孔531和541的内部的层间绝缘膜600之上。例如，形成Al/Ti膜作为导电膜。例如，在包括接触孔的内部的层间绝缘膜600之上使用溅射处理等形成厚度约20nm的Ti膜，并且使用溅射处理等在Ti膜上形成厚度约2μm的Al膜。随后，执行热处理。例如，在500℃执行30分钟热处理。结果，可以在导电膜(Al/Ti膜)和下面的层之间建立欧姆接触。
随后，在源极电极532和漏极电极542的形成区域之上形成未描绘的光致抗蚀剂膜，并且以该光致抗蚀剂膜作为掩模蚀刻导电膜(Al/Ti膜)。例如，使用主要包含Cl2的气体通过干蚀刻来蚀刻导电膜(Al/Ti膜)。源极电极532延伸到栅极电极520上方。例如，源极电极532布置在栅极电极520之上，其间夹着层间绝缘膜600。以这种方式，形成构造以覆盖栅极电极520与源极电极532，由此可以呈现源极场板效应。
可以适当地调整构造源极电极532和漏极电极542中的每一个的导电膜的构成材料或厚度。与氮化物半导体层欧姆接触的材料优选用于这种导电膜。
随后，在层间绝缘膜600之上以及在源极电极532之上和漏极电极542之上形成绝缘膜，并且可以在绝缘膜上进一步形成互连。还可以在顶部互连之上形成包括绝缘膜的保护膜。
可以通过上述步骤形成第一实施例的半导体装置。这些步骤仅作为示例示出，并且可以通过其它步骤制造第一实施例的半导体装置。
例如，首先形成栅极绝缘膜510和栅极电极520，并且将它们用作不完全地蚀刻第四氮化物半导体层400的掩模，而不是将保护膜PRO1用作不完全地蚀刻第四氮化物半导体层400的掩模，由此可以将栅极电极520与侧部部分(薄膜部分)SP之间的重叠区域减小到0(在线上)(La≤Lg<Lb)。
第二实施例
尽管在第一实施例中侧部部分SP由第四氮化物半导体层(400)的薄膜部分410构造，但侧部部分SP可以由离子注入部分构造。换句话说，尽管在第一实施例中通过减小第四氮化物半导体层(400)的厚度来禁用侧部部分SP的2DEG抑制效应，但是在第二实施例中通过由离子注入到第四氮化物半导体层(400)来破坏结晶性从而禁用2DEG抑制效应。
结构的描述
图24是例示说明第二实施例的半导体装置的构造的截面图。图25是例示说明第二实施例的半导体装置的构造的平面图。例如，图24的截面图与图25的部分A-A对应。
在第二实施例的半导体装置中，如图24和图25中所示，由于除了侧部部分SP以外的任何构造都与第一实施例(图1和图2)的半导体装置的构造相同，所以省略重复的描述。
在第二实施例中，侧部部分SP包括离子注入区域(离子注入部分或掺杂层)420b和位于离子注入区域420b下的未掺杂区域(未掺杂层)420a。
在离子注入区域420b中，通过离子注入等注入诸如硼(B)或氮(N)的离子种类，从而氮化物半导体层的结晶性被破坏。因此，在第二实施例中，台面部分MS和侧部部分SP具有大致相同的厚度。可以通过二次离子质谱(SIMS)来识别离子注入区域(掺杂层)420b中的例如硼离子或氮离子的离子种类。
以这种方式，例如，在台面部分MS的两侧执行低加速能量的离子注入以破坏结晶性，使得可以禁用2DEG产生抑制能力。具体地，侧部部分SP的结晶性被选择性地破坏，由此当第四氮化物半导体层(台面部分MS和侧部部分SP的复合体)400的端部与栅极电极520分离时，2DEG产生区域可以保持直到栅极电极520的末端。
如上所述，在第二实施例中，也可以避免通过第二沟道的电流路径(RT2)的电阻增加并且因此导通电阻如在第一实施例中参考图5所述的那样增加，并且避免了由于形成如参考图6所述的偏移结构而导致的导通电阻增加。具体而言，在第二实施例中，通过第一沟道的原始电流路径(RT1)成为主流，并且可以减小台面部分(2DEG抑制层)MS的端部处的泄漏电流，并且保持2DEG的产生区域直到栅极电极520的末端，从而可以一起减小泄漏电流和导通电阻。
制造方法的描述
现在参考图26至图31描述制造第二实施例的半导体装置的方法，同时进一步阐明半导体装置的构造。图26至图31包括例示说明第二实施例的半导体装置的制造处理的截面图和平面图。没有描述与第一实施例中相同的步骤。
首先，提供按顺序形成有第一至第四氮化物半导体层(100至400)的衬底12(图8至图11)。
随后，如在第一实施例中那样，在第四氮化物半导体层(例如，约60nm厚)400之上形成保护膜(例如，约10nm厚的氧化硅膜)PRO1，并且在保护膜PRO1之上形成在元件隔离区域ISO中具有开口的光致抗蚀剂膜PR1。随后，以光致抗蚀剂膜PR1作为掩模注入硼离子通过保护膜PRO1以形成元件隔离区域ISO(图12和图13)。
随后，去除光致抗蚀剂膜PR1，然后如图26和图27中所示，在保护膜PRO1之上形成覆盖台面部分形成区域的光致抗蚀剂膜PR22。保护膜PRO1可以被去除以重新形成另一保护膜。
随后，以光致抗蚀剂膜PR22作为掩模注入硼离子通过保护膜PRO1以形成掺杂层420b。未掺杂层420a保留在掺杂层420b下方。
因此注入诸如硼(B)或氮(N)的离子种类，由此氮化物半导体层的结晶性被破坏，从而形成结晶性降低层420(420a、420b)。在该步骤中注入的离子种类是硼(B)或氮(N)，其与注入以形成n型或p型氮化物半导体层的离子种类(例如，Si或Mg)不同。
具体而言，例如，以约1×1014(1E14)cm-2的密度将硼离子注入到第四氮化物半导体层400中。注入能量例如为约1至5keV。调整硼离子的注入条件使得注入深度比第四氮化物半导体层400的底表面浅。结果，包括未掺杂的第四氮化物半导体层(400)的台面部分MS形成在光致抗蚀剂膜PR22下方，以及结晶性降低层420形成在台面部分MS的两侧。如上所述，结晶性降低层420包括上部掺杂层420b和下部未掺杂层420a。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR22。
随后，如图28和图29中所示，在比台面部分MS的形成区域略大的区域(平面图中的第二矩形形状)中，通过光刻处理在保护膜PRO1之上形成光致抗蚀剂膜PR23。保护膜PRO1可以被去除以重新形成另一保护膜。以光致抗蚀剂膜PR23作为掩模对保护膜PRO1和结晶性降低层420进行蚀刻。结果，形成了台面部分MS和台面部分MS的两侧的侧部部分SP。侧部部分SP包括上部掺杂层420b和下部未掺杂层420a。随后，通过等离子体剥离处理等按顺序去除光致抗蚀剂膜PR23和保护膜PRO1。
随后，如图30和图31中所示，在台面部分MS和台面部分MS的两侧的侧部部分SP之上形成栅极绝缘膜510和栅极电极520。栅极绝缘膜510和栅极电极520可以分别由与第一实施例中相同的材料和方法形成。随后，如第一实施例中那样形成层间绝缘膜600、接触孔531和541、源极电极532和漏极电极542。
随后，在层间绝缘膜600之上以及在源极电极532之上和漏极电极542之上形成绝缘膜，并且可以在绝缘膜上进一步形成互连。可以在顶部互连之上形成包括绝缘膜的保护膜。
可以通过上述步骤形成第二实施例的半导体装置。这些步骤仅作为示例示出，并且可以通过其它步骤制造第二实施例的半导体装置。
例如，可以首先形成栅极绝缘膜510和栅极电极520，使得然后以用于图案化栅极电极的光致抗蚀剂膜或者图案化的栅极电极520作为掩模通过作为保护膜的栅极绝缘膜510将硼离子注入到第四氮化物半导体层(400)中，而不是以光致抗蚀剂膜PR22作为掩模通过保护膜PRO1将硼离子注入到第四氮化物半导体层(400)中。结果，栅极电极520和侧部部分(薄膜部分)SP之间的重叠区域可以减小到0(在线上)(La≤Lg<Lb)。
第三实施例
尽管在第二实施例中通过离子注入到第四氮化物半导体层(400)中来破坏结晶性而禁用2DEG抑制效应，但是可以通过与绝缘膜(氮化硅膜)的接触处理来禁用2DEG抑制效应。
结构的描述
图32是例示说明第三实施例的半导体装置的构造的截面图。图33是例示说明第三实施例的半导体装置的构造的平面图。例如，图32的截面图与图33的部分A-A对应。
在第三实施例的半导体装置中，如图32和图33中所示，由于除了侧部部分SP以外的任何构造都与第一或第二实施例的半导体装置的构造相同，所以省略重复的描述。
在第三实施例中，侧部部分SP包括经过与氮化硅(SiN)膜的接触处理的层(430)。发明人发现第四氮化物半导体层(400)通过与氮化硅膜接触而失去2DEG抑制效应。尽管没有详细研究2DEG抑制效应的这种失去的原因，但认为涉及由于与氮化硅膜接触而引起的第四氮化物半导体层(400)的结晶性的改变。例如，与第二实施例一样，认为在第四氮化物半导体层(400)的与氮化硅(SiN)膜接触的区域(接触部)中结晶性降低。因此，这里将经过与氮化硅(SiN)膜的接触处理的层称为结晶性降低层430。本发明人发现，通过与氮化硅膜的接触处理的第四氮化物半导体层(400)的2DEG抑制效应不会通过去除氮化硅膜而恢复。
可以使用这种现象形成侧部部分SP。具体地，可以使用经过与氮化硅(SiN)膜的接触处理的层(结晶性降低层430)作为侧部部分SP。在这种情况下，与第一或第二实施例一样，可以减小台面部分(2DEG抑制层)MS的端部处的泄漏电流，并且将2DEG的产生区域保持直到栅极电极520的末端，从而可以一起降低泄漏电流和导通电阻。
制造方法的描述
现在参考图34至图41描述制造第三实施例的半导体装置的方法，同时进一步阐明半导体装置的构造。图34至图41包括例示说明第三实施例的半导体装置的制造处理的截面图和平面图。没有描述与第一实施例中相同的步骤。
首先，提供按顺序形成有第一至第四氮化物半导体层(100至400)的衬底12(图8至图11)。
随后，如在第一实施例中那样，在第四氮化物半导体层(例如，约60nm厚)400之上形成保护膜(例如，约10nm厚的氧化硅膜)PRO1，并且在保护膜PRO1之上形成光致抗蚀剂膜PR1以在元件隔离区域ISO中具有开口。随后，以光致抗蚀剂膜PR1作为掩模注入硼离子通过保护膜PRO1以形成元件隔离区域ISO(图12和图13)。
随后，去除光致抗蚀剂膜PR1，然后如图34和图35中所示，在保护膜PRO1之上形成光致抗蚀剂膜PR32以覆盖台面部分形成区域。保护膜PRO1可以被去除以重新形成另一保护膜。随后，以光致抗蚀剂膜PR32作为掩模对保护膜PRO1进行蚀刻，以将保护膜PRO1留在台面部分形成区域中。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR22。
随后，如图36和图37中所示，使用等离子体CVD处理等在第四氮化物半导体层(400)之上以及在保护膜PRO1之上沉积厚度为约100至200nm的氮化硅(Si3N4)膜800。结果，在保护膜PRO1下方形成包括与氮化硅膜800不接触的第四氮化物半导体层(400)的台面部分MS，并且在台面部分MS的两侧形成通过与氮化硅膜800接触而结晶性降低的层(430)。也就是说，通过与氮化硅膜800接触而失去第四氮化物半导体层400的2DEG产生抑制作用，因此在氮化硅(Si3N4)膜800和第四氮化物半导体层400之间的接触区中产生2DEG。随后，去除氮化硅(Si3N4)膜800和保护膜PRO1。
随后，如图38和图39中所示，通过光刻处理在结晶性降低层430、台面部分MS和第三氮化物半导体层(阻挡层)300之上在比台面部分MS的形成区域略大的区域(平面图中的第二矩形形状)中形成光致抗蚀剂膜PR33。以光致抗蚀剂膜PR33作为掩模对侧部部分SP进行蚀刻。结果，形成了台面部分MS和布置在台面部分MS的两侧并包括结晶性降低层430的侧部部分SP。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR33。
随后，如图40和图41中所示，在台面部分MS和台面部分MS的两侧的侧部部分SP之上形成栅极绝缘膜510和栅极电极520。栅极绝缘膜510和栅极电极520可以分别由与第一实施例中相同的材料和方法形成。随后，如第一实施例中那样形成层间绝缘膜600、接触孔531和541、源极电极532和漏极电极542。
随后，在层间绝缘膜600之上以及在源极电极532之上和漏极电极542之上形成绝缘膜，并且可以在绝缘膜上进一步形成互连。可以在顶部互连之上形成包括绝缘膜的保护膜。
可以通过上述步骤形成第三实施例的半导体装置。这些步骤仅作为示例示出，并且可以通过其它步骤制造第三实施例的半导体装置。
在第三实施例中，与第二实施例一样，结晶部分(420a)可以保留在侧部部分SP中具有降低的结晶性的区域(420b)下方(参见图24)。
第四实施例
尽管第二或第三实施例的半导体装置被构造成使得栅极电极520布置在台面部分MS之上，其间具有栅极绝缘膜510，但是半导体装置可以具有结型FET(JFET)构造，而没有栅极绝缘膜510。
第一应用
图42是例示说明第四实施例的第一应用的半导体装置的构造的截面图。除了不设置栅极绝缘膜510之外，第一应用的半导体装置与第二实施例的半导体装置的构造对应。如上所述，由于除了省略了栅极绝缘膜510之外，第一应用的半导体装置与第二实施例的半导体装置相同，因此省略了重复的描述。除了不包括形成栅极绝缘膜510的步骤之外，可以通过例如第二实施例中描述的制造处理来制造第一应用的半导体装置。
第二应用
图43是例示说明第四实施例的第二应用的半导体装置的构造的截面图。除了不设置栅极绝缘膜510之外，第二应用的半导体装置与第三实施例的半导体装置的构造对应。如上所述，由于除了省略了栅极绝缘膜510之外，第二应用的半导体装置与第三实施例的半导体装置相同，因此省略了重复的描述。除了不包括形成栅极绝缘膜510的步骤之外，可以通过例如第三实施例中描述的制造处理来制造第二应用的半导体装置。
在第四实施例的半导体装置(结型FET)中，也可以减小台面部分(2DEG抑制层)MS的端部处的泄漏电流，并且将2DEG的产生区域保持直到栅极电极520的末端，从而可以一起减小泄漏电流和导通电阻。
然而，在结型FET中，必须仔细设计台面部分(2DEG抑制层)MS的厚度。具体地，当对台面部分MS施加大于1MV/cm的电场时，隧穿电流流过台面部分MS的内部而不是沿着台面部分MS的末端流动。因此，在结型FET中，由于不设置栅极绝缘膜，所以台面部分MS的厚度优选被设定为使得电场不超过上述1MV/cm。例如，当额定栅极电压是5V并且阻挡层的厚度是10nm时，台面部分MS的厚度可以被调整到约75nm。在这种情况下，电场强度约为0.6MV/cm，并且不产生隧穿电流。
第五实施例
仅通过去除栅极绝缘膜510不能将第一实施例的半导体装置形成为结型FET。因此下面的构造是优选的。
结构的描述
图44是例示说明第五实施例的半导体装置的构造的截面图。图45是例示说明第五实施例的半导体装置的构造的平面图。例如，图44的截面图与图45的部分A-A对应。
在第五实施例的半导体装置的构造中，如图44和图45中所示，层间绝缘膜IL1限制台面部分MS和栅极电极520之间的接触区，使得侧部部分SP不与栅极电极520接触。未设置栅极绝缘膜。其它组件与第一实施例中的相同。
在第五实施例的半导体装置(结型FET)中，也可以减小台面部分(2DEG抑制层)MS的端部处的泄漏电流，并且将2DEG的产生区域保持到栅极电极520的末端，从而可以一起减小泄漏电流和导通电阻。
制造方法的描述
现在参考图46至图55描述制造第五实施例的半导体装置的方法，同时进一步阐明半导体装置的构造。图46至图55包括例示说明第五实施例的半导体装置的制造处理的截面图和平面图。没有描述与第一实施例中相同的步骤。
首先，提供按顺序形成有第一至第四氮化物半导体层(100至400)的衬底12(图8至图11)。
随后，如在第一实施例中那样，在第四氮化物半导体层(例如，约60nm厚)400之上形成保护膜(例如，约200nm厚的氧化硅膜)PRO1，并且在保护膜PRO1之上形成在元件隔离区域ISO中具有开口的光致抗蚀剂膜PR1。随后，以光致抗蚀剂膜PR1作为掩模注入硼离子通过保护膜PRO1以形成元件隔离区域ISO(图12和图13)。
随后，去除光致抗蚀剂膜PR1，然后与第一实施例一样，通过光刻处理在保护膜PRO1上在台面部分MS的形成区域(平面图中的第一矩形形状)中形成光致抗蚀剂膜PR2。光致抗蚀剂膜PR2用作掩模，使得保护膜PRO1被蚀刻并且下面的第四氮化物半导体层400被不完全地蚀刻。结果，形成台面部分MS和台面部分MS的两侧的薄膜部分410。随后，通过等离子体剥离处理等去除光致抗蚀剂膜PR2(图14和图15)。
随后，如图46和图47中所示，在保护膜PRO1、台面部分410和薄膜部分410之上在比台面部分MS的形成区域略大的区域(平面图中的第二矩形形状)中形成光致抗蚀剂膜PR3。以光致抗蚀剂膜PR3作为掩模，对第四氮化物半导体层400的薄膜部分410进行蚀刻。随后，去除光致抗蚀剂膜PR3。保护膜PRO1可以被去除以重新形成另一保护膜。
随后，如图48和图49中所示，在第三氮化物半导体层(阻挡层)300之上以及在侧部部分SP之上和保护膜PRO1之上形成第二绝缘膜(例如，约200nm厚的SiON膜)作为层间绝缘膜IL1。在预定的蚀刻条件下，第二绝缘膜的蚀刻速率优选比第一绝缘膜低(蚀刻少)。
随后，如图50和图51中所示，通过回蚀或化学机械抛光(CMP)去除层间绝缘膜IL1的上部部分直到保护膜PRO1的表面被暴露为止。
随后，如图52和图53中所示，通过蚀刻去除暴露的保护膜PRO1。结果，在台面部分MS上形成沟槽。
随后，如图54和图55中所示，例如，在包括沟槽的内部的层间绝缘膜IL1之上，利用溅射处理等将氮化钛(TiN)膜作为用于栅极电极520的导电膜以约100至200nm的厚度沉积。
随后，图案化导电膜(TiN)以形成栅极电极520。另外，形成层间绝缘膜600、接触孔531和541、源极电极532和漏极电极542(图44和图45)。这些组件可以通过与第一实施例中类似的步骤形成。
随后，在层间绝缘膜600之上以及在源极电极532之上和漏极电极542之上形成绝缘膜，并且可以在绝缘膜上进一步形成互连。可以在顶部互连之上形成包括绝缘膜的保护膜。
可以通过上述步骤形成第五实施例的半导体装置。这些步骤仅作为示例示出，并且可以通过其它步骤制造第五实施例的半导体装置。
尽管发明人实现的本发明已经根据其一些实施例在前文中进行了详细描述，但是本发明不应被限制于此，并且将理解，可以在不脱离本发明的精神的范围内对其进行各种修改或改变。例如，尽管在第一至第三实施例中，以保护膜或光致抗蚀剂膜作为掩模来形成侧部部分，但也可以使用栅极电极作为掩模。例如，可以对栅极电极进行图案化，使得然后使用栅极电极作为掩模来对第四氮化物半导体层进行蚀刻以形成薄膜部分(410)。另外，可以以栅极电极作为掩模形成结晶性降低层(420、430)。
[补充说明1]
一种制造半导体装置的方法，包括以下步骤：
(a)在第一氮化物半导体层之上形成第二氮化物半导体层；
(b)在第二氮化物半导体层之上形成第三氮化物半导体层；
(c)在第三氮化物半导体层之上形成第四氮化物半导体层；
(d)形成包括所述第四氮化物半导体层的台面部分，并且形成包括所述第四氮化物半导体层并设置在所述台面部分的两侧的侧部部分；和
(e)在所述台面部分上方形成栅极电极，
其中在步骤(e)之后，步骤(d)包括：通过以栅极电极作为掩模对第四氮化物半导体层进行蚀刻来形成侧部部分，并在所述栅极电极下方形成包括所述第四氮化物半导体层的所述台面部分，以及
在第二氮化物半导体层和第三氮化物半导体层之间的二维电子气的产生在所述台面部分下方被抑制，而在所述侧部部分下方未被抑制。
[补充说明2]
一种制造半导体装置的方法，包括以下步骤：
(a)在第一氮化物半导体层之上形成第二氮化物半导体层；
(b)在第二氮化物半导体层之上形成第三氮化物半导体层；
(c)在第三氮化物半导体层之上形成第四氮化物半导体层；
(d)形成包括所述第四氮化物半导体层的台面部分，并且形成包括所述第四氮化物半导体层并设置在所述台面部分的两侧的侧部部分；和
(e)在所述台面部分上方形成栅极电极，
其中步骤(d)包括以下步骤：
(d1)通过对所述第四氮化物半导体层的除了要形成所述台面部分的区域之外的区域进行不完全地蚀刻来形成所述台面部分；
(d2)在所述第四氮化物半导体层之上以及在所述台面部分之上的第一绝缘膜之上形成第二绝缘膜，然后去除所述第二绝缘膜的表面直到暴露所述第一绝缘膜为止；和
(d3)通过去除所述第一绝缘膜在所述台面部分之上形成沟槽，
其中步骤(e)是在所述沟槽中形成所述栅极电极的步骤，
所述侧部部分延伸到所述栅极电极的外部，
在所述第二氮化物半导体层和所述第三氮化物半导体层之间的二维电子气的产生在所述台面部分下方被抑制，而在所述侧部部分下方未被抑制。

Claims (19)

1.一种半导体装置，包括：
第一氮化物半导体层；
第二氮化物半导体层，形成在所述第一氮化物半导体层之上；
第三氮化物半导体层，形成在所述第二氮化物半导体层之上；
台面部分，形成在所述第三氮化物半导体层之上并包括第四氮化物半导体层；
源极电极，形成在所述第三氮化物半导体层之上并在所述台面部分的第一侧；
漏极电极，形成在所述第三氮化物半导体层之上并在所述台面部分的第二侧；
栅极电极，形成在所述台面部分上方；和
侧部部分，形成在所述台面部分的至少一侧并包括所述第四氮化物半导体层，
其中所述栅极电极形成在所述侧部部分的第一部分上方，
其中所述侧部部分的第二部分延伸到所述栅极电极的外部，
其中与台面部分接触的第三氮化物半导体层的部分受台面部分的晶格常数的影响，使得在所述台面部分下方的第二氮化物半导体层和第三氮化物半导体层之间的界面处压电极化分量减小，并且在所述第二氮化物半导体层和所述第三氮化物半导体层之间的二维电子气的产生在所述台面部分下方被抑制，而在所述第二氮化物半导体层和所述第三氮化物半导体层之间的二维电子气的产生在所述侧部部分下方未被抑制。
2.根据权利要求1所述的半导体装置，其中所述台面部分包括未掺杂的所述第四氮化物半导体层。
3.根据权利要求2所述的半导体装置，
其中所述第四氮化物半导体层包括第一厚度部分以及布置在所述第一厚度部分的两侧并具有比所述第一厚度部分小的厚度的第二厚度部分，以及
其中所述台面部分包括所述第一厚度部分，并且所述侧部部分包括所述第二厚度部分。
4.根据权利要求2所述的半导体装置，
其中所述第四氮化物半导体层包括第一部分以及布置在所述第一部分的两侧并注入有离子的第二部分，以及
其中所述台面部分包括所述第一部分，并且所述侧部部分包括所述第二部分。
5.根据权利要求4所述的半导体装置，其中所述第二部分包括注入有所述离子的掺杂层以及所述掺杂层下方的未掺杂层。
6.根据权利要求4所述的半导体装置，其中所述离子是硼和氮之一的离子。
7.根据权利要求2所述的半导体装置，其中所述侧部部分包括经过与绝缘膜接触处理的层。
8.根据权利要求7所述的半导体装置，其中所述绝缘膜是氮化物膜。
9.根据权利要求2所述的半导体装置，其中所述栅极电极的端部位于所述侧部部分之上。
10.根据权利要求2所述的半导体装置，还包括在所述台面部分与所述栅极电极之间的栅极绝缘膜。
11.一种制造半导体装置的方法，包括以下步骤：
(a)在第一氮化物半导体层之上形成第二氮化物半导体层；
(b)在所述第二氮化物半导体层之上形成第三氮化物半导体层；
(c)在所述第三氮化物半导体层之上形成第四氮化物半导体层；
(d)形成包括所述第四氮化物半导体层的台面部分，并且形成包括所述第四氮化物半导体层并设置在所述台面部分的两侧的侧部部分；和
(e)在所述台面部分和所述侧部部分的第一部分上方形成栅极电极，
其中所述侧部部分的第二部分延伸到所述栅极电极的外部，以及
其中与台面部分接触的第三氮化物半导体层的部分受台面部分的晶格常数的影响，使得在所述台面部分下方的第二氮化物半导体层和第三氮化物半导体层之间的界面处压电极化分量减小，并且在所述第二氮化物半导体层和所述第三氮化物半导体层之间的二维电子气的产生在所述台面部分下方被抑制，而在所述第二氮化物半导体层和所述第三氮化物半导体层之间的二维电子气的产生在所述侧部部分下方未被抑制。
12.根据权利要求11所述的方法，其中步骤(d)是提供所述台面部分并且在所述台面部分的两侧提供具有小于所述台面部分的厚度的所述侧部部分的步骤。
13.根据权利要求11所述的方法，其中步骤(d)包括以下步骤：
(d1)在所述第四氮化物半导体层的要形成所述台面部分的区域之上形成第一掩模膜，并且通过以所述第一掩模膜作为掩模注入离子来形成所述侧部部分；和
(d2)去除所述第一掩模膜，在所述第四氮化物半导体层之上形成比形成所述第一掩模膜的所述区域大的第二掩模膜，并且以所述第二掩模膜作为掩模蚀刻所述第四氮化物半导体层。
14.根据权利要求13所述的方法，其中所述侧部部分包括注入有所述离子的掺杂层以及所述掺杂层下方的未掺杂层。
15.根据权利要求13所述的方法，其中所述离子是硼和氮之一的离子。
16.根据权利要求11所述的方法，其中步骤(d)包括以下步骤：
(d1)在所述第四氮化物半导体层的要形成所述台面部分的区域之上形成第一绝缘膜，以及在第四氮化物半导体层之上以及第一绝缘膜之上形成第二绝缘膜，从而形成在所述第四氮化物半导体层与所述第二绝缘膜之间具有接触部的侧部部分；和
(d2)在所述第四氮化物半导体层之上形成掩模膜，所述掩模膜大于其中形成所述第一绝缘膜的所述区域，并且以所述掩模膜作为掩模蚀刻所述第四氮化物半导体层。
17.根据权利要求16所述的方法，其中所述第二绝缘膜是氮化物膜。
18.根据权利要求11所述的方法，其中所述台面部分包括未掺杂的所述第四氮化物半导体层。
19.根据权利要求11所述的方法，还包括在步骤(d)和步骤(e)之间的以下步骤：
(f)在所述台面部分之上形成栅极绝缘膜，其中所述栅极电极形成在所述栅极绝缘膜之上。
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Publication number Priority date Publication date Assignee Title
US10529802B2 (en) * 2017-09-14 2020-01-07 Gan Systems Inc. Scalable circuit-under-pad device topologies for lateral GaN power transistors
WO2022113536A1 (ja) * 2020-11-26 2022-06-02 ローム株式会社 窒化物半導体装置およびその製造方法
CN117546303A (zh) * 2021-07-01 2024-02-09 罗姆股份有限公司 氮化物半导体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050189559A1 (en) * 2004-02-27 2005-09-01 Kabushiki Kaisha Toshiba Semiconductor device
CN105742360A (zh) * 2014-12-26 2016-07-06 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6017125B2 (ja) 2011-09-16 2016-10-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6231730B2 (ja) * 2011-09-28 2017-11-15 富士通株式会社 化合物半導体装置及びその製造方法
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6486828B2 (ja) * 2012-11-16 2019-03-20 マサチューセッツ インスティテュート オブ テクノロジー 半導体構造およびリセス形成のエッチング技術
US9006791B2 (en) * 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel
KR101758082B1 (ko) * 2013-12-30 2017-07-17 한국전자통신연구원 질화물 반도체 소자의 제조 방법
US9385224B2 (en) * 2014-08-13 2016-07-05 Northrop Grumman Systems Corporation Method of forming an integrated multichannel device and single channel device structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050189559A1 (en) * 2004-02-27 2005-09-01 Kabushiki Kaisha Toshiba Semiconductor device
CN105742360A (zh) * 2014-12-26 2016-07-06 瑞萨电子株式会社 半导体器件及其制造方法

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