CN108962981A - 一种降低氮化镓基外延层中漏电的结构及其制备方法 - Google Patents
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Abstract
本发明提供一种降低氮化镓基外延层中漏电的结构及其制备方法，通过外延方法制备的降低氮化镓基外延层中漏电的结构包括，衬底；成核层，设置于所述衬底的上表面；应力和缺陷控制层，设置于所述成核层的上表面；下缓冲层，设置于所述应力和缺陷控制层的上表面；电子阻挡层，设置于所述下缓冲层的上表面；上缓冲层，设置于所述电子阻挡层的上表面；沟道层，设置于所述上缓冲层的上表面；以及势垒层，设置于所述沟道层的上表面。利用本发明，通过在上缓冲层和下缓冲层中引入电子阻挡层，利用电子阻挡层的势垒阻挡特性，能够有效的阻挡衬底中的电子注入到上缓冲层中，有效减少氮化镓基外延层中的纵向漏电流，提高氮化镓基外延层的可靠性。
Description
技术领域
本发明涉及一种半导体技术领域，特别是涉及一种降低氮化镓基外延层中漏电的结构及其制备方法。
背景技术
以III族氮化物为代表的第三代半导体具有高禁带宽度、高击穿电场、高饱和电子漂移速度以及强极化等优异的性质，特别是基于硅(Si)衬底和碳化硅(SiC)衬底上的铝镓氮/氮化镓(AlGaN/GaN)异质结构的高迁移率晶体管(HEMT)具有开关速度快、导通电阻低、器件体积小、耐高温、节能等优异特性，有望在下一代高效节能功率电子器件领域，包括微波射频功率器件和电力电子器件领域得到广泛使用。
但是，GaN基功率电子器件的可靠性尚不确定，离真正的实用化还存在相当大的差距。由于电子器件的最重要指标之一，器件击穿电压受材料中的垂直漏电影响很大，衬底、晶体质量、缺陷密度及C掺杂浓度都会影响垂直漏电，产生击穿。目前，在产生漏电的机理解释方面仍有争议，有人认为是与衬底的掺杂浓度有关，有人认为与衬底电子的注入有关，而另外有人认为与高阻外延层中深能级缺陷相关的体陷阱效应相关。因此，如何通过有效的控制生长的方法，限制衬底电子的注入减少纵向漏电，提高击穿电压，对于提高器件的可靠性和广泛应用具有很重要意义。
针对GaN材料减少漏电进行生长的现有方法中，国际上采用的方法主要有：文献(J.J.Freedsman，et al.,Phys.Status Solidi A 213,424，2016)记载的增加外延层厚度的方法；文献(E.Dogmus,et al.,Applied Physics Express 11,034102,2018等)记载的局部刻蚀衬底的方法。然而，因为晶片(外延层和衬底)往往不能长的太厚，容易破碎，局部刻蚀衬底将多了一道器件工艺，容易产生额外的界面态，所以，上述两种方法在提高生长晶体质量方面，还有在刻蚀等复杂工艺方面，受到一定的局限性，难以实现晶体质量高，消费低，工艺简单的问题。
因此，寻找一种生产制备工艺简单，能有效减少氮化镓基外延层中的漏电流，进而提高其可靠性的工艺，是本领域的技术人员亟需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种降低氮化镓基外延层中漏电的结构及其制备方法，通过在上缓冲层和下缓冲层之间引入插入层来阻挡衬底电子注入到所述上缓冲层用于解决现有技术中氮化镓基外延层中的漏电流大，可靠性差以及生产制备工艺复杂的问题。
为实现上述目的及其他相关目的，本发明提供一种降低氮化镓基外延层中漏电的结构，所述结构包括：
衬底；
成核层，设置于所述衬底的上表面；
应力和缺陷控制层，设置于所述成核层的上表面，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；
下缓冲层，设置于所述应力和缺陷控制层的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
电子阻挡层，设置于所述下缓冲层的上表面，用于形成势垒阻挡衬底电子的注入；
上缓冲层，设置于所述电子阻挡层的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
沟道层，设置于所述上缓冲层的上表面，用于为二维电子气提供一个良好的运输通道；以及，
势垒层，设置于所述沟道层的上表面，所述势垒层和所述沟道层构成半导体异质结构，用于在所述势垒层和所述沟道层的界面处形成高浓度的具有高迁移特性的二维电子气。
作为一种优选方案，所述沟道层和所述势垒层中间还设置有插入层，所述插入层用于降低所述沟道层与所述势垒层之间的合金无序散射；所述插入层的材料包括氮化铝；所述插入层的厚度为0.5nm-3.0nm。。
作为一种优选方案，所述衬底包括硅衬底或碳化硅衬底；所述成核层的材料包括铝镓氮或氮化铝；所述应力和缺陷控制层的材料包括铝镓氮，所述应力和缺陷控制层的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述下缓冲层的材料包括氮化镓或铝镓氮；所述电子阻挡层的材料包括氮化铝、铝镓氮或氮化硅；所述上缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铝镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
作为一种优选方案，所述下缓冲层的厚度为0。
作为一种优选方案，所述成核层的厚度为5nm-2μm，更优选为20nm-1μm，再优选为50nm-1μm；所述应力和缺陷控制层的厚度为5nm-20μm，更优选为20nm-2μm，再优选为50nm-1μm；所述上缓冲层和所述下缓冲层的厚度之和为10nm-20μm，更优选为200nm-10μm，再优选为300nm-10μm；所述电子阻挡层的厚度为0.5nm-1μm，更优选为0.5nm-800nm，再优选为1nm-500nm；所述沟道层的厚度为2nm-1.5μm，更优选为10nm-1.2μm，再优选为20nm-1.1μm；所述势垒层的厚度为2nm-50nm。
作为一种优选方案，所述结构还包括上电极层和下电极层；所述上电极层设置于所述势垒层的上表面，所述上电极层与所述势垒层为欧姆接触，用于检测所述结构的漏电流；所述下电极层设置于所述衬底的下表面，所述下电极层与所述衬底为欧姆接触，用于检测所述结构的漏电流。
为实现上述目的及其它相关目的，本发明还提供一种降低氮化镓基外延层中漏电的结构的制备方法，所述制备方法包括以下步骤：
提供一衬底；
于所述衬底的上表面生长一成核层；
于所述成核层的上表面生长一应力和缺陷控制层，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；
于所述应力和缺陷控制层的上表面生长一下缓冲层，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
于所述下缓冲层的上表面生长一电子阻挡层，用于形成势垒阻挡衬底电子的注入；
于所述电子阻挡层的上表面形成一上缓冲层，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
于所述上缓冲层的上表面形成一沟道层，用于为二维电子气提供一个良好的运输通道；以及，
于所述沟道层的上表面形成一势垒层，所述势垒层和所述沟道层构成半导体异质结构，用于在所述势垒层和所述沟道层的界面处形成高浓度的具有高迁移特性的二维电子气。
作为一种优选方案，所述衬底为半导体衬底，包括硅衬底或碳化硅衬底；所述成核层的材料包括铝镓氮或氮化铝；所述应力和缺陷控制层的材料包括铝镓氮，所述应力和缺陷控制层的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述下缓冲层的材料包括氮化镓或铝镓氮；所述电子阻挡层的材料包括氮化铝、铝镓氮或氮化硅；所述上缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铝镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
作为一种优选方案，所述下缓冲层的厚度为0。
作为一种优选方案，所述成核层的厚度为5nm-2μm，更优选为20nm-1μm，再优选为50nm-1μm；所述应力和缺陷控制层的厚度为5nm-20μm，更优选为20nm-2μm，再优选为50nm-1μm；所述上缓冲层和所述下缓冲层的厚度之和为10nm-20μm，更优选为200nm-10μm，再优选为300nm-10μm；所述电子阻挡层的厚度为0.5nm-1μm，更优选为0.5nm-800nm，再优选为1nm-500nm；所述沟道层的厚度为2nm-1.5μm，更优选为10nm-1.2μm，再优选为20nm-1.1μm；所述势垒层的厚度为2nm-50nm。
作为一种优选方案，所述制备方法还包括步骤：
于所述沟道层和所述势垒层之间生长一插入层，所述插入层的上表面与所述势垒层连接，所述插入层的下表面与所述沟道层连接，所述插入层用于降低所述沟道层与所述势垒层之间的合金无序散射；所述插入层的材料包括氮化铝。
作为一种优选方案，为了对本发明的降低氮化镓基外延层中漏电的结构的漏电流进行检测，于所述沟道层的上表面形成一势垒层之后还包括步骤：
于所述衬底的下表面生长一下电极层，所述下电极层与所述衬底为欧姆接触；
于所述势垒层上表面生长一上电极层，所述上电极层与所述势垒层为欧姆接触。
作为一种优选方案，于所述衬底的下表面沉积Al金属，然后经过退火工艺形成所述下电极层；于所述势垒层的上表面依次沉积钛/铝/镍/金的多层结构，然后经过退火工艺形成所述上电极层。
需要说明的是，所述上电极层和所述下电极层，先生长上电极层退火后再生长下电极层。
作为一种优选方案，所述成核层，所述应力和缺陷控制层，所述下缓冲层，所述电子阻挡层，所述上缓冲层，所述沟道层，所述势垒层以及所述插入层的制备方法包括金属有机化合物气相外延方法，分子束外延方法或氢化物气相外延方法。
如上所述，本发明的降低氮化镓基外延层中漏电的结构及其制备方法，具有以下有益效果：
本发明中，通过在上缓冲层和下缓冲层中引入电子阻挡层，利用电子阻挡层的势垒阻挡特性，能够有效的阻挡衬底中的电子注入到所述上缓冲层中，有效减少所述氮化镓基外延层中的纵向漏电流，提高所述氮化镓基外延层的可靠性；
本发明的所述降低氮化镓基外延层中漏电的结构的制备方法简单，制备周期短，具有广阔的应用前景。
附图说明
图1显示为本发明的降低氮化镓基外延层中漏电的结构的示意图。
图2显示为本发明的降低氮化镓基外延层中漏电的结构的制备方法流程图。
图3显示为本发明的降低氮化镓基外延层中漏电的结构的漏电流测试示意图。
图4显示为本发明的实施例1样品(曲线13)与对比例1样品(曲线12)的漏电流随电压的变化曲线。
图5a显示为本发明的实施例1样品在其上电极和下电极之间施加450V的纵向电压V时电流随温度的拟合曲线(曲线15)，从图中可以获得实施例1样品的激活能Ea＝0.15eV。
图5b显示为本发明的对比例1样品在其上电极和下电极之间施加450V的纵向电压V时电流随温度的拟合曲线(曲线14)，从图中可以获得对比例1样品的激活能Ea＝0.24eV。
元件标号说明
1 衬底
2 成核层
3 应力和缺陷控制层
41 下缓冲层
42 上缓冲层
5 电子阻挡层
6 沟道层
7 插入层
8 势垒层
91 下电极层
92 上电极层
S10～S80 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种降低氮化镓基外延层中漏电的结构，所述结构包括：衬底1，以及在所述衬底1上表面依次向上设置的成核层2，应力和缺陷控制层3，下缓冲层41，电子阻挡层5，上缓冲层42，沟道层6以及势垒层8。
具体的，如图1所示，所述成核层2设置于所述衬底1的上表面；所述应力和缺陷控制层3设置于所述成核层2的上表面，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；所述下缓冲层41，设置于所述应力和缺陷控制层3的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；所述电子阻挡层设置于所述下缓冲层41的上表面，用于形成势垒阻挡衬底电子的注入；所述上缓冲层42设置于所述电子阻挡层的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；所述沟道层6设置于所述上缓冲层42的上表面，用于为二维电子气提供一个良好的运输通道；以及，所述势垒层8设置于所述沟道层6的上表面，所述势垒层8和所述沟道层6构成半导体异质结构，用于在所述势垒层8和所述沟道层6的界面处形成高浓度的具有高迁移特性的二维电子气。
在一个实施方案中，所述衬底1可采用硅衬底或碳化硅衬底等半导体衬底；所述成核层2的材料可采用铝镓氮或氮化铝；所述应力和缺陷控制层3的材料可采用铝镓氮，所述应力和缺陷控制层3的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述下缓冲层41的材料可采用氮化镓或铝镓氮；所述电子阻挡层的材料可采用氮化铝、铝镓氮或氮化硅；所述上缓冲层42的材料可采用氮化镓或铝镓氮；所述沟道层6的材料可采用氮化镓或铝镓氮；所述势垒层8的材料可采用铝镓氮或铟铝氮。
为了降低本发明的氮化镓基外延层中合金的无序散射，在一个优选实施例中，所述沟道层6和所述势垒层8中间还设置有插入层7。
在一个具体的实施例中，所述插入层7的材料可采用氮化铝，所述插入层7的厚度为0.5nm-3.0nm。。
在一个实施例中，所述下缓冲层41的厚度为0，也就是说，在本发明的结构中不设置下缓冲层41，所述电子阻挡层的直接设置于所述应力和缺陷控制层3的上表面。
在一个实施例中，所述成核层2的厚度为5nm-2μm，更优选为20nm-1μm，再优选为50nm-1μm；所述应力和缺陷控制层3的厚度为5nm-20μm，更优选为20nm-2μm，再优选为50nm-1μm；所述上缓冲层42和所述下缓冲层41的厚度之和为10nm-20μm，更优选为200nm-10μm，再优选为300nm-10μm；所述电子阻挡层的厚度为0.5nm-1μm，更优选为0.5nm-800nm，再优选为1nm-500nm；所述沟道层6的厚度为2nm-1.5μm，更优选为10nm-1.2μm，再优选为20nm-1.1μm；所述势垒层8的厚度为2nm-50nm。
为了检测本发明的降低氮化镓基外延层中漏电的结构中的漏电流，所述结构还包括上电极层92和下电极层91；所述上电极层92设置于所述势垒层8的上表面，所述上电极层92与所述势垒层8为欧姆接触；所述下电极层91设置于所述衬底1的下表面，所述下电极层91与所述衬底1为欧姆接触。
所述上电极层92的材料可选择与所述势垒层8形成欧姆接触的金属，诸如于所述势垒层的上表面依次沉积金属钛/铝/镍/金的多层结构，然后经过退火工艺形成所述上电极层等，具体的可以根据实验条件以及势垒层8的材料选择合适的金属或者合金，不以上述的列举为限；所述下电极层91的材料可选择与所述衬底1形成欧姆接触的金属，诸如金属铝，银等，具体的可以根据实验条件以及势垒层8的材料选择合适的金属，不以上述的列举为限。
本发明还提供一种上述降低氮化镓基外延层中漏电的结构的制备方法，如图2所示，所述制备方法包括以下步骤：
执行步骤S10，提供一衬底1，所述衬底1可选用硅衬底或碳化硅衬底等半导体衬底。
执行步骤S20，于所述衬底1的上表面生长一成核层2，所述成核层2的材料可采用铝镓氮或氮化铝；所述成核层2的厚度为5nm-2μm，更优选为20nm-1μm，再优选为50nm-1μm。
执行步骤S30，于所述成核层2的上表面生长一应力和缺陷控制层3，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；所述应力和缺陷控制层3的材料包括铝镓氮，所述应力和缺陷控制层3的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述应力和缺陷控制层3的厚度为5nm-20μm，更优选为20nm-2μm，再优选为50nm-1μm。
执行步骤S40，于所述应力和缺陷控制层3的上表面生长一下缓冲层41，用于提高所述氮化镓基外延层的晶体质量和表面形貌；所述下缓冲层41的材料包括氮化镓或铝镓氮。
执行步骤S50，于所述下缓冲层41的上表面生长一电子阻挡层，用于形成势垒阻挡衬底电子的注入；所述电子阻挡层的材料可选用氮化铝、铝镓氮或氮化硅；所述电子阻挡层的厚度为0.5nm-1μm，更优选为0.5nm-800nm，再优选为1nm-500nm。
执行步骤S60，于所述电子阻挡层的上表面形成一上缓冲层42，用于提高所述氮化镓基外延层的晶体质量和表面形貌；所述上缓冲层42的材料包括氮化镓或铝镓氮。
需要说明的是，步骤S30中所述上缓冲层42和步骤S50中所述下缓冲层41的厚度之和为10nm-20μm，更优选为200nm-10μm，再优选为300nm-10μm。
执行步骤S70，于所述上缓冲层42的上表面形成一沟道层6，用于为二维电子气提供一个良好的运输通道；所述沟道层6的材料可采用氮化镓；所述沟道层6的厚度为2nm-1.5μm，更优选为10nm-1.2μm，再优选为20nm-1.1μm。
执行步骤S80，于所述沟道层6的上表面形成一势垒层8，所述势垒层8和所述沟道层6构成半导体异质结构，用于在所述势垒层8和所述沟道层6的界面处形成高浓度的具有高迁移特性的二维电子气；所述势垒层8的材料可选用铝镓氮或铟铝氮；所述势垒层8的厚度为2nm-50nm。
在一个具体的实施例中，可以省去步骤S40，直接在所述应力和缺陷控制层3的上表面生长所述电子阻挡层，也即所述下缓冲层41的厚度为0。
在一个优选实施例中，为了氮化镓基外延层中合金的无序散射，在步骤S70和步骤S80之间还包括以下步骤，于所述沟道层6和所述势垒层8之间生长一插入层7。
在一个具体的实施例中，所述插入层7的材料可采用氮化铝，所述插入层7的厚度为0.5nm-3.0nm。
需要说明的是，所述成核层2，所述应力和缺陷控制层3，所述下缓冲层41，所述电子阻挡层，所述上缓冲层42，所述沟道层6，所述势垒层8以及所述插入层7的制备方法可采用诸如金属有机化合物气相外延方法，分子束外延方法或氢化物气相外延方法等现有技术手段，在此不做赘述。
为了对本发明的降低氮化镓基外延层中漏电的结构的漏电流进行检测以及其它可能的电检测，在一个实施例中，步骤S80之后还包括以下步骤：于所述衬底1的下表面生长一下电极层91，所述下电极层91与所述衬底1为欧姆接触；于所述势垒层8上表面生长一上电极层92，所述上电极层92与所述势垒层8为欧姆接触；最后获得如图1所述的降低氮化镓基外延层中漏电的结构。
所述上电极层92的材料可选择与所述势垒层8形成欧姆接触的金属，在一个具体的实施例中，形成所述上电极层92的过程是在所述势垒层8的上表面依次沉积钛/铝/镍/金的多层结构，然后经过退火工艺形成所述上电极层92，需要说明的是，在另外的实施例中，也可以采用其它能与所述势垒层8形成欧姆接触的金属作为所述上电极层92的材料，不以本实施例为限；所述下电极层91的材料可选择与所述衬底1形成欧姆接触的金属，在一个具体的实施例中，形成所述下电极层91的过程是在所述衬底1的底表面沉积金属铝，然后经过退火工艺形成所述下电极层91，需要说明的是，在另外的实施例中，也可以采用其它能与所述衬底1形成欧姆接触的金属作为所述下电极层91的材料，不以本实施例为限。
需要说明的是，所述上电极层92和所述下电极层91，先生长上电极层92退火后再生长下电极层91。
为了说明本发明在外延层(上缓冲层42和下缓冲层41)中引入电子阻挡层的效果，对在氮化镓基外延层中引入电子阻挡层的结构(以下简称：本发明样品)和未在氮化镓基外延层中引入电子阻挡层的结构(以下简称：对比样品)的漏电流进行了检测，上述两种结构唯一不同的是前者引入了电子阻挡层，而后者未引入电子阻挡层。
对本发明样品和对比样品的漏电流进行了检测，所述漏电流检测采用如图3所示的连接方式，包括以下步骤：
步骤1，分别在本发明样品和对比样品的上电极层92和下电极层91上施加纵向电压V，获得本发明样品和对比样品的电流随电压的变化曲线。
在一个优选实施例中，所述纵向电压V为1-3000V，需要说明的是，所述纵向电压V可以具体根据被测样品的击穿电压进行合理配置，不以本实施例为限。
步骤2，在本发明样品和对比样品的上电极层92和下电极层91上施加一固定的纵向电压V，测试不同的温度下本发明样品和对比样品的电流值，拟合得到本发明样品和对比样品的漏电流随温度的变化曲线，进而获得本发明样品和对比样品的激活能。
下面将通过具体的实施例和对比例来说明本发明的有益效果。
实施例1
制备在氮化镓基外延层中引入电子阻挡层的结构：提供一硅衬底，在所述硅衬底的表面依次通过外延方法向上生长氮化铝成核层，铝镓氮应力和缺陷控制层，氮化镓下缓冲层，氮化铝电子阻挡层，氮化镓上缓冲层，氮化镓沟道层，氮化铝插入层和铝镓氮势垒层；其中，所述氮化铝成核层的厚度为180nm-220nm，所述铝镓氮应力和缺陷控制层的厚度为580-620nm，所述氮化镓缓冲层(上缓冲层+下缓冲层)的厚度为2450-2550nm，所述氮化铝电子阻挡层的厚度为3-5nm，所述氮化镓沟道层厚度为290-310nm，所述氮化铝插入层的厚度为0.5nm-2nm，所述铝镓氮势垒层的厚度为20nm-30nm；接下来，在所述硅衬底的底表面形成与其欧姆接触的金属下电极层，在所述势垒层的上表面形成与其欧姆接触的金属上电极层，具体地，形成所述下电极层的过程是在硅衬底的底表面沉积金属铝，然后经过退火工艺形成所述下电极层，形成所述上电极层的过程是在势垒层的上表面依次沉积钛/铝/镍/金的多层结构，然后经过退火工艺形成所述上电极层。
需要说明的是，在另外的实施例中，所述下缓冲层和所述上缓冲层的材料也可以采用铝镓氮，或者所述下缓冲层和所述上缓冲层中其中之一的材料是铝镓氮，另一种的材料是氮化镓；所述电子阻挡层的材料也可以采用铝镓氮或者氮化硅；所述沟道层的材料也可以选用铝镓氮；所述势垒层的材料也可以选用铟铝氮。
对比例1
作为对比，制备未在氮化镓基外延层中引入电子阻挡层的结构，除了不生长氮化铝、铝镓氮或氮化硅电子阻挡层，其他各层的制备工艺和参数完全相同。
分别在实施例1样品和对比例1样品的上电极层和下电极层之间施加1-600V的正偏纵向电压V，对实施例1样品和对比例1样品的漏电流进行检测，实施例1样品的漏电流检测采用如图3所示的连接方式，对比例1样品的漏电流检测也采用如图3同样的连接方式。图4是本发明实施例1样品的电流随电压的变化曲线(曲线13)和对比例1样品的电流随电压的变化曲线(曲线12)，从图4可以看出，由于衬底注入上缓冲层的电子受到电子阻挡层的阻挡，在纵向电压V大于225V时，本发明实施例1样品的漏电流相比对比例1样品明显减小了，在纵向电压V为600V时，实施例1样品相比对比例1样品的漏电流降低了两个数量级。
在实施例1样品和对比例1样品的上电极层和下电极层上施加450V的纵向电压V，分别在320K，340K，360K，380K的温度下，测试实施例1样品的电流值(图5b)和实施例1样品的电流值(图5a)；拟合得到实施例1样品的电流随温度的变化曲线(图5b中曲线15)和对比例1样品的电流随温度的变化曲线(图5a中曲线14)，进而获得实施例1样品的激活能为0.24eV，对比例1样品的激活能为0.15eV。实施例1样品相比对比例1样品的激活能更高，说明电子阻挡层在外延层(上缓冲层和下缓冲层)中能够作为一个势垒阻挡衬底电子向上缓冲层的注入，漏电流现象将被抑制。
综上所述，本发明提供一种降低氮化镓基外延层中漏电的结构及其制备方法，通过外延方法制备的所述降低氮化镓基外延层中漏电的结构包括，衬底；成核层，设置于所述衬底的上表面；应力和缺陷控制层，设置于所述成核层的上表面；下缓冲层，设置于所述应力和缺陷控制层的上表面；电子阻挡层，设置于所述下缓冲层的上表面；上缓冲层，设置于所述电子阻挡层的上表面；沟道层，设置于所述上缓冲层的上表面；以及，势垒层，设置于所述沟道层的上表面。利用本发明，通过在上缓冲层和下缓冲层中引入电子阻挡层，利用上缓冲层和电子阻挡层的势垒阻挡特性，能够有效的阻挡衬底中的电子注入到所述上缓冲层中，有效减少氮化镓基外延层中的纵向漏电流，提高所述氮化镓基外延层的可靠性；另外，本发明的所述降低氮化镓基外延层中漏电的结构的制备方法简单，制备周期短，具有广阔的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种降低氮化镓基外延层中漏电的结构，其特征在于，所述结构包括：
衬底；
成核层，设置于所述衬底的上表面；
应力和缺陷控制层，设置于所述成核层的上表面，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；
下缓冲层，设置于所述应力和缺陷控制层的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
电子阻挡层，设置于所述下缓冲层的上表面，用于形成势垒阻挡衬底电子的注入；
上缓冲层，设置于所述电子阻挡层的上表面，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
沟道层，设置于所述上缓冲层的上表面，用于为二维电子气提供一个良好的运输通道；以及，
势垒层，设置于所述沟道层的上表面，所述势垒层和所述沟道层构成半导体异质结构，用于在所述势垒层和所述沟道层的界面处形成高浓度的具有高迁移特性的二维电子气。
2.根据权利要求1所述降低氮化镓基外延层中漏电的结构，其特征在于，所述沟道层和所述势垒层中间还设置有插入层，所述插入层的上表面与所述势垒层连接，所述插入层的下表面与所述沟道层连接，所述插入层用于降低所述沟道层与所述势垒层之间的合金无序散射；所述插入层的材料包括氮化铝；所述插入层的厚度为0.5nm-3.0nm。
3.根据权利要求1所述降低氮化镓基外延层中漏电的结构，其特征在于，所述衬底包括硅衬底或碳化硅衬底；所述成核层的材料包括铝镓氮或氮化铝；所述应力和缺陷控制层的材料包括铝镓氮，所述应力和缺陷控制层的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述下缓冲层的材料包括氮化镓或铝镓氮；所述电子阻挡层的材料包括氮化铝、铝镓氮或氮化硅；所述上缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铝镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
4.根据权利要求1所述氮化镓基外延结构降低氮化镓基外延层中漏电的结构，其特征在于，所述下缓冲层的厚度为0。
5.根据权利要求1所述降低氮化镓基外延层中漏电的结构，其特征在于，所述成核层的厚度为5nm-2μm；所述应力和缺陷控制层的厚度为5nm-20μm；所述上缓冲层和所述下缓冲层的厚度之和为10nm-20μm；所述电子阻挡层的厚度为0.5nm-1μm；所述沟道层的厚度为2nm-1.5μm；所述势垒层的厚度为2nm-50nm。
6.根据权利要求5所述降低氮化镓基外延层中漏电的结构，其特征在于，所述成核层的厚度为为50nm-1μm；所述应力和缺陷控制层的厚度为50nm-1μm；所述上缓冲层和所述下缓冲层的厚度之和为300nm-10μm；所述电子阻挡层的厚度为1nm-500nm；所述沟道层的厚度为20nm-1.1μm。
7.根据权利要求1-6任意一项所述降低氮化镓基外延层中漏电的结构，其特征在于，所述结构还包括上电极层和下电极层；所述上电极层设置于所述势垒层的上表面，所述上电极层与所述势垒层为欧姆接触，用于检测所述结构的漏电流；所述下电极层设置于所述衬底的下表面，所述下电极层与所述衬底为欧姆接触，用于检测所述结构的漏电流。
8.一种降低氮化镓基外延层中漏电的结构的制备方法，其特征在于，所述制备方法包括以下步骤：
提供一衬底；
于所述衬底的上表面生长一成核层；
于所述成核层的上表面生长一应力和缺陷控制层，用于调控所述氮化镓基外延层中的应力和抑制所述氮化镓基外延层中的缺陷；
于所述应力和缺陷控制层的上表面生长一下缓冲层，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
于所述下缓冲层的上表面生长一电子阻挡层，用于形成势垒阻挡衬底电子的注入；
于所述电子阻挡层的上表面形成一上缓冲层，用于提高所述氮化镓基外延层的晶体质量和表面形貌；
于所述上缓冲层的上表面形成一沟道层，用于为二维电子气提供一个良好的运输通道；以及，
于所述沟道层的上表面形成一势垒层，所述势垒层和所述沟道层构成半导体异质结构，用于在所述势垒层和所述沟道层的界面处形成高浓度的具有高迁移特性的二维电子气。
9.根据权利要求8所述降低氮化镓基外延层中漏电的结构的制备方法，其特征在于，所述衬底包括硅衬底或碳化硅衬底；所述成核层的材料包括铝镓氮或氮化铝；所述应力和缺陷控制层的材料包括铝镓氮，所述应力和缺陷控制层的材料的化学通式为AlxGa1-xN，其中，0≤x≤0.8；所述下缓冲层的材料包括氮化镓或铝镓氮；所述电子阻挡层的材料包括氮化铝、铝镓氮或氮化硅；所述上缓冲层的材料包括氮化镓或铝镓氮；所述沟道层的材料包括氮化镓或铝镓氮；所述势垒层的材料包括铝镓氮或铟铝氮。
10.根据权利要求8所述降低氮化镓基外延层中漏电的结构的制备方法，其特征在于，所述制备方法还包括步骤：
于所述沟道层和所述势垒层之间生长一插入层，所述插入层用于降低所述沟道层与所述势垒层之间的合金无序散射；所述插入层的材料包括氮化铝。
11.根据权利要求8-10任意一项所述降低氮化镓基外延层中漏电的结构的制备方法，其特征在于，于所述沟道层的上表面形成一势垒层之后还包括步骤：
于所述衬底的下表面生长一下电极层，所述下电极层与所述衬底为欧姆接触，用于检测所述结构的漏电流；
于所述势垒层上表面生长一上电极层，所述上电极层与所述势垒层为欧姆接触，用于检测所述结构的漏电流。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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