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CN108806597A - 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

移位寄存器单元、栅极驱动电路、显示装置及驱动方法 Download PDF

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CN108806597A
CN108806597A CN201811003294.8A CN201811003294A CN108806597A CN 108806597 A CN108806597 A CN 108806597A CN 201811003294 A CN201811003294 A CN 201811003294A CN 108806597 A CN108806597 A CN 108806597A
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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元包括第一输入电路、输出电路和充电增强电路。第一输入电路被配置为响应于第一输入信号对第一节点进行充电；输出电路被配置为在第一节点的电平的控制下输出移位信号和第一输出信号；以及充电增强电路被配置为响应于充电增强信号以进一步增强第一节点的电平。该移位寄存器单元可以增强第一节点的电位，提高由该移位寄存器单元构成的栅极驱动电路和显示装置的信赖性。

Description

移位寄存器单元、栅极驱动电路、显示装置及驱动方法
技术领域
本公开的实施例涉及一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。
背景技术
在显示领域特别是OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板中，栅极驱动电路目前一般集成在GATE IC中。IC设计中芯片的面积是影响芯片成本的主要因素，如何有效地降低芯片面积是技术开发人员需要着重考虑的。
目前用于OLED的栅极驱动电路通常要用三个子电路组合而成，即检测电路、显示电路和输出两者复合脉冲的连接电路(或门电路)，这样的电路结构非常复杂，无法满足显示面板的高分辨率窄边框的要求。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括第一输入电路、输出电路和充电增强电路。所述第一输入电路被配置为响应于第一输入信号对第一节点进行充电；所述输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；以及所述充电增强电路被配置为响应于充电增强信号以进一步增强所述第一节点的电平。
例如，本公开一实施例提供的移位寄存器单元还包括选择控制电路和第二输入电路。所述选择控制电路被配置为响应于选择控制信号对第二节点进行充电，并保持所述第二节点的电平；以及所述第二输入电路被配置为在所述第二节点的电平的控制下对所述第一节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述选择控制电路和所述第二节点连接，所述选择控制电路被配置为接收第二输入信号，且在导通时利用所述第二输入信号对所述第二节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路和所述第一节点以及所述第二节点连接，所述第二输入电路被配置为接收第一时钟信号，且在导通时利用所述第一时钟信号对所述第一节点进行充电。
例如，在本公开一实施例提供的移位寄存器单元中，所述充电增强电路和所述第一节点连接，所述充电增强电路被配置为接收第二时钟信号以作为所述充电增强信号，且在导通时利用所述第二时钟信号进一步增强所述第一节点的电平。
例如，在本公开一实施例提供的移位寄存器单元中，所述充电增强电路包括第一晶体管和第一电容。所述第一晶体管的栅极和所述第一节点连接，所述第一晶体管的第一极被配置为接收所述第二时钟信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述选择控制电路包括第二晶体管和第二电容。所述第二晶体管的栅极被配置为接收所述选择控制信号，所述第二晶体管的第一极被配置为接收所述第二输入信号，所述第二晶体管的第二极和所述第二节点连接；以及所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极被配置为接收第一电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第三晶体管和第四晶体管。所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极被配置为接收所述第一时钟信号，所述第三晶体管的第二极和第四晶体管的第一极连接；以及所述第四晶体管的栅极被配置为接收所述第一时钟信号，所述第四晶体管的第二极和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第五晶体管。所述第五晶体管的栅极被配置为接收所述第一输入信号，所述第五晶体管的第一极被配置为接收第二电压，所述第五晶体管的第二极和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第六晶体管和移位信号输出端。所述移位信号输出端被配置为输出所述移位信号；所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极被配置为接收第三时钟信号并作为所述移位信号，所述第六晶体管的第二极和所述移位信号输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述充电增强电路包括第七电容；所述第七电容的第一极和所述第一节点连接，所述第七电容的第二极和所述输出电路输出所述移位信号的端口连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述移位信号输出端还被配置为输出所述第一输出信号，所述第六晶体管的第一极接收的所述第三时钟信号还作为所述第一输出信号。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路还包括第七晶体管、第三电容和第一输出信号端。所述第一输出信号端被配置为输出所述第一输出信号；所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极被配置为接收第四时钟信号并作为所述第一输出信号，所述第七晶体管的第二极和所述第一输出信号端连接；以及所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述第一输出信号端连接。
例如，本公开一实施例提供的移位寄存器单元还包括第三节点控制电路和第一复位电路。所述输出电路包括移位信号输出端和第一输出信号端，所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号；所述第三节点控制电路被配置为在所述第一节点的电平的控制下，对第三节点的电平进行控制；以及所述第一复位电路被配置为在所述第三节点的电平的控制下，对所述第一节点、所述移位信号输出端、所述第一输出信号端和所述充电增强电路进行复位。
例如，本公开一实施例提供的移位寄存器单元还包括第二复位电路和第三复位电路。所述第二复位电路被配置为响应于显示复位信号对所述第一节点进行复位；以及所述第三复位电路被配置为响应于全局复位信号对所述第一节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路还包括第二输出信号端，所述第二输出信号端被配置为输出第二输出信号；所述第一复位电路还被配置为在所述第三节点的电平的控制下，对所述第二输出信号端进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路还包括第三输出信号端和第四输出信号端，所述第三输出信号端被配置为输出第三输出信号，所述第四输出信号端被配置为输出第四输出信号；所述第一复位电路还被配置为在所述第三节点的电平的控制下，对所述第三输出信号端和所述第四输出信号端进行复位。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的如本公开的实施例提供的任一移位寄存器单元。
例如，本公开一实施例提供的栅极驱动电路还包括第一子时钟信号线和第二子时钟信号线。每一级移位寄存器单元和所述第一子时钟信号线连接以接收选择控制信号；每一级移位寄存器单元和所述第二子时钟信号线连接以接收第一时钟信号；第n+2级移位寄存器单元和第n级移位寄存器单元连接，以接收所述第n级移位寄存器单元输出的移位信号并作为所述第n+2级移位寄存器单元的第一输入信号；第n级移位寄存器单元和第n+3级移位寄存器单元连接，以接收所述第n+3级移位寄存器单元输出的移位信号并作为所述第n级移位寄存器单元的显示复位信号；每一级移位寄存器单元采用本级输出的移位信号作为本级的第二输入信号；n为大于零的整数。
本公开至少一实施例还提供一种显示装置，包括如本公开的实施例提供的任一栅极驱动电路。
例如，本公开一实施例提供的显示装置还包括多个呈阵列排布的子像素单元。在所述移位寄存器单元输出第一输出信号和第二输出信号的情形下，所述第一输出信号和所述第二输出信号分别被提供至不同行的子像素单元。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，包括：使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电；使得所述充电增强电路响应于所述充电增强信号以进一步增强所述第一节点的电平；以及使得所述输出电路在所述第一节点的电平的控制下输出所述移位信号和所述第一输出信号。
例如，在本公开一实施例提供的驱动方法中，所述充电增强信号的上升沿早于所述第一输出信号的上升沿；以及/或者所述充电增强信号的下降沿晚于所述第一输出信号的下降沿。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意图；
图2为本公开一实施例提供的另一种移位寄存器单元的示意图；
图3为本公开一实施例提供的又一种移位寄存器单元的示意图；
图4为本公开一实施例提供的一种移位寄存器单元的电路图；
图5为本公开一实施例提供的另一种移位寄存器单元的电路图；
图6为本公开一实施例提供的又一种移位寄存器单元的电路图；
图7为本公开一实施例提供的再一种移位寄存器单元的电路图；
图8为本公开一实施例提供的一种栅极驱动电路的示意图；
图9为本公开一实施例提供的一种对应于图8所示的栅极驱动电路工作时的信号时序图；
图10为本公开一实施例提供的一种信号时序图；
图11为本公开一实施例提供的另一种栅极驱动电路的示意图；
图12为本公开一实施例提供的一种对应于图11所示的栅极驱动电路工作时的信号时序图；以及
图13为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在对OLED显示面板中的子像素单元进行补偿时，除了在子像素单元中设置像素补偿电路进行内部补偿外，还可以通过设置感测晶体管进行外部补偿。在进行外部补偿时，由移位寄存器单元构成的栅极驱动电路需要向显示面板中的子像素单元分别提供用于扫描晶体管和感测晶体管的驱动信号，例如，在一帧的显示时段提供用于扫描晶体管的扫描驱动信号，在一帧的消隐时段提供用于感测晶体管的感测驱动信号。
在一种外部补偿方法中，栅极驱动电路输出的感测驱动信号是逐行顺序扫描的，例如，在第一帧的消隐时段输出用于显示面板中第一行的子像素单元的感测驱动信号，在第二帧的消隐时段输出用于显示面板中第二行的子像素单元的感测驱动信号，依次类推，以每帧输出对应一行子像素单元的感测驱动信号的频率逐行顺序输出，即完成对显示面板的逐行顺序补偿。
但是，在采用上述逐行顺序补偿的方法时，可能会产生显示不良问题：一是在进行多帧的扫描显示过程中有一条逐行移动的扫描线；二是因为进行外部补偿的时间点的差异会造成显示面板不同区域的亮度差异比较大，例如，在对显示面板的第100行的子像素单元进行外部补偿时，显示面板的第10行的子像素单元虽然已经进行过外部补偿了，但此时第10行的子像素单元的发光亮度可能已经发生变化，例如发光亮度降低，从而会造成显示面板不同区域的亮度不均匀，在大尺寸的显示面板中这种问题会更加明显。
另外，例如在一种移位寄存器单元中，由于晶体管可能存在阈值电压漂移，导致对第一节点的充电不充分，从而移位寄存器单元可能出现输出异常问题。例如，移位寄存器单元不输出驱动信号，或者，输出的驱动信号的电平较低。
针对上述问题，本公开的至少一实施例提供一种移位寄存器单元，该移位寄存器单元包括第一输入电路、输出电路和充电增强电路。第一输入电路被配置为响应于第一输入信号对第一节点进行充电；输出电路被配置为在第一节点的电平的控制下输出移位信号和第一输出信号；以及充电增强电路被配置为响应于充电增强信号以进一步增强第一节点的电平。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开的实施例提供的移位寄存器单元、栅极驱动电路、显示装置及驱动方法，可以增强第一节点的电位，提高电路的信赖性。同时，在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
需要说明的是，在本公开的实施例中，随机补偿指的是区别于逐行顺序补偿的一种外部补偿方法，在某一帧的消隐时段可以随机输出对应于显示面板中任意一行的子像素单元的感测驱动信号，该任意一行子像素单元是随机选择的，以下各实施例与此相同，不再赘述。
另外，在本公开的实施例中，为了说明的目的，定义“一帧”、“每帧”或“某一帧”包括依次进行的显示时段和消隐时段，例如在显示时段中栅极驱动电路输出驱动信号，该驱动信号可以驱动显示面板从第一行到最后一行完成完整的一幅图像的扫描显示，在消隐时段中栅极驱动电路输出驱动信号，该驱动信号可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，例如进行电学参数提取(例如提取晶体管的阈值电压)，然后根据该电学参数完成该行子像素单元的外部补偿。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一个实施例提供一种移位寄存器单元10，如图1所示，该移位寄存器单元10包括第一输入电路100、输出电路200和充电增强电路300。多个该移位寄存器单元10可以级联构建本公开一实施例的栅极驱动电路，以用于驱动显示面板的显示操作，允许显示面板例如通过逐行扫描方式显示一帧图像以及进行外部补偿操作。
该第一输入电路100被配置为响应于第一输入信号STU1对第一节点Q进行充电。
例如，如图1所示，第一输入电路100和第一节点Q连接。在一些实施例中，第一输入电路100被配置为接收第一输入信号STU1和第二电压VDD。当第一输入电路100在第一输入信号STU1的控制下导通时，可以利用第二电压VDD对第一节点Q进行充电以拉高第一节点Q的电平。又例如，在另一些实施例中，第一输入电路100也可以不接收第二电压VDD，第一输入电路100在导通时直接利用第一输入信号STU1对第一节点Q进行充电以拉高第一节点Q的电平。
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，除了前几级(例如第一级、第二级等)移位寄存器单元外，其它级移位寄存器单元10中的第一输入电路100可以和邻近的(例如前两级)移位寄存器单元10连接以接收移位信号，从而将该移位信号作为本级的第一输入信号STU1。对于前几级(例如第一级、第二级等)移位寄存器单元来说，可以与单独的信号线连接以接收第一输入信号STU1。
需要说明的是，在本公开的实施例中，第二电压VDD例如为高电平，以下各实施例与此相同，不再赘述。
另外，需要说明的是，在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
该输出电路200被配置为在第一节点Q的电平的控制下输出移位信号CR和第一输出信号OUT1。例如，输出电路200可以被配置为接收第三时钟信号CLKC和第四时钟信号CLKD，输出电路200在第一节点Q的电平的控制下导通时，可以将第三时钟信号CLKC作为移位信号CR输出，并将第四时钟信号CLKD作为第一输出信号OUT1输出。
例如，在一帧的显示时段中，输出电路200输出的移位信号CR可以提供至其它移位寄存器单元10以作为第一输入信号STU1，从而完成显示扫描的逐行移位；输出电路200输出的第一输出信号OUT1可以驱动显示面板中的某一行子像素单元进行显示扫描。又例如，在一帧的消隐时段中，输出电路200输出的第一输出信号OUT1可以用于驱动显示面板中的某一行子像素单元中的感测晶体管，以完成该行子像素单元的外部补偿。
该充电增强电路300被配置为响应于充电增强信号CE以进一步增强第一节点Q的电平。需要说明的是，在本公开的实施例中，“增强第一节点Q的电平”表示在第一节点Q原有电平的基础上进一步提高或降低第一节点Q的电平。例如，当第一节点Q为高电平时，“增强第一节点Q的电平”表示对第一节点Q的电平进行上拉以进一步提高第一节点Q的电平；又例如，当第一节点Q为低电平时，“增强第一节点Q的电平”表示对第一节点Q的电平进行下拉以进一步降低第一节点Q的电平。以下各实施例以对第一节点Q进行上拉为例进行说明，不再赘述。
例如，如图1所示，充电增强电路300和第一节点Q连接，且被配置为接收充电增强信号CE。当充电增强电路300在第一节点Q的电平的控制下导通时，可以利用充电增强信号CE进一步增强第一节点Q的电平。例如，在一些实施例中，充电增强电路300被配置为接收第二时钟信号CLKB以作为充电增强信号CE，从而在充电增强电路300导通时可以利用第二时钟信号CLKB上拉第一节点Q的电平。例如，在充电增强电路300中可以设置一个电容，从而利用该电容的自举作用增强第一节点Q的电平。
例如，在一帧的显示时段中，在第一输入电路100对第一节点Q进行充电操作后，且在输出电路200输出移位信号CR和第一输出信号OUT1前，可以使得充电增强电路300响应于充电增强信号CE以进一步上拉第一节点Q的电平，从而使得第一节点Q的电平变的更高，从而可以避免输出电路200发生输出异常，提高移位寄存器单元10的信赖性。
在本公开的实施例提供的移位寄存器单元10中，通过设置充电增强电路300可以在输出驱动信号(移位信号CR和第一输出信号OUT1等)前进一步增强第一节点Q的电平，从而可以避免发生输出异常，提高移位寄存器单元10的信赖性。
在一些实施例中，如图2所示，移位寄存器单元10还包括选择控制电路400和第二输入电路500。
该选择控制电路400被配置为响应于选择控制信号OE对第二节点H进行充电，并保持第二节点H的电平。
例如，如图2所示，选择控制电路400和第二节点H连接，且被配置为接收选择控制信号OE和第二输入信号STU2。例如，在一帧的显示时段中，当选择控制电路400在选择控制信号OE的控制下导通时，可以利用第二输入信号STU2对第二节点H进行充电。第二节点H的高电平可以从一帧的显示时段一直保持到该帧的消隐时段。例如，在选择控制电路400中可以设置一个电容，从而利用该电容保持第二节点H的电平。
例如，当多个移位寄存器单元10级联构成一栅极驱动电路时，某一级移位寄存器单元10可以接收本级(或其它级)移位寄存器单元10输出的移位信号CR作为第二输入信号STU2。例如，当需要选择某一级移位寄存器单元10在一帧的消隐时段输出驱动信号时，则在一帧的显示时段中可以使得提供至该级移位寄存器单元10的选择控制信号OE和第二输入信号STU2的波形时序相同，从而使得该级移位寄存器单元10中的选择控制电路400导通。
在本公开的实施例中，需要说明的是，选择控制信号OE可以由控制电路提供。例如，在一个示例中，该控制电路可以实现为FPGA(现场可编程门阵列)装置或其它信号发生电路。
另外，需要说明的是，在本公开的实施例中，两个信号时序相同指的是位于高电平的时间同步，而不要求两个信号的幅值相同。
该第二输入电路500被配置为在第二节点H的电平的控制下对第一节点Q进行充电。
例如，如图2所示，第二输入电路500和第一节点Q以及第二节点H连接，且被配置为接收第一时钟信号CLKA。例如，在一帧的消隐时段中，当第二输入电路500在第二节点H的电平的控制下导通时，可以利用第一时钟信号CLKA对第一节点Q进行充电。又例如，在其它一些实施例中，第二输入电路500还可以被配置为接收第二电压VDD，从而使得第二输入电路500在导通时可以利用高电平的第二电压VDD对第一节点Q进行充电。
例如，在一帧的消隐时段中，当第二输入电路500完成对第一节点Q的充电操作后，可以使得充电增强电路300响应于充电增强信号CE以进一步增强第一节点Q的电平，从而使得第一节点Q的电平变的更高，从而可以避免输出电路200发生输出异常，提高移位寄存器单元10的信赖性。
在本公开的实施例提供的移位寄存器单元10中，通过设置选择控制电路400和第二输入电路500，使得由该移位寄存器单元10构成的栅极驱动电路在一帧的消隐时段中可以驱动一个显示面板进行外部补偿。
例如，该栅极驱动电路可以驱动一个显示面板实现逐行顺序补偿。例如，在第一帧中该栅极驱动电路输出用于驱动第一行子像素单元的驱动信号，在第二帧中该栅极驱动电路输出用于驱动第二行子像素单元的驱动信号，以此类推，从而完成对该显示面板的逐行顺序补偿。
又例如，该栅极驱动电路可以驱动一个显示面板实现随机补偿。例如，在某一帧中，该栅极驱动电路输出用于任意一行子像素单元的驱动信号，该任意一行子像素单元是随机选择的，从而实现对该显示面板的随机补偿。
如上所述，本公开的实施例提供的移位寄存器单元10不仅可以在显示时段输出驱动信号，在消隐时段也可以输出驱动信号，从而在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
同时，本公开的实施例提供的移位寄存器单元10在一帧的显示时段和消隐时段中，在第一输入电路100或第二输入电路500对第一节点Q完成充电操作后，可以通过充电增强电路300进一步增强第一节点Q的电平，从而使得第一节点Q的电平变的更高，从而可以避免输出电路200发生输出异常，提高移位寄存器单元10的信赖性。
需要说明的是，在本公开的实施例中，对一个节点(例如第一节点Q、第二节点H)进行充电，表示例如将该节点与一个高电平的电压信号电连接，从而利用该高电平的电压信号以拉高该节点的电平。例如，可以设置一个与该节点电连接的电容，对该节点进行充电即表示对与该节点电连接的电容进行充电。
在一些实施例中，如图3所示，移位寄存器单元10还包括第三节点控制电路600，该第三节点控制电路600被配置为在第一节点Q的电平的控制下，对第三节点QB的电平进行控制。
例如，如图3所示，第三节点控制电路600和第一节点Q以及第三节点QB连接，且被配置为接收第三电压VDD_A、第四电压VDD_B和第一电压VGL1。
例如，在本公开的实施例中，第三电压VDD_A和第四电压VDD_B可以被配置为彼此互为反相信号，即当第三电压VDD_A为高电平时，第四电压VDD_B为低电平；而当第四电压VDD_B为高电平时，第三电压VDD_A为低电平，即在同一时刻保证第三电压VDD_A和第四电压VDD_B中有一个为高电平。
例如，当第一节点Q为高电平时，第三节点控制电路600可以利用低电平的第一电压VGL1对第三节点QB进行下拉。又例如，当第一节点Q为低电平时，第三节点控制电路600可以利用第三电压VDD_A或第四电压VDD_B对第三节点QB进行充电，以将第三节点QB拉高至高电平。
在本公开的实施例中，使得第三节点控制电路600接收第三电压VDD_A和第四电压VDD_B，且保证第三电压VDD_A和第四电压VDD_B中有一个为高电平，采用这种方式可以进一步提高电路的信赖性。
在一些实施例中，如图3所示，移位寄存器单元10的输出端包括移位信号输出端CRT和第一输出信号端OP1，移位信号输出端CRT被配置为输出移位信号CR，第一输出信号端OP1被配置为输出第一输出信号OUT1。
例如，在一帧的显示时段中，移位信号输出端CRT输出的移位信号CR例如可以提供至其它级移位寄存器单元10以作为第一输入信号STU1，从而完成显示扫描的逐行移位；第一输出信号端OP1输出的第一输出信号OUT1例如可以驱动显示面板中的一行子像素单元进行显示扫描。例如，在一些实施例中，移位信号输出端CRT和第一输出信号端OP1输出的信号时序相同。又例如，在一帧的消隐时段中，第一输出信号端OP1输出的第一输出信号OUT1可以用于驱动显示面板中的一行子像素单元以完成对该行子像素单元的外部补偿。
在本公开的实施例提供的移位寄存器单元10中，通过设置两个信号输出端(移位信号输出端CRT和第一输出信号端OP1)，可以提高该移位寄存器单元10的驱动能力。
需要说明的是，在一些实施例中，也可以不设置第一输出信号端OP1而仅设置移位信号输出端CRT，使得移位信号输出端CRT既输出移位信号CR又输出第一输出信号OUT1。
在一些实施例中，如图3所示，移位寄存器单元10还包括第一复位电路700，该第一复位电路700被配置为在第三节点QB的电平的控制下，对第一节点Q、移位信号输出端CRT、第一输出信号端OP1和充电增强电路300进行复位。
例如，如图3所示，第一复位电路700和第三节点QB、第一节点Q、移位信号输出端CRT、第一输出信号端OP1以及充电增强电路300连接，且被配置为接收第一电压VGL1和第五电压VGL2。
例如，第一复位电路700在第三节点QB的电平的控制下导通时，可以利用第一电压VGL1对第一节点Q、移位信号输出端CRT以及充电增强电路300进行复位；同时可以利用第五电压VGL2对第一输出信号端OP1进行复位。
需要说明的是，在本公开的实施例中，第五电压VGL2例如为低电平。例如，在一些示例中，第一电压VGL1和第五电压VGL2可以相同，例如均为-10V；又例如，在另一些示例中，第一电压VGL1和第五电压VGL2也可以不同，例如第一电压VGL1为-6V而第五电压VGL2为-10V。
另外，第一复位电路700也可以不接收第五电压VGL2，而是利用第一电压VGL1对第一输出信号端OP1进行复位，本公开的实施例对此不作限定。
在一些实施例中，如图3所示，移位寄存器单元还包括第二复位电路800和第三复位电路900。
该第二复位电路800被配置为响应于显示复位信号STD对第一节点Q进行复位。例如，如图3所示，第二复位电路800和第一节点Q连接，且被配置为接收显示复位信号STD和第一电压VGL1。当第二复位电路800在显示复位信号STD的控制下导通时，可以利用低电平的第一电压VGL1对第一节点Q进行复位。
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，除了最后几级(例如最后三级)移位寄存器单元外，其它级移位寄存器单元10可以和邻近的(例如后三级)移位寄存器单元10连接以接收移位信号，从而将该移位信号作为本级的显示复位信号STD。对于最后几级(例如最后三级)移位寄存器单元来说，可以与单独的信号线连接以接收显示复位信号STD。
另外，在本公开的实施例中，“前”、“后”是基于扫描移动方向的，“前两级移位寄存器单元”表示本级移位寄存器单元往前数第二个移位寄存器单元，“后三级移位寄存器单元”表示本级移位寄存器单元往后数第三个移位寄存器单元，这里的“前”和“后”是相对的。以下各实施例与此相同，不再赘述。
该第三复位电路900被配置为响应于全局复位信号TRST对第一节点Q进行复位。例如，如图3所示，第三复位电路900和第一节点Q连接，且被配置为接收全局复位信号TRST和第一电压VGL1。当第三复位电路900在全局复位信号TRST的控制下导通时，可以利用低电平的第一电压VGL1对第一节点Q进行复位。
例如，在多个移位寄存器单元10级联构成一个栅极驱动电路时，在一帧的显示时段前，各级移位寄存器单元10中的第三复位电路900响应于全局复位信号TRST而导通，以实现对第一节点Q的复位，从而完成对该栅极驱动电路的全局复位。
另外，需要说明的是，在本公开的实施例中，各个节点(第一节点Q、第二节点H和第三节点QB)是为了更好地描述电路结构而设置的，并非表示实际存在的部件。节点表示电路结构中相关电路连接的汇合点，即与具有相同节点标识连接的相关电路彼此之间是电连接的。例如，如图3所示，第一输入电路100、输出电路200、充电增强电路300、第二输入电路500以及第三节点控制电路600都和第一节点Q连接，也就是表示这些电路彼此之间是电连接的。
本领域技术人员可以理解，尽管图3中的移位寄存器单元10示出了第三节点控制电路600、第一复位电路700、第二复位电路800以及第三复位电路900，然而上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不使用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
在本公开的一个实施例中，图3中所示的移位寄存器单元10可以实现为图4所示的电路结构。如图4所示，该移位寄存器单元10包括：第一至第十六晶体管M1-M16、第一电容C1、第二电容C2以及第三电容C3。需要说明的是，在图4中所示的晶体管均以N型晶体管为例进行说明。
如图4所示，充电增强电路300可以实现为包括第一晶体管M1和第一电容C1。第一晶体管M1的栅极和第一节点Q连接，第一晶体管M1的第一极被配置为接收第二时钟信号CLKB以作为充电增强信号CE，第一晶体管M1的第二极和第一电容C1的第一极连接，第一电容C1的第二极和第一节点Q连接。例如，当第一节点Q为高电平时，第一晶体管M1导通，第一晶体管M1的第一极接收的第二时钟信号CLKB(例如为高电平)传输至第一电容C1的第一极，由于第一电容C1的自举作用，所以第二时钟信号CLKB可以提高第一电容C1的第二极即第一节点Q的电平。
如图4所示，选择控制电路400可以实现为包括第二晶体管M2和第二电容C2。第二晶体管M2的栅极被配置为接收选择控制信号OE，第二晶体管M2的第一极被配置为接收第二输入信号STU2，第二晶体管M2的第二极和第二节点H连接。例如，当选择控制信号OE为高电平时，第二晶体管M2导通，从而可以利用第二输入信号STU2(例如为高电平)对第二节点H进行充电。
第二电容C2的第一极和第二节点H连接，第二电容C2的第二极被配置为接收第一电压VGL1。通过设置第二电容C2可以保持第二节点H的电位。需要说明的是，在本公开的实施例中，第二电容C2的第二极除了可以被配置为接收第一电压VGL1外，还可以直接接地，本公开的实施例对此不作限定。
如图4所示，第二输入电路500可以实现为包括第三晶体管M3和第四晶体管M4。第三晶体管M3的栅极和第二节点H连接，第三晶体管M3的第一极被配置为接收第一时钟信号CLKA，第三晶体管M3的第二极和第四晶体管M4的第一极连接；第四晶体管M4的栅极被配置为接收第一时钟信号CLKA，第四晶体管M4的第二极和第一节点Q连接。
例如，当第二节点H为高电平且第一时钟信号CLKA为高电平时，第三晶体管M3和第四晶体管M4导通，从而可以利用高电平的第一时钟信号CLKA对第一节点Q进行充电。又例如，在另一些实施例中，第三晶体管M3的第一极还可以被配置为接收高电平的第二电压VDD。当第三晶体管M3和第四晶体管M4导通时，可以利用高电平的第二电压VDD对第一节点Q进行充电。
如图4所示，第一输入电路100可以实现为第五晶体管M5。第五晶体管M5的栅极被配置为接收第一输入信号STU1，第五晶体管M5的第一极被配置为接收第二电压VDD，第五晶体管M5的第二极和第一节点Q连接。例如，当第一输入信号STU1为高电平时，第五晶体管M5导通，从而可以利用高电平的第二电压VDD对第一节点Q进行充电。又例如，在另一些实施例中，第五晶体管M5的第一极还可以被配置为接收第一输入信号STU1，从而在第五晶体管M5导通时，可以直接利用第一输入信号STU1对第一节点Q进行充电。
如图4所示，输出电路200包括第六晶体管M6、第七晶体管M7、第三电容C3、移位信号输出端CRT以及第一输出信号端OP1。移位信号输出端CRT被配置为输出移位信号CR，第一输出信号端OP1被配置为输出第一输出信号OUT1。通过设置两个信号输出端可以提高该移位寄存器单元10的驱动能力。
第六晶体管M6的栅极和第一节点Q连接，第六晶体管M6的第一极被配置为接收第三时钟信号CLKC并作为移位信号CR，第六晶体管M6的第二极和移位信号输出端CRT连接。第七晶体管M7的栅极和第一节点Q连接，第七晶体管M7的第一极被配置为接收第四时钟信号CLKD并作为第一输出信号OUT1，第七晶体管M7的第二极和第一输出信号端OP1连接。第三电容C3的第一极和第一节点Q连接，第三电容C3的第二极和第一输出信号端OP1连接。
例如，当第一节点Q为高电平时，第六晶体管M6导通，从而可以将第三时钟信号CLKC作为移位信号CR输出至移位信号输出端CRT；同时第七晶体管M7导通，从而可以将第四时钟信号CLKD作为第一输出信号OUT1输出至第一输出信号端OP1。
需要说明的是，在一些实施例中，第三时钟信号CLKC和第四时钟信号CLKD可以设置为相同，在这种情况下，第七晶体管M7的第一极可以和第六晶体管M6的第一极连接，从而不需要向该移位寄存器单元10提供第四时钟信号CLKD，从而可以节省时钟信号线。在另一些实施例中，第三时钟信号CLKC和第四时钟信号CLKD也可以设置为不相同，本公开的实施例对第三时钟信号CLKC和第四时钟信号CLKD的设置方式不作限定。
另外，在图4所示的移位寄存器单元10中，第六晶体管M6的第一极接收的第三时钟信号CLKC还作为第一输出信号OUT1，移位信号输出端CRT还可以被配置为输出第一输出信号OUT1。也就是说，可以不设置第七晶体管M7、第三电容C3以及第一输出信号端OP1，而是将移位信号输出端CRT输出的驱动信号既作为移位信号CR又作为第一输出信号OUT1。
如图4所示，第三节点控制电路600可以实现为包括第八晶体管M8、第九晶体管M9和第十晶体管M10。第八晶体管M8的栅极和第一极连接，且被配置为接收第三电压VDD_A，第八晶体管M8的第二极和第三节点QB连接。第九晶体管M9的栅极和第一极连接，且被配置为接收第四电压VDD_B，第九晶体管M9的第二极和第三节点QB连接。第十晶体管M10的栅极和第一节点Q连接，第十晶体管M10的第一极和第三节点QB连接，第十晶体管M10的第二极被配置为接收第一电压VGL1。
如上所述，第三电压VDD_A和第四电压VDD_B被配置为彼此互为反相信号，即当第三电压VDD_A为高电平时，第四电压VDD_B为低电平；而当第三电压VDD_B为高电平时，第四电压VDD_A为低电平，即第八晶体管M8和第九晶体管M9中只有一个晶体管处于导通状态，这样可以避免晶体管长期导通引起的性能漂移，可以进一步增强电路的信赖性。
当第八晶体管M8或第九晶体管M9导通时，第三电压VDD_A或第四电压VDD_B可以对第三节点QB进行充电，从而使得第三节点QB变为高电平。当第一节点Q为高电平时，第十晶体管M10导通，例如在晶体管的设计上，可以将第十晶体管M10与第八晶体管M8(或第九晶体管M9)配置为(例如对二者的尺寸比、阈值电压等配置)在M10和M8(或M9)均导通时，第三节点QB的电平可以被下拉至低电平，该低电平可以使得第十一晶体管M11、第十二晶体管M12、第十三晶体管M13以及第十四晶体管M14保持截止。
如图4所示，第一复位电路700可以实现为包括第十一晶体管M11、第十二晶体管M12、第十三晶体管M13以及第十四晶体管M14。第十一晶体管M11的栅极和第三节点QB连接，第十一晶体管M11的第一极和第一节点Q连接，第十一晶体管M11的第二极被配置为接收第一电压VGL1。第十二晶体管M12的栅极和第三节点QB连接，第十二晶体管M12的第一极和移位信号输出端CRT连接，第十二晶体管M12的第二极被配置为接收第一电压VGL1。第十三晶体管M13的栅极和第三节点QB连接，第十三晶体管M13的第一极和第一输出信号端OP1连接，第十三晶体管M13的第二极被配置为接收第五电压VGL2。第十四晶体管M14的栅极和第三节点QB连接，第十四晶体管M14的第一极和第一电容C1的第一极连接，第十四晶体管M14的第二极被配置为接收第一电压VGL1。
例如，当第三节点QB为高电平时，第十一晶体管M11、第十二晶体管M12、第十三晶体管M13以及第十四晶体管M14导通，从而可以利用低电平的第一电压VGL1对第一节点Q、移位信号输出端CRT以及充电增强电路300(即第一电容C1)进行复位，同时可以利用低电平的第五电压VGL2对第一输出信号端OP1进行复位。
在本公开的实施例中，例如，当输出电路200完成驱动信号的输出后，利用第一复位电路700对充电增强电路300(第一电容C1)进行复位，可以清空第一电容C1存储的电荷，使得下次充电增强电路300可以更好地利用第一电容C1的自举作用以增强第一节点Q的电平。
如图4所示，第二复位电路800可以实现为第十五晶体管M15。第十五晶体管M15的栅极被配置为接收显示复位信号STD，第十五晶体管M15的第一极和第一节点Q连接，第十五晶体管M15的第二极被配置为接收第一电压VGL1。
例如，当显示复位信号STD为高电平时，第十五晶体管M15导通，从而可以利用低电平的第一电压VGL1对第一节点Q进行复位。需要说明的是，关于显示复位信号STD可以参考上述对第二复位电路800中的相应描述，这里不再赘述。
如图4所示，第三复位电路900可以实现为第十六晶体管M16。第十六晶体管M16的栅极被配置为接收全局复位信号TRST，第十六晶体管M16的第一极和第一节点Q连接，第十六晶体管M16的第二极被配置为接收低电平的第一电压VGL1。
例如，当全局复位信号TRST为高电平时，第十六晶体管M16导通，从而可以利用低电平的第一电压VGL1对第一节点Q进行复位。
如图5所示，本公开的另一个实施例还提供一种移位寄存器单元10，图5中所示的移位寄存器单元10和图4中所示的移位寄存器单元10相比，去掉了第一晶体管M1、第一电容C1以及第十四晶体管M14；同时增加了第七电容C7，第七电容C7的第一极和第一节点Q连接，第七电容C7的第二极和输出电路200输出移位信号CR的端口连接，即和移位信号输出端CRT连接。
在图5所示的移位寄存器单元10中，充电增强电路300实现为第七电容C7。例如，在一帧的消隐时段中，可以利用第三时钟信号CLKC并通过第七电容C7的自举作用来增强第一节点Q的电平，从而可以提高移位寄存器单元10的信赖性。图5所示的移位寄存器单元10的具体工作原理将在下文中进行描述，这里不再赘述。
如图6所示，本公开的另一个实施例还提供一种移位寄存器单元10，图6中所示的移位寄存器单元10和图4中所示的移位寄存器单元10相比，输出电路200还包括第十七晶体管M17、第四电容C4以及第二输出信号端OP2，第二输出信号端OP2被配置为输出第二输出信号OUT2。相应地，第一复位电路700还被配置为在第三节点QB的电平的控制下，对第二输出信号端OP2进行复位。在图6所示的移位寄存器单元10中，第一复位电路700还包括第十八晶体管M18。
如图6所示，第十七晶体管M17的栅极和第一节点Q连接，第十七晶体管M17的第一极被配置为接收第五时钟信号CLKE，第十七晶体管M17的第二极和第二输出信号端OP2连接。第四电容C4的第一极和第一节点Q连接，第四电容C4的第二极和第二输出信号端OP2连接。第十八晶体管M18的栅极和第三节点QB连接，第十八晶体管M18的第一极和第二输出信号端OP2连接，第十八晶体管M18的第二极被配置为接收第五电压VGL2。
例如，在一个示例中，在一帧的消隐时段中，提供至移位寄存器单元10的第四时钟信号CLKD和第五时钟信号CLKE可以被配置为不相同。当一个显示面板中的每一行子像素单元对应设置有两条栅线时，图6所示的移位寄存器单元10中的第一输出信号端OP1和第二输出信号端OP2可以分别和该显示面板中的某一行子像素单元中的两条栅线电连接，从而可以在例如一帧的消隐时段中分别向该两条栅线提供不同的驱动信号，从而完成对该行子像素单元的外部补偿。
又例如，在另一个示例中，在一帧的显示时段中，提供至移位寄存器单元10的第四时钟信号CLKD和第五时钟信号CLKE可以被配置为周期以及占空比相同且在时序上是相邻的。这里需要说明的是，第四时钟信号CLKD和第五时钟信号CLKE在时序上是相邻的表示第四时钟信号CLKD和第五时钟信号CLKE是按时间顺序相继提供至移位寄存器单元10的(例如，图12中所示的第九子时钟信号线CLK9提供的第四时钟信号CLKD和第十子时钟信号线CLK10提供的第五时钟信号CLKE)。例如，当第四时钟信号CLKD和第五时钟信号CLKE分别作为第一输出信号OUT1和第二输出信号OUT2输出时，第一输出信号OUT1和第二输出信号OUT2可以分别驱动一个显示面板中相邻两行(例如第n行和第n+1行)子像素单元。以下描述中关于时序相邻均与此相同，不再赘述。在这种情形下，图6所示的移位寄存器单元10可以用于驱动一个显示面板中的两行子像素单元。例如，第一输出信号端OP1和显示面板中第n行子像素单元电连接，第二输出信号端OP2和显示面板中的第n+1行子像素单元电连接，n为大于零的整数。采用这种设置方法，由于每一个移位寄存器单元10都可以驱动两行子像素单元，所以可以减小由该移位寄存器单元10构成的栅极驱动电路占用的面积，从而可以实现窄边框。
如图7所示，本公开的另一个实施例还提供一种移位寄存器单元10，图7中所示的移位寄存器单元10和图6中所示的移位寄存器单元10相比，输出电路200还包括第十九晶体管M19、第二十一晶体管M21、第五电容C5、第六电容C6、第三输出信号端OP3以及第四输出信号端OP4，第三输出信号端OP3被配置为输出第三输出信号OUT3，第四输出信号端OP4被配置为输出第四输出信号OUT4。相应地，第一复位电路700还被配置为在第三节点QB的电平的控制下，对第三输出信号端OP3和第四输出信号端OP4进行复位。在图7所示的移位寄存器单元10中，第一复位电路700还包括第二十晶体管M20和第二十二晶体管M22。
如图7所示，第十九晶体管M19的栅极和第一节点Q连接，第十九晶体管M19的第一极被配置为接收第六时钟信号CLKF，第十九晶体管M19的第二极和第三输出信号端OP3连接。第五电容C5的第一极和第一节点Q连接，第五电容C5的第二极和第三输出信号端OP3连接。第二十晶体管M20的栅极和第三节点QB连接，第二十晶体管M20的第一极和第三输出信号端OP3连接，第二十晶体管M20的第二极被配置为接收第五电压VGL2。第二十一晶体管M21的栅极和第一节点Q连接，第二十一晶体管M21的第一极被配置为接收第七时钟信号CLKG，第二十一晶体管M21的第二极和第四输出信号端OP4连接。第六电容C6的第一极和第一节点Q连接，第六电容C6的第二极和第四输出信号端OP4连接。第二十二晶体管M22的栅极和第三节点QB连接，第二十二晶体管M22的第一极和第四输出信号端OP4连接，第二十二晶体管M22的第二极被配置为接收第五电压VGL2。
例如，当一个显示面板中的每一行子像素单元对应设置有两条栅线时，由图7所示的移位寄存器单元10可以用于驱动该显示面板中的两行子像素单元。例如，在一帧的显示时段中，提供至移位寄存器单元10的第四时钟信号CLKD和第五时钟信号CLKE可以被配置为周期以及占空比相同且在时序上是相邻的；提供至移位寄存器单元10的第六时钟信号CLKF和第七时钟信号CLKG可以被配置为周期以及占空比相同且在时序上是相邻的。在一帧的消隐时段中，提供至移位寄存器单元10的第四时钟信号CLKD和第六时钟信号CLKF可以被配置为不相同；或者，提供至移位寄存器单元10的第五时钟信号CLKE和第七时钟信号CLKG可以被配置为不相同。
例如，第一输出信号端OP1和显示面板中第n行子像素单元对应的第一条栅线电连接，第一输出信号端OP1输出的第一输出信号OUT1用于驱动显示面板中第n行子像素单元；第二输出信号端OP2和显示面板中第n+1行子像素单元对应的第一条栅线电连接，第二输出信号端OP2输出的第二输出信号OUT2用于驱动显示面板中第n+1行子像素单元；第三输出信号端OP3和显示面板中第n行子像素单元对应的第二条栅线电连接，第三输出信号端OP3输出的第三输出信号OUT3用于驱动显示面板中第n行子像素单元；第四输出信号端OP4和显示面板中第n+1行子像素单元对应的第二条栅线电连接，第四输出信号端OP4输出的第四输出信号OUT4用于驱动显示面板中第n+1行子像素单元。n为大于零的整数。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
另外，需要说明的是，本公开的实施例中提供的移位寄存器单元10中采用的晶体管均是以N型晶体管为例进行说明的，本公开的实施例包括但不限于此，例如移位寄存器单元10中的至少部分晶体管也可以采用P型晶体管。
本公开的一个实施例提供一种栅极驱动电路20，如图8所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，移位寄存器单元10例如采用图4所示的移位寄存器单元10的结构或其变型。需要说明的是，图8中仅示意性的示出了栅极驱动电路20的前四级移位寄存器单元(A1、A2、A3和A4)，本公开的实施例包括但不限于此。
例如，如图8所示，每个移位寄存器单元10输出的第一输出信号OUT1可以分别用于驱动显示面板中不同行的子像素单元，例如，驱动子像素单元中的扫描晶体管或感测晶体管。例如，A1、A2、A3以及A4可以分别驱动显示面板的第一行、第二行、第三行以及第四行子像素单元。
如图8所示，栅极驱动电路20还包括第一子时钟信号线CLK1、第二子时钟信号线CLK2和第三子时钟信号线CLK3。
每一级移位寄存器单元和第一子时钟信号线CLK1连接以接收选择控制信号OE；每一级移位寄存器单元和第二子时钟信号线CLK2连接以接收第一时钟信号CLKA；每一级移位寄存器单元和第三子时钟信号线CLK3连接以接收全局复位信号TRST。
如图8所示，该栅极驱动电路20还包括第四子时钟信号线CLK4、第五子时钟信号线CLK5、第六子时钟信号线CLK6以及第七子时钟信号线CLK7。
第4n-3级移位寄存器单元和第四子时钟信号线CLK4连接以接收第二时钟信号CLKB；第4n-2级移位寄存器单元和第五子时钟信号线CLK5连接以接收第二时钟信号CLKB；第4n-1级移位寄存器单元和第六子时钟信号线CLK6连接以接收第二时钟信号CLKB；第4n级移位寄存器单元和第七子时钟信号线CLK7连接以接收第二时钟信号CLKB；n为大于零的整数。在本实施例中，第四子时钟信号线CLK4、第五子时钟信号线CLK5、第六子时钟信号线CLK6以及第七子时钟信号线CLK7共四条信号线上提供的第二时钟信号CLKB采用的是4CLK的时钟信号。
如图8所示，该栅极驱动电路20还包括第八子时钟信号线CLK8、第九子时钟信号线CLK9、第十子时钟信号线CLK10以及第十一子时钟信号线CLK11。
第4n-3级移位寄存器单元和第八子时钟信号线CLK8连接以接收第三时钟信号CLKC；第4n-2级移位寄存器单元和第九子时钟信号线CLK9连接以接收第三时钟信号CLKC；第4n-1级移位寄存器单元和第十子时钟信号线CLK10连接以接收第三时钟信号CLKC；第4n级移位寄存器单元和第十一子时钟信号线CLK11连接以接收第三时钟信号CLKC；n为大于零的整数。在本实施例中，第八子时钟信号线CLK8、第九子时钟信号线CLK9、第十子时钟信号线CLK10以及第十一子时钟信号线CLK11共四条信号线上提供的第三时钟信号CLKC采用的是4CLK的时钟信号。
如图8所示，该栅极驱动电路20还包括第十二子时钟信号线CLK12、第十三子时钟信号线CLK13、第十四子时钟信号线CLK14以及第十五子时钟信号线CLK15。
第4n-3级移位寄存器单元和第十二子时钟信号线CLK12连接以接收第四时钟信号CLKD；第4n-2级移位寄存器单元和第十三子时钟信号线CLK13连接以接收第四时钟信号CLKD；第4n-1级移位寄存器单元和第十四子时钟信号线CLK14连接以接收第四时钟信号CLKD；第4n级移位寄存器单元和第十五子时钟信号线CLK15连接以接收第四时钟信号CLKD；n为大于零的整数。在本实施例中，第十二子时钟信号线CLK12、第十三子时钟信号线CLK13、第十四子时钟信号线CLK14以及第十五子时钟信号线CLK15共四条信号线上提供的第四时钟信号CLKD采用的是4CLK的时钟信号。
如图8所示，第n+2级移位寄存器单元和第n级移位寄存器单元连接(例如和第n级移位寄存器单元的移位信号输出端CRT连接)，以接收第n级移位寄存器单元输出的移位信号CR并作为第n+2级移位寄存器单元的第一输入信号STU1；第n级移位寄存器单元和第n+3级移位寄存器单元连接，(例如和第n+3级移位寄存器单元的移位信号输出端CRT连接)以接收第n+3级移位寄存器单元输出的移位信号CR并作为第n级移位寄存器单元的显示复位信号STD；n为大于零的整数。需要说明的是，在图8所示的栅极驱动电路20中，第n级移位寄存器单元输出的移位信号CR作为本级移位寄存器单元的第二输入信号STU2。
需要说明的是，图8中所示的级联关系仅是一种示例，根据本公开的描述，还可以根据实际情况采用其它级联方式。例如，当采用的时钟信号不同时，各级移位寄存器单元之间的级联关系也要相应的变化。
图9示出了图8所示的栅极驱动电路20工作时的信号时序图。在图9中，H<4>表示栅极驱动电路20中第四级移位寄存器单元中的第二节点H，Q<3>和Q<4>分别表示栅极驱动电路20中第三级和第四级移位寄存器单元中的第一节点Q。OUT1<3>和OUT1<4>分别表示栅极驱动电路20中的第三级和第四级移位寄存器单元输出的第一输出信号OUT1。括号中的数字表示对应的显示面板中的子像素单元的行数，以下各实施例与此相同，不再赘述。
需要说明的是，在本实施例中，例如，每一级移位寄存器单元10输出的移位信号CR和第一输出信号OUT1相同，所以在图9中未示出第三级和第四级移位寄存器单元输出的移位信号。
1F表示第一帧，DS表示一帧中的显示时段，BL表示一帧中的消隐时段。需要说明的是，图8中的STU表示第一级和第二级移位寄存器单元接收的第一输入信号。
另外，需要说明的是，在图9中是以第三电压VDD_A为低电平而第四电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。图9所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图9中的信号时序图，对图8中所示的栅极驱动电路20的工作原理进行说明，例如，图8中所示的栅极驱动电路20中的移位寄存器单元采用图4中所示的移位寄存器单元。
在第一帧1F开始前，第三子时钟信号线CLK3提供高电平，由于每一级移位寄存器单元和第三子时钟信号线CLK3连接以接收全局复位信号TRST，所以高电平的全局复位信号TRST使得第十六晶体管M16导通，从而可以对每一级移位寄存器单元中的第一节点Q进行复位。同时，第一子时钟信号线CLK1提供高电平，由于每一级移位寄存器单元和第一子时钟信号线CLK1连接以接收选择控制信号OE，所以高电平的选择控制信号OE使得第二晶体管M2导通，又由于此时第二晶体管M2接收的第二输入信号STU2为低电平，从而可以利用低电平的第二输入信号STU2对每一级移位寄存器单元中的第二节点H进行复位。从而实现对栅极驱动电路20的全局复位。
由于第四电压VDD_B为高电平，第九晶体管M9导通，使得第三节点QB被充电至高电平。第三节点QB的高电平使得第十一晶体管M11导通，从而对第一节点Q进一步下拉。
在第一帧1F的显示时段DS中，针对第四级移位寄存器单元10的工作过程描述如下。
在第一阶段1中，由于第四级移位寄存器单元和第二级移位寄存器单元连接以接收移位信号CR并作为第一输入信号STU1，并且此时第二级移位寄存器单元输出的移位信号CR(即由第九子时钟信号线CLK9提供的第三时钟信号CLKC)为高电平，所以在此阶段第四级移位寄存器单元接收的第一输入信号STU1为高电平。由于第一输入信号STU1为高电平，所以第五晶体管M5导通，高电平的第二电压VDD对第一节点Q<4>进行充电，对应图9中第一节点Q<4>在显示时段DS中的第一个上升沿。
在第二阶段2中，由于第一电容C1和第三电容C3的保持作用，第一节点Q<4>保持高电平，所以第一晶体管M1保持导通，同时，第七子时钟信号线CLK7提供的第二时钟信号CLKB由低电平变为高电平，所以高电平的第二时钟信号CLKB通过第一电容C1的自举作用进一步拉高第一节点Q<4>的电平，对应图9中第一节点Q<4>在显示时段DS中的第二个上升沿。
在第三阶段3中，由于第一电容C1和第三电容C3的保持作用，第一节点Q<4>继续保持高电平，所以第七晶体管M7保持导通，同时，第十五子时钟信号线CLK15提供的第四时钟信号CLKD变为高电平，所以第四级移位寄存器单元输出的第一输出信号OUT1<4>变为高电平。同时，由于第三电容C3的自举作用，第一节点Q<4>的电平被再次拉高，对应图9中第一节点Q<4>在显示时段DS中的第三个上升沿。
需要说明的是，在此阶段，第一节点Q<4>的高电平还使得第六晶体管M6导通，同时，第十一子时钟信号线CLK11提供的第三时钟信号CLKC变为高电平，所以第四级移位寄存器单元输出的移位信号CR变为高电平。例如，第四级移位寄存器单元输出的移位信号可以提供至第六级移位寄存器单元以作为第一输入信号STU1，从而实现逐行扫描显示；第四级移位寄存器单元输出的第一输出信号OUT1<4>可以用于驱动显示面板中第四行子像素单元进行显示。
在第四阶段4中，由于第十五子时钟信号线CLK15提供的第四时钟信号CLKD变为低电平，所以第四级移位寄存器单元输出的第一输出信号OUT1<4>变为低电平。同时，在此阶段，第七子时钟信号线CLK7提供的第二时钟信号CLKB由高电平变为低电平，由于第一电容C1和第三电容C3的自举作用，所以第一节点Q<4>的电平会下降一定幅度但仍然保持高电平。
在第四阶段4之后，由于第四级移位寄存器单元和第七级移位寄存器单元连接以接收移位信号CR并作为显示复位信号STD，并且此时第七级移位寄存器单元输出的移位信号CR(即由第十子时钟信号线CLK10提供的第三时钟信号CLKC)为高电平，所以第四级移位寄存器单元接收的显示复位信号STD为高电平。由于显示复位信号STD为高电平，所以第十五晶体管M15导通，从而可以利用低电平的第一电压VGL1完成对第一节点Q<4>的复位操作，第一节点Q<4>变为低电平。
第四级移位寄存器单元驱动显示面板中第四行的子像素完成显示后，依次类推，第五级、第六级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
例如，当第一帧1F中需要对第四行子像素单元进行补偿时，则在第一帧1F的显示时段DS中对第四级移位寄存器单元还进行如下操作。
在第三阶段3中，由于第一子时钟信号线CLK1提供的选择控制信号OE为高电平，所以第二晶体管M2导通。同时，在此阶段由于第四级移位寄存器单元输出的移位信号CR为高电平，所以第二晶体管M2接收的第二输入信号STU2为高电平，该高电平的第二输入信号STU2可以对第二节点H<4>进行充电以拉高第二节点H<4>的电平。由于第二电容C2的保持作用，第二节点H<4>的高电平可以一直保持至第一帧的消隐时段BL中。
例如，当第一帧1F中需要对第四行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中对第四级移位寄存器单元还进行如下操作。
在第五阶段5中，第二子时钟信号线CLK2提供的第一时钟信号CLKA变为高电平，第四晶体管M4导通，同时，第三晶体管M3在第二节点H<4>的高电平的控制下也导通，所以高电平的第一时钟信号CLKA可以对第一节点Q<4>进行充电以拉高第一节点Q<4>的电平，对应图9中第一节点Q<4>在消隐时段BL中的第一个上升沿。
同时，在第五阶段5中，由于第三晶体管M3的寄生电容的耦合作用，当第二子时钟信号线CLK2提供的第一时钟信号CLKA从低电平变为高电平时，会使得第二节点H<4>的电平上升一个较小的幅度。
在第六阶段6中，由于第一电容C1和第三电容C3的保持作用，第一节点Q<4>保持高电平，所以第一晶体管M1保持导通，同时，第七子时钟信号线CLK7提供的第二时钟信号CLKB由低电平变为高电平，所以高电平的第二时钟信号CLKB通过第一电容C1的自举作用进一步拉高第一节点Q<4>的电平，对应图9中第一节点Q<4>在消隐时段BL中的第二个上升沿。
在第七阶段7中，由于第十五子时钟信号线CLK15提供的第四时钟信号CLKD变为高电平，所以第四级移位寄存器单元输出的第一输出信号OUT1<4>变为高电平。同时，由于第三电容C3的自举作用，第一节点Q<4>的电平被再次拉高，对应图9中第一节点Q<4>在消隐时段BL中的第三个上升沿。例如，第四级移位寄存器单元输出的第一输出信号OUT1<4>可以用于驱动显示面板中的第四行子像素单元，以实现外部补偿。
需要说明的是，在第七阶段7中，由于不需要输出移位信号CR，所以第十一子时钟信号线CLK11提供的第三时钟信号CLKC不需要为高电平。
在第八阶段8中，由于第十五子时钟信号线CLK15提供的第四时钟信号CLKD变为低电平，所以第四级移位寄存器单元输出的第一输出信号OUT1<4>变为低电平。同时，在此阶段，第七子时钟信号线CLK7提供的第二时钟信号CLKB由高电平变为低电平，由于第一电容C1和第三电容C3的自举作用，所以第一节点Q<4>的电平会下降一定幅度但仍然保持高电平。
在第九阶段9中，第三子时钟信号线CLK3提供的全局复位信号TRST为高电平，所以每一级移位寄存器单元中的第十六晶体管M16导通，从而可以对每一级移位寄存器单元中的第一节点Q进行复位。同时，第一子时钟信号线CLK1提供高电平，由于每一级移位寄存器单元和第一子时钟信号线CLK1连接以接收选择控制信号OE，所以高电平的选择控制信号OE使得第二晶体管M2导通，又由于此时第二晶体管M2接收的第二输入信号STU2为低电平，从而可以利用低电平的第二输入信号STU2对每一级移位寄存器单元中的第二节点H进行复位。从而实现对栅极驱动电路20的全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
本公开的实施例提供的栅极驱动电路20，在一帧的显示时段DS和消隐时段BL中，在第一输入电路100或第二输入电路500对第一节点Q完成充电操作后，可以通过充电增强电路300进一步增强第一节点Q的电平，从而使得第一节点Q的电平变的更高，从而可以避免输出电路200发生输出异常，提高移位寄存器单元10的信赖性。
需要说明的是，如图9所示，为了使得第四级移位寄存器单元的输出电路200在输出驱动信号时第一节点Q<4>处于较高的电平，第七子时钟信号线CLK7提供的第二时钟信号CLKB(即充电增强信号CE)的上升沿要早于第一输出信号OUT1<4>的上升沿。另外，如图9所示，第七子时钟信号线CLK7提供的第二时钟信号CLKB(即充电增强信号CE)的下降沿稍晚于第一输出信号OUT1<4>下降沿，这样可以进一步保证第四级移位寄存器单元的输出电路200在输出驱动信号时第一节点Q<4>处于较高的电平。本公开的实施例包括但不限于此，例如，第七子时钟信号线CLK7提供的第二时钟信号CLKB(即充电增强信号CE)的下降沿还可以和第一输出信号OUT1<4>下降沿同步。
需要说明的是，在上述对随机补偿的工作原理进行描述时，是以第一帧的消隐时段输出对应于显示面板的第四行子像素单元的驱动信号为例进行说明的，本公开对此不作限定。例如，当在某一帧的消隐时段中需要输出对应于显示面板的第n行子像素单元的驱动信号时(n为大于零的整数)，则可以如下操作。
例如，在该帧的显示时段中，当第n级移位寄存器单元输出的移位信号CR为高电平时，使得接收的选择控制信号OE也为高电平，从而将第n级移位寄存器单元的第二节点H的电平充电至高电平，该高电平可以一直保持至该帧的消隐时段中。
在该帧的消隐时段中，在需要输出驱动信号前，首先提供高电平的第一时钟信号CLKA以拉高第n级移位寄存器单元中的第一节点Q的电平。然后当需要输出驱动信号时，提供高电平的第四时钟信号CLKD，导通的电路200将该第四时钟信号CLKD作为第一输出信号OUT1输出至第一输出信号端OP1。
本公开的实施例提供的栅极驱动电路20在兼顾逐行顺序补偿(例如在关机检测中需要进行逐行顺序补偿)的前提下，还可以实现随机补偿，从而可以避免由于逐行顺序补偿造成的扫描线以及显示亮度不均匀等显示不良问题。
在另一个实施例中，针对由图5中所示的移位寄存器单元10构成的栅极驱动电路，图10中示出了对应地的工作时序，下面只描述与图9中的区别。需要说明的是，由于在图5所示的移位寄存器单元10中没有设置第一晶体管M1和第一电容C1，所以相应地在图10中不再示出第二时钟信号CLKB。
例如，如图10所示，在消隐时段BL中，在第一阶段A1中，由于第十一子时钟信号线CLK11提供的第三时钟信号CLKC变为高电平，所以高电平的第三时钟信号CLKC通过第七电容C7的自举作用进一步拉高第一节点Q<4>的电平，对应图10中第一节点Q<4>在消隐时段BL中的第二个上升沿。
在第二阶段A2中，由于第十五子时钟信号线CLK15提供的第四时钟信号CLKD变为高电平，所以第四级移位寄存器单元输出的第一输出信号OUT1<4>变为高电平。同时，由于第三电容C3的自举作用，第一节点Q<4>的电平被再次拉高，对应图9中第一节点Q<4>在消隐时段BL中的第三个上升沿。
如上所述，在图5所示的移位寄存器单元10中，通过设置第七电容C7，可以在一帧的消隐时段中，进一步增强第一节点Q的电平，从而可以避免发生输出异常，提高移位寄存器单元10的信赖性。
本公开的一个实施例还提供一种栅极驱动电路20，如图11所示，该栅极驱动电路20包括多个级联的移位寄存器单元10，移位寄存器单元10例如采用图6所示的移位寄存器单元10的结构或其变型。需要说明的是，图11中仅示意性的示出了栅极驱动电路20的前五级移位寄存器单元(A1、A2、A3、A4和A5)，本公开的实施例包括但不限于此。
例如，如图11所示，每个移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2可以分别用于驱动显示面板中的两行子像素单元。例如，A1、A2、A3、A4和A5可以分别驱动显示面板的第一行、第二行、第三行、第四行、第五行、第六行、第七行、第八行、第九行以及第十行子像素单元。
如图11所示，栅极驱动电路20还包括第一子时钟信号线CLK1、第二子时钟信号线CLK2和第三子时钟信号线CLK3。
每一级移位寄存器单元和第一子时钟信号线CLK1连接以接收选择控制信号OE；每一级移位寄存器单元和第二子时钟信号线CLK2连接以接收第一时钟信号CLKA。
第一级和第二级移位寄存器单元和第三子时钟信号线CLK3连接以接收第一输入信号STU1，同时除了第一级和第二级外的其它级移位寄存器单元还和第三子时钟信号线CLK3连接以接收全局复位信号TRST。采用这种方式，可以节省时钟信号线的数量，从而可以减小采用该栅极驱动电路的显示装置的边框尺寸。例如，对于前两级移位寄存器单元10，可以不设置第十六晶体管M16。
如图11所示，栅极驱动电路20还包括第四子时钟信号线CLK4、第五子时钟信号线CLK5、第六子时钟信号线CLK6、第七子时钟信号线CLK7和第八子时钟信号线CLK8。
第5n-4级移位寄存器单元和第四子时钟信号线CLK4连接以接收第三时钟信号CLKC；第5n-3级移位寄存器单元和第五子时钟信号线CLK5连接以接收第三时钟信号CLKC；第5n-2级移位寄存器单元和第六子时钟信号线CLK6连接以接收第三时钟信号CLKC；第5n-1级移位寄存器单元和第七子时钟信号线CLK7连接以接收第三时钟信号CLKC；第5n级移位寄存器单元和第八子时钟信号线CLK8连接以接收第三时钟信号CLKC；n为大于零的整数。第四子时钟信号线至第八子时钟信号线提供的第三时钟信号CLKC用于输出移位信号CR。
如图11所示，栅极驱动电路20还包括第九子时钟信号线CLK9、第十子时钟信号线CLK10、第十一子时钟信号线CLK11、第十二子时钟信号线CLK12、第十三子时钟信号线CLK13、第十四子时钟信号线CLK14、第十五子时钟信号线CLK15、第十六子时钟信号线CLK16、第十七子时钟信号线CLK17和第十八子时钟信号线CLK18。
第5n-4级移位寄存器单元和第九子时钟信号线CLK9连接以接收第四时钟信号CLKD；第5n-4级移位寄存器单元和第十子时钟信号线CLK10连接以接收第五时钟信号CLKE；第5n-4级移位寄存器单元和第十二子时钟信号线CLK12连接以接收第二时钟信号CLKB(即充电增强信号CE)。
第5n-3级移位寄存器单元和第十一子时钟信号线CLK11连接以接收第四时钟信号CLKD；第5n-3级移位寄存器单元和第十二子时钟信号线CLK12连接以接收第五时钟信号CLKE；第5n-3级移位寄存器单元和第十四子时钟信号线CLK14连接以接收第二时钟信号CLKB(即充电增强信号CE)。
第5n-2级移位寄存器单元和第十三子时钟信号线CLK13连接以接收第四时钟信号CLKD；第5n-2级移位寄存器单元和第十四子时钟信号线CLK14连接以接收第五时钟信号CLKE；第5n-2级移位寄存器单元和第十六子时钟信号线CLK16连接以接收第二时钟信号CLKB(即充电增强信号CE)。
第5n-1级移位寄存器单元和第十五子时钟信号线CLK15连接以接收第四时钟信号CLKD；第5n-1级移位寄存器单元和第十六子时钟信号线CLK16连接以接收第五时钟信号CLKE；第5n-1级移位寄存器单元和第十八子时钟信号线CLK18连接以接收第二时钟信号CLKB(即充电增强信号CE)。
第5n级移位寄存器单元和第十七子时钟信号线CLK17连接以接收第四时钟信号CLKD；第5n级移位寄存器单元和第十八子时钟信号线CLK18连接以接收第五时钟信号CLKE；第5n级移位寄存器单元和第十子时钟信号线CLK10连接以接收第二时钟信号CLKB(即充电增强信号CE)。
如上所述，在图11所示的栅极驱动电路20中，采用10CLK的时钟信号，第九子时钟信号线至第十八子时钟信号线(CLK9～CLK18)共十条时钟信号线向各级移位寄存器单元10提供逐行输出的驱动信号，具体时序波形可以参考图12中所示。在本实施例中，采用10CLK的时钟信号，可以进一步增加每一行子像素单元的预充电时间，从而使得该栅极驱动电路20可以适用于更高频率的扫描显示。
同时，在本实施例中，对于某一级移位寄存器单元10来说，不需要单独的信号线为其提供第二时钟信号CLKB(即充电增强信号CE)，而是利用上述第九子时钟信号线至第十八子时钟信号线中的一条信号线提供第二时钟信号CLKB即可。在采用10CLK的情形下，采用这种共用时钟信号线的方式可以节省时钟信号线的数量，从而可以减小采用该栅极驱动电路的显示装置的边框尺寸。
图12示出了图11所示的栅极驱动电路20工作时的信号时序图。在图12中，H<11>表示栅极驱动电路20中第六级移位寄存器单元中的第二节点H，Q<11>表示栅极驱动电路20中第六级移位寄存器单元中的第一节点Q。OUT1<11>和OUT2<12>分别表示栅极驱动电路20中的第六级移位寄存器单元输出的第一输出信号OUT1和第二输出信号OUT2。
1F表示第一帧，DS表示一帧中的显示时段，BL表示一帧中的消隐时段。另外，需要说明的是，在图12中是以第三电压VDD_A为低电平而第四电压VDD_B为高电平为例进行示意的，但本公开的实施例不限于此。图12所示的信号时序图中的信号电平只是示意性的，不代表真实电平值。
下面结合图12中的信号时序图，对图11中所示的栅极驱动电路20的工作原理进行说明。
在第一阶段B1中，由于第六级移位寄存器单元和第四级移位寄存器单元连接以接收移位信号CR并作为第一输入信号STU1，并且此时第四级移位寄存器单元输出的移位信号CR(和第十五子时钟信号线CLK15提供的第四时钟信号CLKD时序相同)为高电平，所以在此阶段第六级移位寄存器单元接收的第一输入信号STU1为高电平。由于第一输入信号STU1为高电平，所以第五晶体管M5导通，高电平的第二电压VDD对第一节点Q<11>进行充电，对应图12中第一节点Q<11>在显示时段DS中的第一个上升沿。
在第二阶段B2中，由于第一电容C1、第三电容C3和第四电容C4的保持作用，第一节点Q<11>保持高电平，所以第七晶体管M7保持导通，同时，第九子时钟信号线CLK9提供的第四时钟信号CLKD由低电平变为高电平，所以第六级移位寄存器单元输出的第一输出信号OUT1<11>变为高电平，开始输出驱动信号。同时，高电平的第四时钟信号CLKD通过第三电容C3的自举作用进一步拉高第一节点Q<11>的电平，对应图12中第一节点Q<11>在显示时段DS中的第二个上升沿。
需要说明的是，在第二阶段B2中，当第十子时钟信号线CLK10提供的第五时钟信号CLKE由低电平变为高电平时，第六级移位寄存器单元输出的第二输出信号OUT2<12>变为高电平，开始输出驱动信号。同时，由于第四电容C4的自举作用，高电平的第五时钟信号CLKE也会对第一节点Q<11>的电平产生影响。但由于在设置时，例如使得第三电容C3和第四电容C4的电容值相对于第一电容C1来说较小(例如，第一电容C1的电容值为4pF，第三电容C3和第四电容C4的电容值为1pF),所以此处忽略第五时钟信号CLKE对第一节点Q<11>的电平产生的影响。
在第三阶段B3中，由于第一电容C1、第三电容C3和第四电容C4的保持作用，第一节点Q<11>继续保持高电平，所以第一晶体管M1保持导通。第六级移位寄存器单元和第十二子时钟信号线CLK12连接以接收第二时钟信号CLKB(充电增强信号CE)，此时第十二子时钟信号线CLK12提供的充电增强信号CE变为高电平，由于第一电容C1的自举作用，第一节点Q<11>的电平被再次拉高，对应图12中第一节点Q<11>在显示时段DS中的第三个上升沿。
同时，在第三阶段B3中，当第九子时钟信号线CLK9提供的第四时钟信号CLKD由高电平变为低电平时，第六级移位寄存器单元输出的第一输出信号OUT1<11>变为低电平。但由于在此阶段第十二子时钟信号线CLK12提供的充电增强信号CE保证了第一节点Q<11>的高电平，所以当第九子时钟信号线CLK9提供的第四时钟信号CLKD由高电平变为低电平时不会对第一节点Q<11>的电平造成影响。
在第四阶段B4中，由于第十子时钟信号线CLK10提供的第五时钟信号CLKE变为低电平，所以第六级移位寄存器单元输出的第二输出信号OUT2<12>变为低电平。同时，由于第四电容C4的自举作用，所以第一节点Q<11>的电平会下降一定幅度但仍然保持高电平，对应图12中第一节点Q<11>在显示时段DS中的第一个下降沿。
在第五阶段B5中，第十二子时钟信号线CLK12提供的充电增强信号CE由高电平变为低电平，由于第一电容C1的自举作用，所以第一节点Q<11>的电平会下降一定幅度但仍然保持高电平，对应图12中第一节点Q<11>在显示时段DS中的第二个下降沿。
在第五阶段B5之后，由于第六级移位寄存器单元和第十级移位寄存器单元连接以接收移位信号CR并作为显示复位信号STD，并且此时第十级移位寄存器单元输出的移位信号CR(和由第十七子时钟信号线CLK17提供的第四时钟信号CLKD时序相同)为高电平，所以第六级移位寄存器单元接收的显示复位信号STD为高电平。由于显示复位信号STD为高电平，所以第十五晶体管M15导通，从而可以利用低电平的第一电压VGL1完成对第一节点Q<11>的复位操作，第一节点Q<11>变为低电平。
第六级移位寄存器单元驱动显示面板中第十一行和第十二行的子像素完成显示后，依次类推，第七级、第八级等移位寄存器单元逐行驱动显示面板中的子像素单元完成一帧的显示驱动。至此，第一帧的显示时段结束。
例如，当第一帧1F中需要对第十一行子像素单元进行补偿时，则在第一帧1F的显示时段DS中对第六级移位寄存器单元还进行如下操作。
在第二阶段B2中，由于第一子时钟信号线CLK1提供的选择控制信号OE为高电平，所以第二晶体管M2导通。同时，在此阶段由于第六级移位寄存器单元输出的移位信号CR为高电平，所以第二晶体管M2接收的第二输入信号STU2为高电平，该高电平的第二输入信号STU2可以对第二节点H<11>进行充电以拉高第二节点H<11>的电平。由于第二电容C2的保持作用，第二节点H<11>的高电平可以一直保持至第一帧1F的消隐时段BL中。
例如，当第一帧1F中需要对第十一行子像素单元进行补偿时，则在第一帧1F的消隐时段BL中对第六级移位寄存器单元还进行如下操作。
在第六阶段B6中，第二子时钟信号线CLK2提供的第一时钟信号CLKA变为高电平，第四晶体管M4导通，同时，第三晶体管M3在第二节点H<11>的高电平的控制下也导通，所以高电平的第一时钟信号CLKA可以对第一节点Q<11>进行充电以拉高第一节点Q<11>的电平，对应图12中第一节点Q<11>在消隐时段BL中的第一个上升沿。
同时，在第六阶段B6中，由于第三晶体管M3的寄生电容的耦合作用，当第二子时钟信号线CLK2提供的第一时钟信号CLKA从低电平变为高电平时，会使得第二节点H<11>的电平上升一个较小的幅度。
在第七阶段B7中，由于第九子时钟信号线CLK9提供的第四时钟信号CLKD变为高电平，所以第六级移位寄存器单元输出的第一输出信号OUT1<11>变为高电平。同时，由于第三电容C3的自举作用，第一节点Q<11>的电平被再次拉高，对应图12中第一节点Q<11>在消隐时段BL中的第二个上升沿。例如，第六级移位寄存器单元输出的第一输出信号OUT1<11>可以用于驱动显示面板中的第十一行子像素单元，以实现外部补偿。
在第八阶段B8中，由于第九子时钟信号线CLK9提供的第四时钟信号CLKD变为低电平，所以第六级移位寄存器单元输出的第一输出信号OUT1<11>变为低电平。同时，在此阶段，由于第三电容C3的自举作用，所以第一节点Q<11>的电平会下降一定幅度但仍然保持高电平。
在第九阶段B9中，第三子时钟信号线CLK3提供的全局复位信号TRST为高电平，所以每一级移位寄存器单元中的第十六晶体管M16导通，从而可以对每一级移位寄存器单元中的第一节点Q进行复位。同时，第一子时钟信号线CLK1提供高电平，由于每一级移位寄存器单元和第一子时钟信号线CLK1连接以接收选择控制信号OE，所以高电平的选择控制信号OE使得第二晶体管M2导通，又由于此时第二晶体管M2接收的第二输入信号STU2为低电平，从而可以利用低电平的第二输入信号STU2对每一级移位寄存器单元中的第二节点H进行复位。从而实现对栅极驱动电路20的全局复位。
至此，第一帧的驱动时序结束。后续在第二帧、第三帧等更多阶段中对栅极驱动电路的驱动可以参考上述描述，这里不再赘述。
本实施例提供的栅极驱动电路20由于采用10CLK的时钟信号，每一级移位寄存器单元10输出的第一输出信号OUT1和第二输出信号OUT2的高电平有75％的时间重叠，例如，如图12所示，在第一输出信号OUT1<11>为高电平的前75％时间内(即第二阶段B2)，虽然此时提供至显示面板中第十一行子像素单元的驱动信号为高电平，但此时该驱动信号用于对该第十一行子像素单元进行预充电，在此时间段内该第十一行子像素单元并不进行显示；在第一输出信号OUT1<11>为高电平的最后25％时间内，提供至显示面板中第十一行子像素单元的驱动信号才是有效信号，此时该第十一行子像素单元进行显示，所以移位寄存器单元输出的驱动信号只在高电平的最后25％的时间段为有效信号(例如图12中OUT1<11>在第三阶段B3中的高电平)。如图12所示，在第三阶段B3中，通过提供高电平的充电增强信号CE可以保证当移位寄存器单元输出有效信号时，第一节点Q一直处于一个较高的电平，从而可以提高信赖性。
例如，在另一个实施中，图11所示的栅极驱动电路20还可以采用图7所示的移位寄存器单元，即移位寄存器单元还包括第三输出信号端OP3和第四输出信号端OP4，分别输出第三输出信号OUT3<11>和第四输出信号OUT4<12>。如图12所示，在消隐时段BL中，提供至移位寄存器单元的第六时钟信号CLKF可以采用和第九子时钟信号线CLK9提供的第四时钟信号CLKD不同的时序波形，从而可以使得在第七阶段B7中，第六级移位寄存器单元可以输出不同的第一输出信号OUT1<11>和第三输出信号OUT3<11>，从而使得该栅极驱动电路可以用于驱动一个显示面板，例如该显示面板中的每一行子像素单元对应设置有两条栅线。
本公开的实施例还提供一种显示装置1，如图13所示，该显示装置1包括本公开实施例提供的栅极驱动电路20。该显示装置1还包括显示面板40，显示面板40包括由多个子像素单元410构成的阵列。例如，该显示装置1还可以包括数据驱动电路30。数据驱动电路30用于提供数据信号至像素阵列；栅极驱动电路20用于提供驱动信号至像素阵列，例如该驱动信号可以驱动子像素单元410中的扫描晶体管和感测晶体管。数据驱动电路30通过数据线DL与子像素单元410电连接，栅极驱动电路20通过栅线GL与子像素单元410电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路20的相应描述，这里不再赘述。
本公开的实施例还提供一种驱动方法，可以用于驱动本公开的实施例提供的移位寄存器单元10，多个该移位寄存器单元10可以级联构建本公开一实施例的栅极驱动电路20，该栅极驱动电路20用于驱动显示面板显示至少一帧画面。
该驱动方法包括：使得第一输入电路100响应于第一输入信号STU1对第一节点Q进行充电；使得充电增强电路300响应于充电增强信号CE以进一步增强第一节点Q的电平；以及使得输出电路200在第一节点Q的电平的控制下输出移位信号CR和第一输出信号OUT1。
例如，在另一个实施例提供的驱动方法中，充电增强信号CE的上升沿早于第一输出信号OUT1的上升沿。
例如，在又一个实施例提供的驱动方法中，充电增强信号CE的下降沿晚于第一输出信号OUT1的下降沿。
例如，在又一个实施例提供的驱动方法中，充电增强信号CE的上升沿早于第一输出信号OUT1的上升沿，且充电增强信号CE的下降沿晚于第一输出信号OUT1的下降沿。
需要说明的是，关于本公开的实施例提供的驱动方法的详细描述和技术效果可以参考本公开的实施例中对于移位寄存器单元10和栅极驱动电路20的工作原理的描述，这里不再赘述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种移位寄存器单元，包括第一输入电路、输出电路和充电增强电路；其中，
所述第一输入电路被配置为响应于第一输入信号对第一节点进行充电；
所述输出电路被配置为在所述第一节点的电平的控制下输出移位信号和第一输出信号；以及
所述充电增强电路被配置为响应于充电增强信号以进一步增强所述第一节点的电平。
2.根据权利要求1所述的移位寄存器单元，还包括选择控制电路和第二输入电路；其中，
所述选择控制电路被配置为响应于选择控制信号对第二节点进行充电，并保持所述第二节点的电平；以及
所述第二输入电路被配置为在所述第二节点的电平的控制下对所述第一节点进行充电。
3.根据权利要求2所述的移位寄存器单元，其中，
所述选择控制电路和所述第二节点连接，所述选择控制电路被配置为接收第二输入信号，且在导通时利用所述第二输入信号对所述第二节点进行充电。
4.根据权利要求2所述的移位寄存器单元，其中，
所述第二输入电路和所述第一节点以及所述第二节点连接，所述第二输入电路被配置为接收第一时钟信号，且在导通时利用所述第一时钟信号对所述第一节点进行充电。
5.根据权利要求1所述的移位寄存器单元，其中，
所述充电增强电路和所述第一节点连接，所述充电增强电路被配置为接收第二时钟信号以作为所述充电增强信号，且在导通时利用所述第二时钟信号进一步增强所述第一节点的电平。
6.根据权利要求5所述的移位寄存器单元，其中，所述充电增强电路包括第一晶体管和第一电容；
所述第一晶体管的栅极和所述第一节点连接，所述第一晶体管的第一极被配置为接收所述第二时钟信号，所述第一晶体管的第二极和所述第一电容的第一极连接，所述第一电容的第二极和所述第一节点连接。
7.根据权利要求3所述的移位寄存器单元，其中，所述选择控制电路包括第二晶体管和第二电容；
所述第二晶体管的栅极被配置为接收所述选择控制信号，所述第二晶体管的第一极被配置为接收所述第二输入信号，所述第二晶体管的第二极和所述第二节点连接；以及
所述第二电容的第一极和所述第二节点连接，所述第二电容的第二极被配置为接收第一电压。
8.根据权利要求4所述的移位寄存器单元，其中，所述第二输入电路包括第三晶体管和第四晶体管；
所述第三晶体管的栅极和所述第二节点连接，所述第三晶体管的第一极被配置为接收所述第一时钟信号，所述第三晶体管的第二极和第四晶体管的第一极连接；以及
所述第四晶体管的栅极被配置为接收所述第一时钟信号，所述第四晶体管的第二极和所述第一节点连接。
9.根据权利要求1-8任一项所述的移位寄存器单元，其中，所述输出电路包括第六晶体管和移位信号输出端；
所述移位信号输出端被配置为输出所述移位信号；
所述第六晶体管的栅极和所述第一节点连接，所述第六晶体管的第一极被配置为接收第三时钟信号并作为所述移位信号，所述第六晶体管的第二极和所述移位信号输出端连接。
10.根据权利要求1所述的移位寄存器单元，其中，所述充电增强电路包括第七电容；
所述第七电容的第一极和所述第一节点连接，所述第七电容的第二极和所述输出电路输出所述移位信号的端口连接。
11.根据权利要求9所述的移位寄存器单元，其中，
所述移位信号输出端还被配置为输出所述第一输出信号，所述第六晶体管的第一极接收的所述第三时钟信号还作为所述第一输出信号。
12.根据权利要求9所述的移位寄存器单元，其中，所述输出电路还包括第七晶体管、第三电容和第一输出信号端；
所述第一输出信号端被配置为输出所述第一输出信号；
所述第七晶体管的栅极和所述第一节点连接，所述第七晶体管的第一极被配置为接收第四时钟信号并作为所述第一输出信号，所述第七晶体管的第二极和所述第一输出信号端连接；以及
所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述第一输出信号端连接。
13.根据权利要求1所述的移位寄存器单元，其中，
所述输出电路包括移位信号输出端和第一输出信号端，所述移位信号输出端被配置为输出所述移位信号，所述第一输出信号端被配置为输出所述第一输出信号；
所述输出电路还包括第二输出信号端，所述第二输出信号端被配置为输出第二输出信号。
14.根据权利要求13所述的移位寄存器单元，其中，
所述输出电路还包括第三输出信号端和第四输出信号端，所述第三输出信号端被配置为输出第三输出信号，所述第四输出信号端被配置为输出第四输出信号。
15.一种栅极驱动电路，包括多个级联的如权利要求1-14任一所述的移位寄存器单元。
16.根据权利要求15所述的栅极驱动电路，还包括第一子时钟信号线和第二子时钟信号线；其中，
每一级移位寄存器单元和所述第一子时钟信号线连接以接收选择控制信号；
每一级移位寄存器单元和所述第二子时钟信号线连接以接收第一时钟信号；
第n+2级移位寄存器单元和第n级移位寄存器单元连接，以接收所述第n级移位寄存器单元输出的移位信号并作为所述第n+2级移位寄存器单元的第一输入信号；
第n级移位寄存器单元和第n+3级移位寄存器单元连接，以接收所述第n+3级移位寄存器单元输出的移位信号并作为所述第n级移位寄存器单元的显示复位信号；
每一级移位寄存器单元采用本级输出的移位信号作为本级的第二输入信号；
n为大于零的整数。
17.一种显示装置，包括如权利要求15或16所述的栅极驱动电路。
18.根据权利要求17所述的显示装置，还包括多个呈阵列排布的子像素单元；其中，
在所述移位寄存器单元输出第一输出信号和第二输出信号的情形下，所述第一输出信号和所述第二输出信号分别被提供至不同行的子像素单元。
19.一种如权利要求1-14任一项所述的移位寄存器单元的驱动方法，包括：
使得所述第一输入电路响应于所述第一输入信号对所述第一节点进行充电；
使得所述充电增强电路响应于所述充电增强信号以进一步增强所述第一节点的电平；以及
使得所述输出电路在所述第一节点的电平的控制下输出所述移位信号和所述第一输出信号。
20.根据权利要求19所述的驱动方法，其中，所述充电增强信号的上升沿早于所述第一输出信号的上升沿；以及/或者
所述充电增强信号的下降沿晚于所述第一输出信号的下降沿。
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