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CN109584941B - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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CN109584941B
CN109584941B CN201910002475.7A CN201910002475A CN109584941B CN 109584941 B CN109584941 B CN 109584941B CN 201910002475 A CN201910002475 A CN 201910002475A CN 109584941 B CN109584941 B CN 109584941B
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Hefei Xinsheng Optoelectronics Technology Co Ltd
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Hefei Xinsheng Optoelectronics Technology Co Ltd
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Abstract

本发明公开一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，移位寄存器单元包括：信号输出端，关机控制子电路，分别与信号输出端、第一电源端和第二电源端连接，用于当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。本发明实施例提供的技术方案在XON功能启动时通过第一电源端和第二电源端两个信号端来控制向信号输出端提供开启信号，在实现XON功能时，提高了XON的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
液晶显示面板由源漏极和栅极阵列式像素矩阵组成，在显示过程中栅极驱动电路用于产生像素的栅极扫描电压，以逐行扫描各行像素。阵列基板栅极驱动(Gate Driver OnArray，简称GOA)是一种将栅极驱动电路集成在阵列基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启薄膜晶体管(Thin FilmTransistor，简称TFT)开关，完成像素的数据信号输入。在相关技术中的液晶显示面板具有XON(关机瞬间的栅线开启)功能，XON功能是在关机瞬间，通过XON信号触发每个GOA单元输出TFT的开启信号，使得所有行的TFT开启，进而释放像素存储电容和寄生电容存储的电荷，避免关机残影不良。
经发明人研究发现，随着显示技术的发展，高分辨率、大尺寸的显示产品越来越多。但是，由于高分辨率、大尺寸的显示产品中的负载较大，使得液晶显示面板实现XON功能时，会存在XON的驱动能力不足的问题，无法使所有TFT都打开，像素无法充分释放电荷，进而产生电荷残留，影响显示效果。
发明内容
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够在实现XON功能时，提高了XON的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。
第一方面，本发明实施例提供了一种移位寄存器，包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，所述移位寄存器单元包括：信号输出端；
所述关机控制子电路，分别与信号输出端、第一电源端和第二电源端连接，用于当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
可选地，所述关机控制子电路，包括：第一晶体管和第一电容；
所述第一晶体管的控制极与第一电源端连接，其第一极与信号输出端连接，其第二极与第二电源端连接；
所述第一电容的第一端与第一电源端连接，其第二端与第二电源端连接。
可选地，所述移位寄存器单元包括：输入子电路和输出子电路；
所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，分别与上拉节点，时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号。
可选地，所述移位寄存器单元还包括：复位子电路和降噪子电路；
所述复位子电路，分别与上拉节点，复位信号端和第一电源端连接，用于在复位信号端的控制下，向上拉节点提供第一电源端的信号；
所述降噪子电路，分别与第一降噪信号端、第二降噪信号端、上拉节点、第一电源端和信号输出端连接，用于在第一降噪信号端和/或在第二降噪信号端的控制下，向上拉节点和信号输出端提供第一电源端的信号；
所述第一降噪信号端和所述第二降噪信号端的输入信号互为反相信号。
可选地，所述输入子电路包括：第二晶体管，所述输出子电路包括：第三晶体管和第二电容；
所述第二晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；
所述第三晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接；
所述第二电容的第一端与上拉节点连接，其第二端与信号输出端连接。
可选地，所述复位子电路包括：第四晶体管，所述降噪子电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
所述第四晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第五晶体管的控制极和第一极与第一降噪信号端连接，其第二极与第七晶体管的第一极连接；
所述第六晶体管的控制极与第五晶体管的第二极连接，其第一极与第一降噪信号端连接，其第二极与第一下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第八晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第一电源端连接；
所述第九晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；
所述第十一晶体管的控制极和第一极与第二降噪信号端连接，其第二极与第十三晶体管的第一极连接；
所述第十二晶体管的控制极与第十一晶体管的第二极连接，其第一极与第二降噪信号端连接，其第二极与第二下拉节点连接；
所述第十三晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第十四晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第一电源端连接；
所述第十五晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十六晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接。
可选地，所述关机控制子电路，包括：第一晶体管和第一电容，所述移位寄存器单元包括：输入子电路、输出子电路、复位子电路和降噪子电路，所述输入子电路包括：第二晶体管，所述输出子电路包括：第三晶体管和第二电容，所述复位子电路包括：第四晶体管，所述降噪子电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
所述第一晶体管的控制极与第一电源端连接，其第一极与信号输出端连接，其第二极与第二电源端连接；
所述第一电容的第一端与第一电源端连接，其第二端与第二电源端连接；
所述第二晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；
所述第三晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接；
所述第二电容的第一端与上拉节点连接，其第二端与信号输出端连接；
所述第四晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第五晶体管的控制极和第一极与第一降噪信号端连接，其第二极与第七晶体管的第一极连接；
所述第六晶体管的控制极与第五晶体管的第二极连接，其第一极与第一降噪信号端连接，其第二极与第一下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第八晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第一电源端连接；
所述第九晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；
所述第十一晶体管的控制极和第一极与第二降噪信号端连接，其第二极与第十三晶体管的第一极连接；
所述第十二晶体管的控制极与第十一晶体管的第二极连接，其第一极与第二降噪信号端连接，其第二极与第二下拉节点连接；
所述第十三晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第十四晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第一电源端连接；
所述第十五晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十六晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接。
第二方面，本发明实施例还提供一种栅极驱动电路，包括：多个级联的上述移位寄存器；
第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的复位信号端连接，N≥1。
第三方面，本发明实施例还提供一种显示装置，包括：上述栅极驱动电路。
第四方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，包括：
当XON功能启动时，关机控制子电路在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，移位寄存器单元包括：信号输出端，关机控制子电路，分别与信号输出端、第一电源端和第二电源端连接，用于当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。本发明实施例提供的技术方案在XON功能启动时通过第一电源端和第二电源端两个信号端来控制向信号输出端提供开启信号，与相关技术中只通过第一电源端的信号来控制向信号输出端提供开启信号相比，在实现XON功能时，提高了XON的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图；
图2为本发明实施例提供的关机控制子电路的等效电路图；
图3为本发明实施例提供的移位寄存器单元的结构示意图一；
图4为本发明实施例提供的移位寄存器单元的结构示意图二；
图5为本发明实施例提供的移位寄存器单元的等效电路图；
图6为本发明实施例提供的移位寄存器的等效电路图；
图7为本发明实施例提供的移位寄存器的工作时序图；
图8为本发明实施例提供的栅极驱动电路的结构示意图；
图9为本发明实施例提供的栅极驱动电路的工作时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分开关晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
实施例一
本发明实施例提供了一种移位寄存器，图1为本发明实施例提供的移位寄存器的结构示意图，如图1所示，本发明实施例提供的移位寄存器包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，移位寄存器单元包括：信号输出端OUTPUT。
具体的，关机控制子电路，分别与信号输出端OUTPUT、第一电源端VGL和第二电源端VGH连接，用于在XON功能启动时，在第一电源端VGL和第二电源端VGH控制下，向信号输出端OUTPUT提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
具体的，信号输出端OUTPUT用于输出栅极驱动信号。
可选地，XON功能启动是通过检测信号的下降沿开始启动的，具体的，XON功能启动可以与接收关机控制信号同时发生，还可以发生在接收关机控制信号之后。
优选地，为了避免由于电压不稳导致的非正常的信号下降而使得XON功能启动，影响用户正常使用，XON功能启动发生在接收关机控制信号之后。
需要说明的是，在处于显示阶段时，第一电源端VGL持续提供低电平信号，第二电源端持续提供高电平信号，在XON功能启动时，第一电源端VGL的信号为XON信号，XON信号为高电平，第二电源端VGH的信号也为高电平，其中，第二电源端VGH的信号的电压与XON信号的电压相同。
本发明实施例提供的移位寄存器包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，移位寄存器单元包括：信号输出端，关机控制子电路，分别与信号输出端、第一电源端和第二电源端连接，用于当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。本发明实施例提供的技术方案在XON功能启动时通过第一电源端和第二电源端两个信号端来控制向信号输出端提供开启信号，与相关技术中只通过第一电源端的信号来控制向信号输出端提供开启信号相比，在实现XON功能时，提高了XON的驱动能力，使得像素能够更加充分的释放电荷，避免产生电荷残留，进而提升了显示效果。
进一步地，本发明实施例提供的移位寄存器可以应用在高分辨率高、大尺寸的产品中，有效地改善了高分辨率、大尺寸的产品XON的驱动能力不足的问题。
可选地，图2为本发明实施例提供的关机控制子电路的等效电路图，如图2所示，关机控制子电路包括：第一晶体管M1和第一电容C1。
具体的，第一晶体管M1的栅极与第一电源端VGL连接，其第一极与信号输出端OUTPUT连接，其第二极与第二电源端VGH连接；第一电容C1的第一端与第一电源端VGL连接，其第二端与第二电源端VGH连接。
具体的，在处于显示阶段时，由于第一电源端VGL持续提供低电平，第一晶体管M1截止。
本实施例中的关机控制子电路在显示阶段时，由于第一晶体管始终截止，对信号输出端的在显示阶段的输出没有影响，保证了移位寄存器单元的正常输出，以正常扫描每行像素。
本实施例中的关机控制子电路在XON功能启动时，第一电源端VGL的信号从显示阶段的低电平被拉升到高电平的XON信号，第一晶体管M1开启，另外，由于第一电容C1的自举作用，节点N点的电压被自举到XON信号的电压与第二电源端VGH的信号的电压之和，信号输出端OUTPUT的输出信号的电压等于XON信号的电压与第二电源端VGH的信号的电压之和，另外，在XON功能启动时，第二电源端VGH的信号的电压为XON信号的电压，因此，信号输出端OUTPUT的输出信号的电压等于两倍的XON信号的电压。
本发明实施例中，第二电源端VGH同时参与XON的驱动，相比相关技术中只有第一电源端VGL实现XON驱动，提升了XON的驱动能力。
需要说明的是，图2中具体示出了关机控制子电路的示例性结构。本领域技术人员容易理解的是，关机控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图3为本发明实施例提供的移位寄存器单元的结构示意图一，如图3所示，移位寄存器单元包括：输入子电路和输出子电路。
具体的，输入子电路，分别与信号输入端INPUT和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供信号输入端INPUT的信号；输出子电路，分别与上拉节点PU，时钟信号端CLK和信号输出端OUTPUT连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供时钟信号端CLK的时钟信号。
可选地，为了降低移位寄存器单元中的噪声，图4为本发明实施例提供的移位寄存器单元的结构示意图二，如图4所示，移位寄存器单元还包括：复位子电路和降噪子电路。
具体的，复位子电路，分别与上拉节点PU，复位信号端RESET和第一电源端VGL连接，用于在复位信号端RESET的控制下，向上拉节点PU提供第一电源端VGL的信号；降噪子电路，分别与第一降噪信号端VDD1、第二降噪信号端VDD2、上拉节点PU、第一电源端VGL和信号输出端OUTPUT连接，用于在第一降噪信号端VDD1和/或在第二降噪信号端VDD2的控制下，向上拉节点PU和信号输出端OUTPUT提供第一电源端VGL的信号。
可选地，为了保证移位寄存器单元能够持续降噪，第一降噪信号端VDD1和第二降噪信号端VDD2的输入信号互为反相信号。
可选地，图5为本发明实施例提供的移位寄存器单元的等效电路图，如图5所示，移位寄存器单元中的输入子电路包括：第二晶体管M2，输出子电路包括：第三晶体管M3和第二电容C2。
具体的，第二晶体管M2的控制极和第一极与信号输入端INPUT连接，其第二极与上拉节点PU连接；第三晶体管M3的控制极与上拉节点PU连接，其第一极与时钟信号端CLK连接，其第二极与信号输出端OUTPUT连接；第二电容C2的第一端与上拉节点PU连接，其第二端与信号输出端OUTPUT连接。
需要说明的是，图5中具体示出了输入子电路和输出子电路的示例性结构。本领域技术人员容易理解的是，输入子电路和输出子电路的实现方式不限于此，只要能够实现其功能即可。
如图5所示，本发明实施例提供的移位寄存器单元中的复位子电路包括：第四晶体管M4，降噪子电路包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。
具体的，第四晶体管M4的控制极与复位信号端RESET连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第五晶体管M5的控制极和第一极与第一降噪信号端VDD1连接，其第二极与第七晶体管M7的第一极连接；第六晶体管M6的控制极与第五晶体管M5的第二极连接，其第一极与第一降噪信号端VDD1连接，其第二极与第一下拉节点PD1连接；第七晶体管M7的控制极与上拉节点PU连接，其第二极与第一电源端VGL连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与第一下拉节点PD1连接，其第二极与第一电源端VGL连接；第九晶体管M9的控制极与第一下拉节点PD1连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十晶体管M10的控制极与第一下拉节点PD1连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接；第十一晶体管M11的控制极和第一极与第二降噪信号端VDD2连接，其第二极与第十三晶体管M13的第一极连接；第十二晶体管M12的控制极与第十一晶体管M11的第二极连接，其第一极与第二降噪信号端VDD2连接，其第二极与第二下拉节点PD2连接；第十三晶体管M13的控制极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十四晶体管M14的控制极与上拉节点PU连接，其第一极与第二下拉节点PD2连接，其第二极与第一电源端VGL连接；第十五晶体管M15的控制极与第二下拉节点PD2连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十六晶体管M16的控制极与第二下拉节点PD2连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接。
本实施例中，图5提供的移位寄存器单元能够持续降噪，实现了降噪的直流模式，另外，晶体管不需要长期工作，延长了使用寿命。
进一步地，需要说明的是，降噪子电路可以只包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10，降噪子电路还可以只包括：第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16，这两种降噪子电路若采用本实施例中提供的第一降噪信号端VDD1和第二降噪信号端VDD2的工作时序时可以实现间隔降噪，实现了降噪的交流模式。当降噪子电路可以只包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10时，第一降噪信号端VDD1可以持续提供高电平信号，此时，移位寄存器单元能够持续降噪。同理，当降噪子电路只包括：第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16，第二降噪信号端VDD2也可以持续提供高电平信号，此时，移位寄存器单元也能够持续降噪。
需要说明的是，图5中具体示出了复位子电路和降噪子电路的示例性结构。本领域技术人员容易理解的是，复位子电路和降噪子电路的实现方式不限于此，只要能够实现其功能即可。
图6为本发明实施例提供的移位寄存器的等效电路图，如图6所示，本发明实施例提供的移位寄存器中，关机控制子电路，包括：第一晶体管M1和第一电容C1，移位寄存器单元包括：输入子电路、输出子电路、复位子电路和降噪子电路，输入子电路包括：第二晶体管M2，输出子电路包括：第三晶体管M3和第二电容C2，复位子电路包括：第四晶体管M4，降噪子电路包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。
具体的，第一晶体管M1的栅极与第一电源端VGL连接，其第一极与信号输出端OUTPUT连接，其第二极与第二电源端VGH连接；第一电容C1的第一端与第一电源端VGL连接，其第二端与第二电源端VGH连接；第二晶体管M2的控制极和第一极与信号输入端INPUT连接，其第二极与上拉节点PU连接；第三晶体管M3的控制极与上拉节点PU连接，其第一极与时钟信号端CLK连接，其第二极与信号输出端OUTPUT连接；第二电容C2的第一端与上拉节点PU连接，其第二端与信号输出端OUTPUT连接；第四晶体管M4的控制极与复位信号端RESET连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第五晶体管M5的控制极和第一极与第一降噪信号端VDD1连接，其第二极与第七晶体管M7的第一极连接；第六晶体管M6的控制极与第五晶体管M5的第二极连接，其第一极与第一降噪信号端VDD1连接，其第二极与第一下拉节点PD1连接；第七晶体管M7的控制极与上拉节点PU连接，其第二极与第一电源端VGL连接；第八晶体管M8的控制极与上拉节点PU连接，其第一极与第一下拉节点PD1连接，其第二极与第一电源端VGL连接；第九晶体管M9的控制极与第一下拉节点PD1连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十晶体管M10的控制极与第一下拉节点PD1连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接；第十一晶体管M11的控制极和第一极与第二降噪信号端VDD2连接，其第二极与第十三晶体管M13的第一极连接；第十二晶体管M12的控制极与第十一晶体管M11的第二极连接，其第一极与第二降噪信号端VDD2连接，其第二极与第二下拉节点PD2连接；第十三晶体管M13的控制极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十四晶体管M14的控制极与上拉节点PU连接，其第一极与第二下拉节点PD2连接，其第二极与第一电源端VGL连接；第十五晶体管M15的控制极与第二下拉节点PD2连接，其第一极与上拉节点PU连接，其第二极与第一电源端VGL连接；第十六晶体管M16的控制极与第二下拉节点PD2连接，其第一极与信号输出端OUTPUT连接，其第二极与第一电源端VGL连接。
本实施例中的移位寄存器中的关机控制子电路与移位寄存器单元的信号输出端连接，移位寄存器可以为任何架构，可以为图5所示的实现降噪直流模式的移位寄存器单元，还可以为实现降噪交流模式的为寄存器单元，本发明实施例对此不作任何限定。
在本实施例中，晶体管M1～M16均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，第一电容C1和第二电容C2可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。
下面通过移位寄存器的显示阶段和关机阶段进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的晶体管M1～M16均为N型薄膜晶体管为例，图7为本发明实施例提供的移位寄存器的工作时序图，如图6和图7所示，本发明实施例提供的移位寄存器包括16个晶体管单元(M1～M16)、2个电容(C1和C2)、7个信号输入端(INPUT、RESET、CLK、VDD1、VDD2、VGL和VGH)和1个信号输出端(OUTPUT)。
在显示阶段，第一电源端VGL持续提供低电平信号，第二电源端VGH持续提高电平信号。具体的，
第一阶段T1，即输入阶段，信号输入端INPUT的输入信号为高电平，第二晶体管M2开启，将上拉节点PU的电位拉高，对第二电容C2进行充电。
本阶段中，输入端中的信号输入端INPUT和第二降噪信号端VDD2的输入信号为高电平，复位信号端RESET、时钟信号端CLK和第一降噪信号端VDD1的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平。虽然第二降噪信号端VDD2的输入信号为高电平，第十一晶体管M11和第十二晶体管M12导通，第二下拉节点PD2的电位被拉高，但是，由于上拉节点PU的电位为高电平，则第十三晶体管M13和第十四晶体管M14也处于导通状态，第二下拉节点PD2的电位被拉低，第十五晶体管M15和第十六晶体管M16截止，不会拉低上拉节点PU的电位。
第二阶段T2，即输出阶段，信号输入端INPUT的输入信号为低电平，第二晶体管M2截止，而时钟信号端CLK的输入信号变为高电平，由于第二电容C2的自举效应，上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第三晶体管M3导通，信号输出端OUTPUT输出时钟信号端CLK的时钟信号，即本级栅极驱动信号，另外，上拉节点PU电位的升高，提高了第三晶体管M3的导通能力，保证了像素充电。
本阶段中，输入端中的时钟信号端CLK和第一降噪信号端VDD1的输入信号为高电平，信号输入端INPUT、复位信号端RESET和第二降噪信号端VDD2的输入信号为低电平，信号输出端OUTPUT的输出信号为高电平。虽然第一降噪信号端VDD1的输入信号为高电平，第五晶体管M5和第六晶体管M5导通，第一下拉节点PD1的电位被拉高，但是，由于上拉节点PU的电位为高电平，则第七晶体管M7和第八晶体管M8也处于导通状态，第一下拉节点PD1的电位被拉低，第九晶体管M9和第十晶体管M10截止，不会拉低上拉节点PU的电位。
第三阶段T3，即复位阶段，复位信号端RESET的信号为高电平，第四晶体管M4导通，将上拉节点PU的电位拉低至第一电源端VGL的低电平，第三晶体管M3截止，由于上拉节点PU的电位被拉低，第七晶体管M7、第八晶体管M8、第十三晶体管M13和第十四晶体管M14截止，第一降噪信号端VDD1的输入信号为高电平，第五晶体管M5和第六晶体管M5导通，第一下拉节点PD1的电位被拉高，由于第七晶体管M7和第八晶体管M8截止，第一下拉节点PD1的电位保持高电位，第九晶体管M9和第十晶体管M10开启，进一步拉低上拉节点PU和信号输出端OUTPUT的信号，以降低噪声。
本阶段中，输入端中的时钟信号端CLK和第一降噪信号端VDD1的输入信号为高电平，信号输入端INPUT、复位信号端RESET和第二降噪信号端VDD2的输入信号为低电平，虽然，时钟信号端CLK的输入信号为高电平，但是由于第三晶体管M3截止，信号输出端OUTPUT的输出信号为低电平。
第四阶段，即为降噪阶段T4，第一降噪信号端VDD1或第二降噪信号端VDD2的输入信号为高电平，当第一降噪信号端VDD1的输入信号为高电平时，第五晶体管M5和第六晶体管M5导通，第一下拉节点PD1的电位被拉高，由于第七晶体管M7和第八晶体管M8仍保持截止状态，第一下拉节点PD1的电位保持高电位，第九晶体管M9和第十晶体管M10开启，进一步拉低上拉节点PU和信号输出端OUTPUT的信号，以降低噪声，当第二降噪信号端VDD2的输入信号为高电平时，第十一晶体管M11和第十二晶体管M12导通，第二下拉节点PD2的电位被拉高，由于第十三晶体管M13和第十四晶体管M14仍保持截止状态，第二下拉节点PD2的电位保持高电位，第十五晶体管M15和第十六晶体管M16开启，进一步拉低上拉节点PU和信号输出端OUTPUT的信号，以降低噪声。
在复位阶段T4之后，本级移位寄存器始终保持降噪阶段T4，本级移位寄存器直至信号输入端INPUT再次接收到高电平信号。
本发明实施例提供的移位寄存器在显示阶段中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUTPUT2的输出信号为脉冲信号，只在输出阶段为高电平；复位信号端RESET的信号为脉冲信号，只在复位阶段为高电平；时钟信号端LCK的信号为周期性信号，
在关机阶段，具体的，
第一阶段S1、即为保护阶段，接收到关机控制信号之后，第一电源端VGL的信号为低电平，第一晶体管M1截止，第二电源端VGH的信号开始下降，输入信号为高电平的第一降噪信号端或第二降噪信号端的信号开始下降，需要说明的是，图7是以第二降噪信号端的输入信号为高电平为例进行说明的，本发明实施例并不以此为限。
第二阶段S2、即为XON功能实现阶段，在XON功能启动时，第一电源端VGL的信号被拉升到高电平的XON信号，第一晶体管M1开启，另外，由于第一电容C1的自举作用，节点N的电压被自举到XON信号的电压VXON与第二电源端VGH的信号的电压之和，信号输出端OUTPUT的输出信号的电压等于XON信号的电压与第二电源端VGH的信号的电压之和。另外，在XON功能启动时，第二电源端VGH的信号的电压为XON信号的电压，因此，信号输出端OUTPUT的输出信号的电压等于2VXON，以使得相连行的TFT开启，当第一降噪信号端、第二降噪信号端、第一电源端VGL和信号输出端OUTPUT的信号在下降至3.3V左右，XON功能结束。
本发明实施例中，第二电源端VGH同时参与XON的驱动，相比相关技术中只有第一电源端VGL实现XON驱动，提升了XON的驱动能力。
第三阶段S3、第二电源端VGH的信号持续下降，直至为0。
实施例二
基于前述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，其中，移位寄存器包括：信号输入端INPUT、复位信号端RESET、时钟信号端CLK、信号输出端OUTPUT、第一降噪信号端VDD1、第二降噪信号端VDD2、第一电源端VGL和第二电源端VGH、输入子电路、输出子电路、复位子电路、降噪子电路和关机控制子电路，本发明实施例提供的移位寄存器的驱动方法包括：
关机控制子电路当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通。
本发明实施例提供的移位寄存器的驱动方法应用在实施例一提供的移位寄存器中，其实现原理和实现效果类似，在此不再赘述。
具体的，移位寄存器的驱动方法还包括：
步骤S1、输入子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号。
步骤S2、输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号。
步骤S3、复位子电路在复位信号端的控制下，向上拉节点提供第一电源端的信号。
步骤S4、降噪子电路在第一降噪信号端和/或在第二降噪信号端的控制下，向上拉节点和信号输出端提供第一电源端的信号。
其中，在显示阶段，第一降噪信号端和第二降噪信号端的输入信号互为反相信号。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图8为本发明实施例提供的栅极驱动电路的结构示意图，图9为本发明实施例提供的栅极驱动电路的工作时序图，如图8和图9所示，本发明实施例提供的栅极驱动电路，包括多个级联的移位寄存器。
如图8所示，本发明实施例提供的栅极驱动电路包括：初始信号端STV、第一时钟端CLK1和第二时钟端CLK2。
具体的，第一级移位寄存器GOA(1)的信号输入端INPUT与初始信号端STV连接，第N级移位寄存器GOA(N)的信号输出端OUTPUT与第N+1级移位寄存器GOA(N+1)的信号输入端INPUT连接，第N+1级移位寄存器GOA(N+1)的信号输出端OUTPUT与第N级移位寄存器GOA(N)的复位信号端RESET连接，N≥1。
其中，第N级移位寄存器GOA(N)的时钟信号端CLK与第一时钟端CLK1连接，第N+1级移位寄存器GOA(N)的时钟信号端CLK与第二时钟端CLK2连接。
其中，图9中的OUTPUT(N)为第N级移位寄存器GOA(N)的信号输出端。
其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
实施例四
基于上述实施例的发明构思，本发明实施例还提供一种显示装置，包括栅极驱动电路。
其中，栅极驱动电路为实施例三提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种移位寄存器，其特征在于，包括：用于输出栅极驱动信号的移位寄存器单元和关机控制子电路，所述移位寄存器单元包括：信号输出端；
所述关机控制子电路，分别与信号输出端、第一电源端和第二电源端连接，用于当XON功能启动时，在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通；
所述关机控制子电路包括第一晶体管和第一电容；所述第一晶体管的控制极与第一电源端连接，其第一极与信号输出端连接，其第二极与第二电源端连接；所述第一电容的第一端与第一电源端连接，其第二端与第二电源端连接；当XON功能启动时，所述第一电源端的信号被拉升到高电平的XON信号，所述第一晶体管开启，在所述第一电容的自举作用下，所述第一电容的第二端的电压被自举到XON信号的电压与第二电源端的信号的电压之和，所述信号输出端的输出信号的电压等于XON信号的电压与第二电源端的信号的电压之和。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器单元包括：输入子电路和输出子电路；
所述输入子电路，分别与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，分别与上拉节点，时钟信号端和信号输出端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号。
3.根据权利要求2所述的移位寄存器，其特征在于，所述移位寄存器单元还包括：复位子电路和降噪子电路；
所述复位子电路，分别与上拉节点，复位信号端和第一电源端连接，用于在复位信号端的控制下，向上拉节点提供第一电源端的信号；
所述降噪子电路，分别与第一降噪信号端、第二降噪信号端、上拉节点、第一电源端和信号输出端连接，用于在第一降噪信号端和/或在第二降噪信号端的控制下，向上拉节点和信号输出端提供第一电源端的信号；
所述第一降噪信号端和所述第二降噪信号端的输入信号互为反相信号。
4.根据权利要求2所述的移位寄存器，其特征在于，所述输入子电路包括：第二晶体管，所述输出子电路包括：第三晶体管和第二电容；
所述第二晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；
所述第三晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接；
所述第二电容的第一端与上拉节点连接，其第二端与信号输出端连接。
5.根据权利要求3所述的移位寄存器，其特征在于，所述复位子电路包括：第四晶体管，所述降噪子电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
所述第四晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第五晶体管的控制极和第一极与第一降噪信号端连接，其第二极与第七晶体管的第一极连接；
所述第六晶体管的控制极与第五晶体管的第二极连接，其第一极与第一降噪信号端连接，其第二极与第一下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第八晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第一电源端连接；
所述第九晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；
所述第十一晶体管的控制极和第一极与第二降噪信号端连接，其第二极与第十三晶体管的第一极连接；
所述第十二晶体管的控制极与第十一晶体管的第二极连接，其第一极与第二降噪信号端连接，其第二极与第二下拉节点连接；
所述第十三晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第十四晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第一电源端连接；
所述第十五晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十六晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述关机控制子电路，包括：第一晶体管和第一电容，所述移位寄存器单元包括：输入子电路、输出子电路、复位子电路和降噪子电路，所述输入子电路包括：第二晶体管，所述输出子电路包括：第三晶体管和第二电容，所述复位子电路包括：第四晶体管，所述降噪子电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；
所述第一晶体管的控制极与第一电源端连接，其第一极与信号输出端连接，其第二极与第二电源端连接；
所述第一电容的第一端与第一电源端连接，其第二端与第二电源端连接；
所述第二晶体管的控制极和第一极与信号输入端连接，其第二极与上拉节点连接；
所述第三晶体管的控制极与上拉节点连接，其第一极与时钟信号端连接，其第二极与信号输出端连接；
所述第二电容的第一端与上拉节点连接，其第二端与信号输出端连接；
所述第四晶体管的控制极与复位信号端连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第五晶体管的控制极和第一极与第一降噪信号端连接，其第二极与第七晶体管的第一极连接；
所述第六晶体管的控制极与第五晶体管的第二极连接，其第一极与第一降噪信号端连接，其第二极与第一下拉节点连接；
所述第七晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第八晶体管的控制极与上拉节点连接，其第一极与第一下拉节点连接，其第二极与第一电源端连接；
所述第九晶体管的控制极与第一下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十晶体管的控制极与第一下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接；
所述第十一晶体管的控制极和第一极与第二降噪信号端连接，其第二极与第十三晶体管的第一极连接；
所述第十二晶体管的控制极与第十一晶体管的第二极连接，其第一极与第二降噪信号端连接，其第二极与第二下拉节点连接；
所述第十三晶体管的控制极与上拉节点连接，其第二极与第一电源端连接；
所述第十四晶体管的控制极与上拉节点连接，其第一极与第二下拉节点连接，其第二极与第一电源端连接；
所述第十五晶体管的控制极与第二下拉节点连接，其第一极与上拉节点连接，其第二极与第一电源端连接；
所述第十六晶体管的控制极与第二下拉节点连接，其第一极与信号输出端连接，其第二极与第一电源端连接。
7.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1～6任一项所述的移位寄存器；
第一级移位寄存器的信号输入端与初始信号端连接，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N+1级移位寄存器的信号输出端与第N级移位寄存器的复位信号端连接，N≥1。
8.一种显示装置，其特征在于，包括：如权利要求7所述的栅极驱动电路。
9.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1～6任一项所述的移位寄存器中，包括：
当XON功能启动时，关机控制子电路在第一电源端和第二电源端控制下，向信号输出端提供开启信号，以使得与相应行栅线连接的薄膜晶体管都导通；
所述关机控制子电路包括第一晶体管和第一电容；所述第一晶体管的控制极与第一电源端连接，其第一极与信号输出端连接，其第二极与第二电源端连接；所述第一电容的第一端与第一电源端连接，其第二端与第二电源端连接；当XON功能启动时，所述第一电源端的信号被拉升到高电平的XON信号，所述第一晶体管开启，在所述第一电容的自举作用下，所述第一电容的第二端的电压被自举到XON信号的电压与第二电源端的信号的电压之和，所述信号输出端的输出信号的电压等于XON信号的电压与第二电源端的信号的电压之和。
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