CN108598009A - 晶圆级芯片中的焊盘及其制作方法 - Google Patents
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Abstract
本发明公开了一种晶圆级芯片中的焊盘及其制作方法。所述焊盘包括第一钝化层、第一金属层、第二钝化层、第二金属层。第一钝化层包括凸台和平坦层,所述平坦层位于所述凸台的左右两边。第一金属层,全部覆盖在所述第一钝化层的平坦层表面,所述第一金属层与所述凸台平齐。第二钝化层包括沟道,所述沟道横跨所述凸台以及所述凸台左右两边的部分第一金属层。第二金属层填充在所述第二钝化层的沟道中,所述第二金属层作为所述晶圆级芯片与所述外部器件的连接点。所述第一金属层和所述第二金属层的材料不同。所述晶圆级芯片中的焊盘及其制作方法在针测后焊盘上连接晶圆级芯片内部电路的金属层不会出现金属线裂纹而导致芯片内部电路功能不正常的情况。
Description
技术领域
本发明涉及晶圆级芯片技术领域,特别涉及一种晶圆级芯片中的焊盘及其制作方法。
背景技术
集成电路是把一定数量的常用电子元件,如电阻、电容、晶体管等,以及这些元件之间的连线,通过半导体工艺集成在一起的具有特定功能的电路。
当前人们把集成电路制作在芯片上,而芯片是从晶圆上切割出来的。晶圆的制造过程就是芯片的制造过程。晶圆制造出来以后,通过芯片上的焊盘与外界器件进行电性连接。焊盘质量的好坏直接影响晶圆上芯片的使用。
为了保证封装的芯片性能正常,在晶圆制造出来后首先要进行晶圆测试,晶圆测试就是对晶圆上每个芯片进行针测,在检测头上安装细如毛发的探针,探针与被测芯片上的焊盘接触,测试其电气特性。
图1是现有技术的一种晶圆级芯片焊盘结构。现有技术中晶圆级芯片焊盘结构中探针接触点位于铝(Al)上,铝与金属铜(Cu)上下接触,这种结构针测时压力会从铝传导至金属铜,容易导致金属铜在针测后出现金属线裂纹,由于金属铜连接内部电路,所以金属铜裂纹可能导致内部电路断路进而芯片功能异常。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解,而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种晶圆级芯片中的焊盘及其制作方法,在针测后焊盘上连接晶圆级芯片内部电路的金属层不会出现金属线裂纹而导致芯片内部电路功能不正常的情况。
为实现上述目的,本发明提供了一种晶圆级芯片中的焊盘。所述焊盘是所述晶圆级芯片与外部器件的连接单元。所述焊盘包括:第一钝化层、第一金属层、第二钝化层、第二金属层。第一钝化层包括凸台和平坦层,所述平坦层位于所述凸台的左右两边。第一金属层全部覆盖在所述第一钝化层的平坦层表面,所述第一金属层与所述凸台平齐,所述第一金属层与所述晶圆级芯片的内部电路相连接,形成导电通道。第二钝化层包括沟道,所述沟道横跨所述凸台以及所述凸台左右两边的部分第一金属层。第二金属层填充在所述第二钝化层的沟道中,所述第二金属层作为所述晶圆级芯片与所述外部器件的连接点。所述第一金属层和所述第二金属层的材料不同。
在一优选的实施方式中,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
在一优选的实施方式中,所述第一金属层的材料是铜。
在一优选的实施方式中,所述第二金属层的材料是铝。
本发明还提供了一种晶圆级芯片中的焊盘的制作方法。其包括以下步骤:提供沉积了第一钝化层的基板;图案化所述第一钝化层从而在所述第一钝化层上形成凸台;在形成所述凸台后的第一钝化层上沉积第一金属,形成与所述凸台高度相同的第一金属层;在所述第一金属层上沉积第二钝化层;图案化所述第二钝化层从而在所述第二钝化层上形成沟道,该沟道横跨所述凸台以及所述凸台左右两边的部分第一金属;在所述沟道内沉积第二金属,如果存在部分第二金属沉积在所述第二钝化层表面,那么将该部分的第二金属刻蚀掉。所述第一金属和所述第二金属的材料不同。
在一优选的实施方式中,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
在一优选的实施方式中,所述第一金属层的材料是铜。
在一优选的实施方式中,所述第二金属层的材料是铝。
与现有技术相比,根据本发明的晶圆级芯片中的焊盘及其制作方法,具有如下有益效果:
所述焊盘的第二金属下面不单单是第一金属层,还包括第一金属层中间的第一钝化层,在针测时,第一钝化层会替第二金属层分散一部分压力,连接晶圆级芯片内部电路的第一金属层几乎不会感受到针测压力,因而第一金属层不会出现金属线裂纹而导致芯片内部电路功能不正常的情况。
附图说明
图1是现有技术的一种晶圆级芯片焊盘结构。
图2是根据本发明的一实施方式的晶圆级芯片的焊盘结构。
图3是根据本发明的一实施方式的晶圆级芯片的焊盘制作工艺流程图。
具体实施方式
下面结合附图,对本发明的具体实施方式进行详细描述,但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示,否则在整个说明书和权利要求书中,术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分,而并未排除其它元件或其它组成部分。
图2是根据本发明的一实施方式的晶圆级芯片的焊盘结构。
优选地,所述晶圆级芯片中的焊盘结构包括第一钝化层、第一金属层、第二钝化层、第二金属层。
优选地,所述第一钝化层为二氧化硅(SiO2)层。该第一钝化层包括凸台和平坦层,所述平坦层位于所述凸台的左右两边。
优选地,所述第一金属层为铜层,全部覆盖在所述第一钝化层的平坦层表面,所述第一金属层与所述凸台平齐,所述铜层与所述晶圆级芯片的内部电路相连接,形成导电通道;
优选地,第二钝化层为二氧化硅层,包括沟道。该沟道横跨凸台以及凸台左右两边的部分铜层。
优选地,第二金属层为铝层,填充在所述第二钝化层的沟道中,所述铝层作为所述晶圆级芯片与所述外部器件的连接点。
该晶圆级芯片的焊盘结构中铝层的下面具有二氧化硅层,当针测时,探针作用在铝层,二氧化硅层会吸收掉一部分压力,铜层几乎感受不到压力,因此可以有效避免金属线(铜)裂纹,从而不会损坏芯片的功能。
图3是根据本发明的一实施方式的晶圆级芯片的焊盘制作工艺流程图。优选地,所述焊盘的制作工艺包括:
步骤1,提供沉积了第一钝化层(优选地,选用二氧化硅)的基板,在所述第一钝化层上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而在所述第一钝化层上形成凸台。
步骤2,在形成所述凸台后的第一钝化层上沉积第一金属(优选地,选用铜)并且研磨多余的第一金属从而形成与凸台平齐的第一金属层。
步骤3,在所述第一金属层上沉积第二钝化层(优选地,选用二氧化硅),在所述第二钝化层上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而在所述第二钝化层上形成沟道,该沟道横跨所述凸台以及所述凸台左右两边的部分第一金属。
步骤4,在所述沟道内沉积第二金属(优选地,选用铝),在所述第二金属上涂覆光刻胶并进行曝光、显影、刻蚀、去除多余的光刻胶从而使得所述第二钝化层上面没有第二金属覆盖。
综上所述,本发明所述的焊盘的工艺比较简单,将铝沉积在二氧化硅层之上,在针测时铜层几乎不会感受到针测压力,因而不会出现金属铜线裂纹而导致芯片内部电路功能不正常的情况。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式,并且很显然,根据上述教导,可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用,从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (8)
1.一种晶圆级芯片中的焊盘,所述焊盘是所述晶圆级芯片与外部器件的连接单元,其特征在于,所述焊盘包括:
第一钝化层,包括凸台和平坦层,所述平坦层位于所述凸台的左右两边;
第一金属层,全部覆盖在所述第一钝化层的平坦层表面,所述第一金属层与所述凸台平齐,所述第一金属层与所述晶圆级芯片的内部电路相连接,形成导电通道;
第二钝化层,包括沟道,所述沟道横跨所述凸台以及所述凸台左右两边的部分第一金属层;以及
第二金属层,填充在所述第二钝化层的沟道中,所述第二金属层作为所述晶圆级芯片与所述外部器件的连接点,
其中,所述第一金属层和所述第二金属层的材料不同。
2.根据权利要求1所述的晶圆级芯片中的焊盘,其特征在于,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
3.根据权利要求1所述的晶圆级芯片中的焊盘,其特征在于,所述第一金属层的材料是铜。
4.根据权利要求1所述的晶圆级芯片中的焊盘,其特征在于,所述第二金属层的材料是铝。
5.一种晶圆级芯片中的焊盘的制作方法,其特征在于,包括以下步骤:
提供沉积了第一钝化层的基板;
图案化所述第一钝化层从而在所述第一钝化层上形成凸台;
在形成所述凸台后的第一钝化层上沉积第一金属,形成与所述凸台高度相同的第一金属层;
在所述第一金属层上沉积第二钝化层;
图案化所述第二钝化层从而在所述第二钝化层上形成沟道,该沟道横跨所述凸台以及所述凸台左右两边的部分第一金属;以及
在所述沟道内沉积第二金属,如果存在部分第二金属沉积在所述第二钝化层表面,那么将该部分的第二金属刻蚀掉,
其中,所述第一金属和所述第二金属的材料不同。
6.根据权利要求5所述的晶圆级芯片中的焊盘的制作方法,其特征在于,所述第一钝化层和所述第二钝化层的材料均为二氧化硅。
7.根据权利要求5所述的晶圆级芯片中的焊盘的制作方法,其特征在于,所述第一金属层的材料是铜。
8.根据权利要求5所述的晶圆级芯片中的焊盘的制作方法,其特征在于,所述第二金属层的材料是铝。
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---|---|---|---|---|
CN1519923A (zh) * | 2003-01-30 | 2004-08-11 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
CN1612333A (zh) * | 2003-10-29 | 2005-05-04 | 台湾积体电路制造股份有限公司 | 连接垫结构 |
CN1941344A (zh) * | 2005-09-27 | 2007-04-04 | 台湾积体电路制造股份有限公司 | 焊垫 |
CN101494212A (zh) * | 2008-01-04 | 2009-07-29 | 三星电子株式会社 | 焊垫结构、包括该焊垫结构的半导体器件及其制造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1519923A (zh) * | 2003-01-30 | 2004-08-11 | 恩益禧电子股份有限公司 | 半导体器件及其制造方法 |
CN1612333A (zh) * | 2003-10-29 | 2005-05-04 | 台湾积体电路制造股份有限公司 | 连接垫结构 |
CN1941344A (zh) * | 2005-09-27 | 2007-04-04 | 台湾积体电路制造股份有限公司 | 焊垫 |
CN101494212A (zh) * | 2008-01-04 | 2009-07-29 | 三星电子株式会社 | 焊垫结构、包括该焊垫结构的半导体器件及其制造方法 |
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