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CN108573873B - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

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CN108573873B
CN108573873B CN201710142740.2A CN201710142740A CN108573873B CN 108573873 B CN108573873 B CN 108573873B CN 201710142740 A CN201710142740 A CN 201710142740A CN 108573873 B CN108573873 B CN 108573873B
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Abstract

本发明提供一种半导体器件的制造方法，将原先在干法刻蚀步骤之前的退火步骤调整到干法刻蚀步骤和湿法刻蚀步骤之间，一方面可以激活剩余的轻掺杂源/漏区中的掺杂离子，另一方面还可以修复干法刻蚀对开口处的侧墙底部及垫氧化层等的损伤，以避免湿法刻蚀由于刻蚀掉损伤部分而造成的半导体衬底过刻蚀问题，从而改善后续形成的源/漏区应力层的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种后栅型半导体器件的制造方法。
背景技术
当CMOS器件尺寸缩小到65nm技术节点，金属栅工艺就开始应用于在超深亚微米CMOS器件的制备，因为传统的多晶硅栅极存在多晶硅耗尽效应、高电阻率、P型多晶硅中硼扩散以及和高K(介电常数)栅介质不兼容等问题。金属栅替代多晶硅栅，形成金属栅/SiO2或金属栅/高K介质栅结构，用于纳米晶体管和先进晶体管结构(如双栅晶体管、SOI器件等)，可以消除远程库仑散射效应，有效抑制高K栅介质中表面软声子散射引起的沟道载流子迁移率下降，有可能解决费米能级钉扎效应引起的阈值电压不可调制的问题。与多晶硅栅/高K介质相比，金属栅/高K介质栅结构具有更高的电子和空穴迁移率、合适的阈值电压，在NMOSFET和PMOSFET中具有更高的驱动电流性能。
目前，硅锗(SiGe)/碳硅(SiC)应变技术已经成为28nm至14nm的高K金属栅极(HKMG)工艺中的关键技术，用以提高晶体管沟道区的应力，在实现低功耗的同时提高晶体管性能。SiGe/SiC应变技术的一种应用方法是在晶体管的源/漏区形成所述应力层，可以利用衬底Si和源/漏区应力层之间的晶格失配形成应力，从而提高晶体管的性能。这种应用方法还存在以下缺陷：当形成的源/漏区应力层在测试区(TEST KEY)和器件区(MTCMOS)之间具有太多负载效应(loading effect)时，例如源/漏区应力层在测试区(TEST KEY)和器件区(MTCMOS)之间具有较大的深度差异(例如深度差达
Figure BDA0001243305240000011
)，使得形成的应力层源/漏区的顶部低于与其相邻的栅极底部，进而容易导致相邻两个栅极之间短路。
因此，需要一种半导体器件制造方法，能够改善形成的应力层源/漏区的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。
发明内容
本发明的目的在于一种半导体器件制造方法，能够改善应力层源/漏区的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。
为了实现上述目的，本发明提供一种半导体器件制造方法，包括以下步骤：
提供半导体衬底，所述半导体衬底表面上具有栅极结构以及围绕在所述栅极结构侧壁的侧墙，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构和侧墙两侧的半导体衬底内形成有轻掺杂源/漏区；
干法刻蚀所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口；
对所述半导体衬底进行退火；
对所述开口中的半导体衬底进行湿法刻蚀，以使所述开口的深度达到要求；
在所述开口内形成材质不同于半导体衬底的应力层，进而形成源/漏区。
进一步的，所述侧墙包括第一侧墙以及围绕在第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅。
进一步的，在形成所述应力层之后，去除所述第二侧墙。
进一步的，在形成所述应力层之后，以所述栅极结构为掩膜，在所述应力层内进行离子注入，形成源区和漏区；对所述源区和漏区进行热退火，激活所述源区和漏区中的掺杂离子。
进一步的，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构两侧的半导体衬底内进行轻掺杂源/漏区离子注入，以形成所述轻掺杂源/漏区。
进一步的，所述轻掺杂源/漏区的掺杂离子包括硼离子、铟离子、磷离子、砷离子或碳离子。
进一步的，干法刻蚀所述轻掺杂源/漏区以形成所述开口的步骤包括：
在所述半导体衬底、栅极结构和侧墙表面沉积掩膜层；
图形化所述掩膜层，以在所述掩膜层中形成源/漏区图案，所述源/漏区图案定义出待刻蚀的所述轻掺杂源/漏区的区域；
以所述掩膜层为掩膜，干法刻蚀所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口。
进一步的，所述掩膜层的材质包括光阻材料、氮化硅、氧化硅和氮氧化硅中的至少一种。
进一步的，所述掩膜层和所述半导体衬底表面之间还具有一层衬垫氧化层，，所述衬垫氧化层在进行所述轻源/漏区离子掺杂之后形成，所述干法刻蚀依次刻蚀所述衬垫氧化层和所述轻掺杂源/漏区，以形成所述开口。
进一步的，所述干法刻蚀停止在所述轻掺杂源/漏区中或者停止在所述轻掺杂源/漏区下方的半导体衬底中，以形成所述开口。
进一步的，所述退火为激光热退火、尖峰退火或高温退火，工艺温度为800摄氏度～1050摄氏度，退火时间在120s以内。
进一步的，所述湿法刻蚀后的开口形状为U形或Σ形。
进一步的，所述应力层为三层复合叠层结构，包括依次形成于所述开口中的籽晶层、体层以及盖层。
进一步的，所述籽晶层的材质为锗(Ge)、碳(C)、碳硅(SiC)、碳锗硅(SiGeC)或者锗硅(SiGe)。
进一步的，所述体层的材质为碳硅(SiC)或者锗硅(SiGe)，形成工艺为选择性外延沉积工艺。
进一步的，所述盖层的材质为金属硅化物。
进一步的，提供的所述半导体衬底包括器件区和测试区，所述器件区和测试区表面上均具有所述栅极结构、围绕在所述栅极结构侧壁的侧墙以及位于所述栅极结构和侧墙两侧的所述轻掺杂源/漏区和所述源/漏区。
与现有技术相比，本发明的半导体器件的制造方法，将在干法刻蚀步骤之前的退火步骤调整到干法刻蚀步骤和湿法刻蚀步骤之间，一方面可以激活剩余的轻掺杂源/漏区中的掺杂离子，另一方面还可以修复干法刻蚀对开口处的侧墙底部及垫氧化层等的损伤，以避免湿法刻蚀由于刻蚀掉损伤部分而造成的半导体衬底过刻蚀问题，从而改善后续形成的源/漏区应力层的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。
附图说明
图1是一种半导体器件制造方法流程图；
图2A至2C是一种半导体器件制造方法中的剖面结构示意图；
图3是本发明具体实施例的半导体器件制造方法流程图；
图4A至图4F是本发明具体实施例的半导体器件制造方法中的器件剖面结构示意图。
具体实施方式
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短；然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高晶体管沟道区的应力，以提高载流子迁移，进而提高晶体管的驱动电流，减少晶体管中的漏电流。
一种提高晶体管沟道区的应力的方法为在晶体管的源/漏区形成应力层，其中，PMOS晶体管的应力层的材料为硅锗(SiGe)，硅和硅锗之间因晶格失配形成的压应力，从而提高PMOS晶体管的性能；NMOS晶体管的应力层的材料为碳硅(SiC)，硅和碳化硅之间因晶格失配形成的拉应力，从而提高NMOS晶体管的性能。现有技术具有“Σ”(西格玛，Sigma)形应力层的晶体管形成过程如图1所示，具体包括：
S101(N/P LDD IMP，即N型或P型离子的LDD注入，LDD为Lightly Doped Drain的缩写)，请参考图2A，提供半导体衬底200，所述半导体衬底200具有器件区(MTCMOS)I和测试区(test key)II，器件区I和测试区II通过浅沟槽隔离结构201隔离，器件区I和测试区II表面均具有栅极结构(由栅介质层202和栅电极层203组成)以及围绕在所述栅极结构侧壁的侧墙204，以所述栅极结构和侧墙为掩膜，对栅极结构两侧的半导体衬底200进行轻掺杂源/漏区离子注入，以形成轻掺杂源/漏区205；
S102(PSR DEP，即光阻层沉积)，请继续参考图2A，在栅极结构和侧墙204未覆盖的半导体衬底200表面形成一层衬垫氧化层206a，然后在所述半导体衬底200、栅电极层203、侧墙204表面沉积光阻层206b；
S103(LDD Anneal，即退火以激活LDD注入的离子)，请继续参考图2A，对所述半导体衬底200退火，以激活轻掺杂源/漏区205中的掺杂离子；
S104(PSR PH，即光阻层光刻)，请继续参考图2A，对所述光阻层206b进行光刻，以在所述光阻层206b中形成源/漏区图案；
S105(PSR Dry Etch，即干法刻蚀源/漏区)，请继续参考图2A，以所述光阻层206b为掩膜，干法刻蚀所述栅极结构202两侧的所述氧化层206a以及半导体衬底200中的部分轻掺杂源/漏区205，以形成开口207；
S106(PSR Wet Etch，即湿法刻蚀源/漏区)，请参考图2B，以所述光阻层20b为掩膜，湿法刻蚀所述开口207中的轻掺杂源/漏区205以及半导体衬底200，使所述开口207的侧壁向所述半导体衬底200内延伸直至与所述半导体衬底200的表面呈“Σ”(西格玛，Sigma)形；由于工艺制程能力的限制，测试区II和器件区I的开口207的关键尺寸(CriticalDimension，CD)的要求本身会存在一定差异，即要求该湿法刻蚀工艺在测试区II和器件区I的刻蚀效果需要在所述差异范围内；
S107(SiGe/SiC formation，即SiGe/SiC填充)，在所述开口207内形成应力层，所述应力层具有籽晶层2081、体层2082以及覆盖层2083三层结构，体层2082的材料为SiGe或SiC，盖层2083为NiSi(镍硅化物)等金属硅化物。
上述制造工艺中，步骤S105中的干法刻蚀工艺会对开口207侧壁顶部的衬垫氧化层206a以及侧墙204底部造成损伤207b(damage)，在接下来的步骤S106中，这些损伤207b很容易被湿法刻蚀液(例如为氢氟酸)腐蚀掉，使得湿法刻蚀过程中开口207顶部的轻掺杂源/漏区205以及半导体衬底200没有衬垫氧化层206a和侧墙204的保护，很容易被腐蚀掉，进而产生过刻蚀，使得Σ形的开口207的宽度W1、W2以及深度D1、D2都变大，并超出所述差异范围，尤其使得器件区I的Σ形的开口的深度D1比测试区II的Σ形的开口的深度D2大很多，所以当步骤S107中同时在测试区II和器件区I的Σ形状开口207中形成应力层时，测试区II的体层2082已填满其Σ形状开口207，但器件区I的体层2082还未填满其Σ形状开口207，使得器件区I的体层2082会低于半导体衬底200表面，如图2C中器件区I的体层2082比半导体衬底200表面低
Figure BDA0001243305240000051
在盖层2083形成之后，器件区I中相邻的栅极结构之间容易出现短路，造成器件失效。
本发明一种半导体器件制造方法，其核心思想在于，将现有技术中S103(退火)步骤调换到步骤S105(干法刻蚀)之后，一方面可以激活剩余的轻掺杂源/漏区中的掺杂离子，另一方面还可以修复干法刻蚀对开口处的侧墙底部及衬垫氧化层等的损伤，以避免湿法刻蚀由于刻蚀掉损伤部分而造成的半导体衬底过刻蚀问题，从而改善后续形成的源/漏区应力层的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图3，本发明提供一种半导体器件的制造方法，包括以下步骤：
S301，轻掺杂源/漏区离子注入(N/P LDD IMP)步骤，具体地，提供半导体衬底，所述半导体衬底表面上具有栅极结构以及围绕在所述栅极结构侧壁的侧墙，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构两侧的半导体衬底内进行轻掺杂源/漏区离子注入，以形成轻掺杂源/漏区；
S302，沉积掩膜层(PSR DEP)步骤，具体地，在所述半导体衬底、栅极结构和侧墙表面沉积掩膜层；
S303，图形化掩膜层(PSR PH)步骤，具体地，光刻、刻蚀所述掩膜层，以在所述掩膜层中形成源/漏区图案，所述源/漏区图案定义出待刻蚀的所述轻掺杂源/漏区的区域；
S304，干法刻蚀源/漏区(PSR Dry Etch)步骤，具体地，以所述掩膜层为掩膜，干法刻蚀所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口；
S305，退火(LDD Anneal)步骤，即对所述半导体衬底进行退火；
S306，湿法刻蚀源/漏区(PSR Wet Etch)步骤，即对所述开口中的半导体衬底进行湿法刻蚀，以使所述开口的深度达到要求；
S307，形成源/漏区应力层(SiGe/SiC formation)步骤，即在所述开口内形成材质不同于半导体衬底的应力层，进而形成源/漏区。
请参考图4A，步骤S301中提供的半导体衬底400具有器件区(MTCMOS)I和测试区(test key)II，在器件区I上形成核心器件，以实现芯片的主要功能，在测试区II上形成用来监测制造工艺的测试器件，以准确、及时的发现制造过程中的工艺缺陷。器件区I和测试区II通过浅沟槽隔离(STI)结构401隔离，器件区I和测试区II表面均具有栅极结构，所述半导体衬底400的材料可以包括但不限于硅(Si)、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、应变Si、SiGe、Ge、多晶硅等任意合适的半导体衬底。
提供具有STI结构和栅极结构的半导体衬底400的过程具体包括：首先在半导体衬底400上涂布光刻胶，接着光刻出STI结构401图形(即定义出器件区I和测试区II的有源区)，并对半导体衬底400进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，常见的如SiO2，从而形成STI结构401，以用于实现器件区I和测试区II之间的器件隔离。在形成STI结构401之后，进行阱区注入(未在图中示出)，PMOS阱区注入杂质为N型杂质，而NMOS阱区注入杂质为P型杂质。接着，采用化学气相沉积工艺在半导体衬底400表面上依次沉积栅介质层402和栅电极层403，进行光刻胶涂布、光刻，定义出栅极图形，对栅电极层403以及栅介质层402顺序刻蚀，从而在器件区I和测试区II表面上均形成栅极结构，栅介质层402可以是介电常数大于6的高K介质材料，例如包含Hf(铪)、Al(铝)、Zr(锆)、La(镧)、Mg(镁)、Ba(钡)、Ti(钛)、Pb(铅)的金属氧化物或硅酸盐以及它们的组合，也可以是二氧化硅材料，栅电极层403可以是氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、钌(Ru)、Al、钨(W)、Ti、钽(Ta)等含金属材料或者多晶硅材料；然后，在栅电极层403、栅介质层402和半导体衬底400表面沉积二氧化硅(SiO2)、氮化硅(Si3N4)等侧墙材料，采用各向异性的刻蚀工艺，去除半导体衬底400表面和栅电极层403顶部的侧墙材料，使侧墙材料仅留存在栅电极层403、栅介质层402的侧壁上，形成侧墙404，即在器件区I和测试区II表面上均形成围绕栅极结构的侧墙404。
之后，以所述栅极结构为掩膜，对器件区I和测试区II的栅极结构和侧墙404两侧的半导体衬底400均进行轻掺杂源/漏区(Lightly Doped Drain，LDD)离子注入，以形成轻掺杂源/漏区405，掺杂离子包括铟(In)离子、锗(Ge)离子、砷(As)离子，锑(Sb)离子、铋(Bi)离子、硼(B)离子、氟化硼(BF4)离子或磷(P)离子中的至少一种。所述轻掺杂源/漏区离子注入(即LDD注入)可以通过多步离子注入实现，且器件区I和测试区II的LDD注入是同时进行的，各步LDD注入可以采用斜向环状注入工艺或者垂直注入工艺实现，斜向环状注入工艺中LDD注入的方向相对于所述半导体衬底400的表面的夹角范围可以在5°到45°之间，例如为30°。
本实施例中，在所述轻掺杂源/漏区离子注入形成轻掺杂源/漏区405之后，还在器件区I和测试区II的栅极结构和侧墙404未覆盖的半导体衬底400表面形成衬垫氧化层406a，该衬垫氧化层可以用于在后续干法刻蚀和湿法刻蚀工艺中保护下方的半导体衬底400。当然在本发明的其他实施例中，也可以省略衬垫氧化层406a的形成。
请参考图4B，步骤S302中，在所述半导体衬底400以及衬垫氧化层406a以及栅电极层203、侧墙204表面沉积掩膜层406b，掩膜层406b覆盖在器件区I和测试区II的表面上，其材料可以是光阻材料，也可以是氧化硅、氮化硅或氮氧化硅等，掩膜层406b可以是单层结构，也可以是多层堆叠的复合结构。
请继续参考图4B，步骤S303中，对所述器件区I和测试区II的掩膜层406b进行光刻、刻蚀，以在所述掩膜层406b中形成源/漏区图案，该源/漏区图案对应于后续形成的源区、漏区。其中，当所述掩膜层406b为光阻材料时，仅经过曝光、显影等光刻工艺即可形成具有所述源/漏区图案的掩膜层406a，而当所述掩膜层406b为氧化硅、氮化硅等材料时，需进行光刻胶涂布、光刻，在光刻胶中定义出图形，然后对掩膜层406b进行干法刻蚀，将光刻胶中定义的图形转移到掩膜层406a中，从而形成具有源/漏区图案的掩膜层406a。
请参考图4C，步骤S304中，以具有所述源/漏区图案的掩膜层406b为掩膜，依次对所述器件区I和测试区II的栅极结构两侧的衬垫氧化层406a、轻掺杂源/漏区405进行干法刻蚀，干法刻蚀可以停止在轻掺杂源/漏区405中，或者停止在轻掺杂源/漏区405下方的半导体衬底400中，以形成开口407，此时开口407的侧壁整体上与半导体衬底400表面呈U形，开口407的顶部尺寸可以等于或大于底部尺寸，此干法刻蚀工艺会对开口407侧壁顶部的衬垫氧化层406a以及侧墙404底部造成损伤407a(damage)，损伤407a甚至会暴露出开口407顶部的部分轻掺杂源/漏区405的顶部表面。
请参考图4D，步骤S305中，对所述半导体衬底400进行退火，以激活器件区I和测试区II剩余的轻掺杂源/漏区405中的掺杂离子，所述退火的工艺可以为激光热退火、尖峰退火或高温退火，退火温度可以为800℃～1050℃，退火时间为0～120s。所述退火工艺一方面能够使所述轻掺杂源/漏区405内的掺杂离子受到热驱动而进入半导体衬底400内，以达到对开口407侧壁、底部的半导体衬底400的掺杂的目的，同时使得开口407的侧壁407b和底部中的掺杂离子分布均匀，可以提高后续湿法刻蚀的效果；另一方面，所述退火工艺能够修复步骤S304的干法刻蚀工艺对开口407顶部的衬垫氧化层406a和侧墙404底部的损伤，使得开口407处的轻掺杂源/漏区405与侧墙404接触的表面、以及轻掺杂源/漏区405与衬垫氧化层406a接触的表面能够得到较好的覆盖保护。
请参考图4E，步骤S306中，以所述掩膜层406b为掩膜，湿法刻蚀所述开口407中的半导体衬底400，使所述开口407的侧壁407c向所述半导体衬底400内延伸，直至与所述半导体衬底400的表面呈“Σ”(西格玛，Sigma)形。由于步骤S305的退火工艺使得开口407侧壁的掺杂分布均匀，且开口407上部顶角处的衬垫氧化层406a和侧墙404被修复而能较好地覆盖开口407顶角处的轻掺杂源/漏区405，所以本步骤中的湿法刻蚀工艺在开口407中进行各项同性刻蚀时，开口407侧壁407c和底部的刻蚀速率得到控制，即向半导体衬底400中延伸的速度比现有技术中慢，由此避免了湿法刻蚀的过刻蚀问题，进而使得湿法刻蚀后的开口407的关键尺寸能够满足器件制造要求，即器件区I和测试区II的开口407的深度差异保持在工艺制程能力的限制范围内。
请参考图4F，步骤S307中，在所述器件区I和测试区II的开口内形成所述应力层，所述应力层具有籽晶层4081、体层4082以及覆盖层4083三层结构，具体形成过程包括：首先，选择性外延生长籽晶层4081，籽晶层4081材料为碳硅(SiC)或碳锗硅(SiGeC)。碳硅(SiC)或碳锗硅(SiGeC)可以减小随后形成的源漏区域中注入杂质，例如硼(B)和磷(P)的扩散，从而减弱短沟道效应(Short Channel Effect，SCE)和漏极感应势垒降低(DrainInduced Barrier Lowering，DIBL)效应，使器件性能更加稳定，同时，也可以使源/漏区域不会随着杂质扩散而导致串联电阻及接触电阻的增加。相比于通过离子注入形式引入籽晶层4081而言，外延碳硅(SiC)或碳锗硅(SiGeC)的籽晶层4081不仅可以避免注入造成的损伤，而且可以避免采用注入方法过程中未修复晶格损伤进行退火时掺杂元素的再分布。接着，选择性外延生长体层4082，体层4082为应力层的主体部分，其材料为不同于半导体衬底400材料的应力材料，例如SiGe或SiC等，用以向MOS沟道区域提供应力，从而提高载流子迁移率。可以在籽晶层4081上直接外延生长体层4082的材料，这样，籽晶层4081就包围了体层4082的侧面和底面。在外延的同时，可以进行原位掺杂，例如硼或者磷，用以形成器件源漏区域的掺杂。对于PMOS，体层4082为SiGe，提供压应力，对于NMOS，体层4082为SiC，提供张应力。然后，沉积镍(Ni)、钛(Ti)、钴(Co)等金属材料，并退火处理，以使得金属与体层4082中的Si或者Ge充分反应形成NiSi、NiSiGe(镍锗硅化物)、TiSi(钛硅化物)、TiSiGe(钛锗硅化物)等金属硅化物，以作为盖层4083，盖层4083用于源/漏极接触。由于步骤S306中形成的开口407的关键尺寸均满足器件要求，因此在本步骤中形成应力层时，测试区II的体层4082填满其Σ形状开口407的同时，器件区I的体层4082也能基本填满其Σ形状开口407，即器件区I和测试区II的开口407中的体层4082上表面均能够与半导体衬底200表面基本持平，即各区域的开口中体层4082与半导体衬底400表面的高度差在工艺制程能力的限制范围内，在盖层4083形成之后，器件区I中相邻的栅极结构能够良好的被隔离，不会短路，从而提高了器件良率和产率。
在形成所述应力层之后，即步骤S307之后，可以以器件区I和测试区II的所述栅极结构和侧墙404为掩膜，在所述应力层内进行源漏离子注入，以形成源/漏区,并对所述源/漏区进行热退火，激活所述源/漏区中的掺杂离子，最终形成器件区I和测试区II的源区和漏区。
需要说明的是，在本发明的各实施例中，所述侧墙404可以为单层结构，也可以为叠层结构，包括第一侧墙以及围绕在第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅，当在器件区I和测试区II形成所述应力层之后，可以去除器件区I和测试区II的所述第二侧墙，然后以剩余的第一侧墙和栅极结构为掩膜，在所述器件区I和测试区II的应力层内进行源漏离子注入，以形成源/漏区，并对所述源/漏区进行热退火，激活所述源/漏区中的掺杂离子。
为了更好地说明本发明技术方案的效果，我们分别利用现有技术和本发明的技术方案进行了半导体器件制造，在器件制造过程中现有技术的方法和本发明的方法仅仅是工艺顺序不同。进行结果对比时发现，现有技术制得的半导体器件中器件区和测试区的源/漏区应力层中的体层(即源/漏区应力层的主体部分)顶部之间的高度差为
Figure BDA0001243305240000101
而本发明制得的半导体器件中器件区和测试区的体层顶部之间的高度差仅为
Figure BDA0001243305240000102
综上所述，本发明的半导体器件的制造方法，将原先在干法刻蚀步骤之前的退火步骤调整到干法刻蚀步骤和湿法刻蚀步骤之间，一方面可以激活剩余的轻掺杂源/漏区中的掺杂离子，另一方面还可以修复干法刻蚀对开口处的侧墙底部及垫氧化层等的损伤，以避免湿法刻蚀由于刻蚀掉损伤部分而造成的半导体衬底过刻蚀问题，从而改善后续形成的源/漏区应力层的负载效应，避免相邻两个栅极之间短路，提高器件性能以及器件良率。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种半导体器件制造方法，其特征在于，包括以下步骤：
提供包括器件区和测试区的半导体衬底，所述器件区和测试区的所述半导体衬底表面上均具有栅极结构以及围绕在所述栅极结构侧壁的侧墙，所述栅极结构和侧墙两侧的半导体衬底内形成有轻掺杂源/漏区，所述栅极结构和所述侧墙暴露出的所述半导体衬底的表面上形成有衬垫氧化层；
干法刻蚀所述衬垫氧化层和所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口，所述测试区的所述开口和所述器件区的所述开口的关键尺寸存在差异；
对所述半导体衬底进行退火，以使得所述开口侧壁和底部中的掺杂离子分布均匀且使得所述开口上部顶角处的所述侧墙和所述衬垫氧化层被修复而覆盖所述开口顶角处的轻掺杂源/漏区；
对所述开口中的半导体衬底进行湿法刻蚀，以使所述开口的深度达到要求；
在所述开口内形成材质不同于半导体衬底的应力层，进而形成源/漏区。
2.如权利要求1所述的半导体器件制造方法，其特征在于，所述侧墙包括第一侧墙以及围绕在第一侧墙外侧的第二侧墙，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅。
3.如权利要求2所述的半导体器件制造方法，其特征在于，在形成所述应力层之后，去除所述第二侧墙。
4.如权利要求1所述的半导体器件制造方法，其特征在于，在形成所述应力层之后，以所述栅极结构为掩膜，在所述应力层内进行离子注入，形成源区和漏区；对所述源区和漏区进行热退火，激活所述源区和漏区中的掺杂离子。
5.如权利要求1所述的半导体器件制造方法，其特征在于，以所述栅极结构和所述侧墙为掩膜，在所述栅极结构两侧的半导体衬底内进行轻掺杂源/漏区离子注入，以形成所述轻掺杂源/漏区。
6.如权利要求1或5所述的半导体器件制造方法，其特征在于，所述轻掺杂源/漏区的掺杂离子包括硼离子、铟离子、磷离子、砷离子或碳离子。
7.如权利要求1所述的半导体器件制造方法，其特征在于，干法刻蚀所述轻掺杂源/漏区以形成所述开口的步骤包括：
在所述半导体衬底、栅极结构和侧墙表面沉积掩膜层；
图形化所述掩膜层，以在所述掩膜层中形成源/漏区图案，所述源/漏区图案定义出待刻蚀的所述轻掺杂源/漏区的区域；
以所述掩膜层为掩膜，干法刻蚀所述轻掺杂源/漏区，以在所述栅极结构两侧的半导体衬底内形成开口。
8.如权利要求7所述的半导体器件制造方法，其特征在于，所述掩膜层的材质包括光阻材料、氮化硅、氧化硅和氮氧化硅中的至少一种。
9.如权利要求7或8所述的半导体器件制造方法，其特征在于，所述掩膜层和所述半导体衬底表面之间还具有一层衬垫氧化层，所述衬垫氧化层在进行所述轻掺杂 源/漏区离子注入之后形成。
10.如权利要求1所述的半导体器件制造方法，其特征在于，所述退火为激光热退火、尖峰退火或高温退火，工艺温度为800摄氏度～1050摄氏度，退火时间在120s以内。
11.如权利要求1所述的半导体器件制造方法，其特征在于，所述湿法刻蚀后的开口形状为U形或Σ形。
12.如权利要求1所述的半导体器件制造方法，其特征在于，所述应力层为三层复合叠层结构，包括依次形成于所述开口中的籽晶层、体层以及盖层。
13.如权利要求12所述的半导体器件制造方法，其特征在于，所述籽晶层的材质为锗、碳、碳硅、碳锗硅或者锗硅。
14.如权利要求12所述的半导体器件制造方法，其特征在于，所述体层的材质为锗硅或者碳硅，形成工艺为选择性外延沉积工艺；所述盖层的材质为金属硅化物。
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