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CN108461456A - 电子封装构件及其制作方法 - Google Patents

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CN108461456A
CN108461456A CN201710883881.XA CN201710883881A CN108461456A CN 108461456 A CN108461456 A CN 108461456A CN 201710883881 A CN201710883881 A CN 201710883881A CN 108461456 A CN108461456 A CN 108461456A
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electronic
electronic component
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lead frame
opening
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陈大容
黃世昌
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Cyntec Co Ltd
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Abstract

本发明公开一种电子封装构件及其制作方法，电子封装构件包含一电子元件、一导线架、一成型模料以及一金属屏蔽层；导线架包围电子元件的至少一侧壁表面；成型模料包覆导线架及电子元件；金属屏蔽层顺形地覆盖成型模料并与导线架电性连接。导线架包含用来容纳电子元件的至少一开口。电子元件的下部设置于开口中，并且电子元件的底面从开口显露出来。

Description

电子封装构件及其制作方法
技术领域
本发明涉及包括诸如零散式被动型的电子元件的电子封装构件。更具有而言，本发明涉及一种用于制作具有防电磁干扰金属屏蔽层的无基板式电子封装构件的结构和方法。
背景技术
如本领域中已知的，电子封装构件通常包括一封装基板(或印刷电路板)、一电子元件及一成型模料，其中电子元件机械性且电性连接在封装基板(或印刷电路板)上，成型模料包覆电子元件和封装基板。
上述成型模料可以保护电子元件及电子元件与封装基板之间的电性连接结构不受机械应力和环境因子的损害。电子封装构件通常还需要一射频(RF)屏蔽壳体，以保护电子元件不受电磁干扰(EMI)。
上述电子元件通常利用焊料及表面安装技术(SMT)接合到封装基板上。封装基板通常包括介电层以及诸如铜走线的金属层。通常，上述RF屏蔽壳体电性连接到封装基板的其中一金属层。
然而，上述电子封装构件有一些缺点。例如，在回流焊接工艺(reflow solderingprocess)或湿度敏感度(MSL)测试期间，电子元件和封装基板之间的焊料可能被熔化，并且焊料的体积可能改变，这可能对电子元件造成额外的应力，导致焊料挤出、封装材料的分层、电子元件断裂或接合损坏。
除了需要提升小型化电子封装构件的结构强度之外，如何在电子封装构件的底部导入EMI保护件，以避免由电子封装构件底部的EMI干扰也是当前需要解决的问题之一。
发明内容
本发明一方面，提出一种电子封装构件，包含一电子元件、一导线架、一成型模料以及一金属屏蔽层；导线架包围电子元件的至少一侧壁表面；成型模料包覆导线架及电子元件；金属屏蔽层顺形地覆盖成型模料并与导线架电性连接。导线架包含用来容纳电子元件的至少一开口。电子元件的下部设置于开口中，并且电子元件的底面从开口显露出来。
本发明另一方面，提出一种制作电子封装构件的方法。首先，提供一载板，其上设有一离型膜；接着，于离型膜上设置一导线架；然后于离型膜上设置一电子元件，其中导线架围绕电子元件，且导线架包含用来容纳电子元件的至少一开口，其中电子元件的下部设置于开口中，并且电子元件的底面从开口显露出来；随后进行一封装工艺，形成一成型模料，包覆电子元件及导线架；再去除载板及离型膜；最后，于该成型模料上镀上一金属屏蔽层。
本发明另一方面，提出一种电子封装构件，包含一电子元件、一导线架、一成型模料、一重分布层结构以及一金属屏蔽层；导线架包围电子元件的至少一侧壁表面，其中导线架包含用来容纳电子元件的至少一开口，其中电子元件的下部设置于开口中，并且电子元件的底面从开口显露出来；成型模料包覆导线架及电子元件；重分布层结构设置在成型模料上及电子元件的底面上，其中重分布层结构包含至少一介电层及至少一金属层；金属屏蔽层顺形地覆盖成型模料并与重分布层结构的金属层电性连接。
本发明提供的电子封装构件及其制作方法的优点和有益效果在于：在导线架的开口处的电子元件的电极上的焊料未被密封在成型模料的内部，使对应产生的应力等级较低。因此，本发明的电子封装构件被加热和焊接至系统板时不会因为产生的应力等级较大而导致元件破裂和断裂。此外，本发明可以减小电子封装构件的整体高度。
附图说明
附图包括对本发明的实施例提供进一步的理解，及被并入且构成说明书中的一部分。附图说明一些本发明的实施例，并与说明书一起用于解释其原理。
图1至图4是根据本发明一实施例所绘示的用于制作电子封装构件的方法的透视图；
图5是沿图4中的线I-I'截取的示意性剖面图；以及
图6至图12是根据本发明的另一实施例所绘示的用于制作电子封装构件的方法的示意图，图12绘示了RDL走线图案中的引脚垫和接地垫的示例性布局(layout)图以及五个电子元件的相对位置。
附图标记说明：
10 载板
12 离型膜
14 导线架
201～205 开口
21～25 电子元件
21a～25a 电极
30 成型模料
14a 外围侧壁
21b 凹入沟槽
23b 凹入沟槽
TS 顶面
BS 底面
SS 侧壁面
1 电子封装构件
40 金属屏蔽层
70 集成电路芯片
221 腔
510 介电层
510a 通孔
520 金属层
520a 电镀的导电通孔
522 接地迹线
520b 电镀的导电通孔
530 防焊层
530a 防焊层开口
60 焊料凸块
50 RDL结构
524 引脚垫
523 接地垫
900 切割道
90 切割线
2 电子封装构件
522a 侧壁表面
具体实施方式
于下文中，加以陈述本发明的具体实施方式，该些具体实施方式可参考相对应的附图，以使该些附图构成实施方式的一部分。同时也通过说明，公开本发明可据以施行的方式。该等实施例已被清楚地描述足够的细节，以使本领域技术人员可据以实施本发明。其他实施例亦可被加以施行，且对于其结构上所做的改变仍属本发明所涵盖的范畴。
因此，下文的细节描述将不被视为一种限定，且本发明所涵盖的范畴仅被所附的权利要求书以及其同意义的涵盖范围。
本发明的一个或多个实施例将参照附图描述，其中，相似元件符号始终用以表示相似元件，且其中阐述的结构未必按比例所绘制。术语“晶粒”、“芯片”、“半导体芯片”及“半导体晶粒”于本说明书中可互换使用。
请参考图1至图5。图1至图4是根据本发明一实施例所绘示的用于制作电子封装构件的方法的透视图。图5是沿图4中的线I-I'截取的示意性剖面图。
如图1所示，首先，提供一载板10。载板10可以包括金属、玻璃或硅，但不限于此。根据本发明一实施例，当从上方俯视时，载板10具有矩形形状。离型膜12可以形成或设置在载板10的顶面上。例如，离型膜12可以包括粘着剂或介电材质，但不限于此。
随后，在离型膜12的顶面上设置一导线架14。导线架14可以是金属导线架，且可以包括开口201～205。每个开口201～205显露出离型膜12的顶面的一部分。各个开口201～205用于容纳一电子元件。根据本发明另一实施例，导线架14可以仅包括一个开口，此唯一的开口同时容纳多个电子元件。
如图2所示，多个电子元件21～25，诸如零散式被动型的电子元件，分别设置在开口201～205内，且位于离型膜12暴露的顶面上。例如，被动型的电子元件21～25可以包括电容、扼流器(choke)、电感或电阻。各个电子元件21～25的下部设置于各个开口201～205中。电子元件21～25包括分别位于各个电子元件21～25底部的电极21a～25a。电极21a～25a直接接触离型膜12暴露的顶面。
根据本发明一实施例，导线架14包围各个电子元件21～25。在一些实施例中，当从上方俯视时，一些导线架开口可以沿着模块的边缘具有非连续性侧边结构，例如U形导线架开口，使得模块的内部应力可以在模块的边缘被释放(U形导线架开口的侧边开口端)，因此可以避免模块破裂。将电极设置在各个电子元件21～25的侧壁及底部，且电极从电子元件21～25的侧壁延伸至底部的情况下，导线架14的侧壁不直接接触电子元件21～25的非接地型电极或各个电子元件21～25，使得导线架14不电性连接至非接地型电极或各个电子元件21～25的电极。通过提供这样的配置(即，导线架不电性连接至电子元件的电极)，可以实现更好的屏蔽效果。然而，在一些实施例中，导线架14可以电性连接至电子元件21～25的接地电极。根据本发明的实施例，电子元件21～25的电极21a～25a可以是具有焊接界面的铜电极，例如镀镍、铜锡合金及/或锡。根据本发明的实施例，导线架14是诸如铜的金属层，其底面与电子元件21～25的电极21a～25a设于共平面。
如图3所示，然后进行一封装工艺，将成型模料30包覆电子元件21～25、导线架14以及电子元件21～25和导线架14之间且在开口201～205中的间隙。根据本发明的实施例，封装工艺可包括，但不限于，转注封装工艺(transfer molding process)或压缩封装工艺(compression molding process)。根据本发明的实施例，导线架14的外围侧壁14a暴露出来的，且未被成型模料30覆盖。
如图4及图5所示，在形成成型模料30之后，去除载板10和离型膜12。各个电子元件21～25的底面从各个开口201～205显露出来。导线架14的底面也被显露出来。随后，在成型模料30的外表面上以及导线架14暴露的外围侧壁14a上涂覆顺形的金属屏蔽层40，从而形成电子封装构件1。根据本发明的实施例，金属屏蔽层40可以包括铜、银或任何导电金属。
电子封装构件1可以在其底面包括一凹入沟槽。凹入沟槽位于电子元件的正下方。在图5中，绘示了两个凹入沟槽21b和23b。凹入沟槽21b和23b分别位于电子元件21和23的正下方。根据本实施例，凹入沟槽21b和23b未被成型模料30填入或填满。当用于模制产品中而将本发明的电子封装构件1二次封装时，二次封装的成型模料可以容易地填入凹槽21b和23b，避免模制产品内有空隙和封装制作失败。
在图5中，各个电子元件21～25包括一顶面TS、与顶面TS相对的一底面BS，以及在顶面TS与底面BS之间延伸的四个侧壁面SS。各个电子元件21～25还包括分别设置在各个电子元件21～25的底面BS上的两个电极21a～25a。在一些实施例中，电极22a-25a可以从电子元件的底面BS延伸到侧壁面SS。
成型模料30覆盖顶面TS和四个侧壁面SS，但不覆盖各个电子元件21～25的底面BS。凹入沟槽(在剖面图中仅可见凹入沟槽21b、23b)位于各个电子元件21～25的底面BS的两个电极之间。
根据本发明的实施例，电子封装构件1中的电子元件21～25的电极21a～25a直接作为电子封装构件1的引脚垫(pin out pads)，直接连至一电路板或一系统板上的接垫。导线架14可以是一金属块或者是印刷电路板(PCB)的形式。在导线架是由一单体式金属块制成的情况下，可以降低生产成本。在导线架是由一单体式金属块制成的情况下，可以提升电子封构件1的散热性能。此外，在电子元件21～25的下方不需要封装基板。
本发明电子封装构件的电子元件，例如耐应力等级较低的电感(易碎电子元件)，位于导线架的开口处，且其对应的电极未焊接至导线架，所以产生的应力等级较低。换句话说，在导线架的开口处的电子元件的电极上的焊料未被密封在成型模料30的内部，使对应产生的应力等级较低。因此，本发明的电子封装构件1被加热和焊接至系统板时不会因为产生的应力等级较大而导致元件破裂和断裂。此外，本发明可以减小电子封装构件的整体高度。
根据本发明的实施例，导线架14可以电性连接至系统板或主机板的接地平面，且金属屏蔽层40因此接地而能够提供电磁干扰(EMI)屏蔽。导线架14不仅可以避免EMI在电子封装构件下方的干扰，而且可以增加电子封装构件的结构强度，且适用于电子封装构件的小型化。
请参考图6至图11。图6至图11是根据本发明的另一实施例所绘示用于制作电子封装构件的方法的示意图，其中相似的元件符号表示相似的区域、层、通孔、焊垫、迹线或元件。根据本发明的实施例，电子封装构件可以是系统级封装构件(SiP)或功率模块，其包括诸如功率控制单元(PCU)的集成电路芯片。
如图6所示，同样地，首先，提供一载板10。接着，多个电子元件21～23，诸如零散式被动型的电子元件，被设置在离型膜12的顶面上。电子元件21～23包括分别位于各个电子元件21～23底部的电极21a～23a。电极21a～23a直接接触离型膜12暴露的顶面。根据本发明的实施例，可选择性地将具有开口的导线架14设置在离型膜12或载板10的顶面上。导线架14可以具有用于与导线架14的侧壁电性连接的外围侧壁14a。
可选择性地将集成电路芯片70设置在离型膜12上。根据本发明的实施例，集成电路芯片70可以是覆晶芯片(flip chip)，且各个集成电路芯片70可以直接设置在电子元件22下方。例如，电子元件22可以是扼流器，而集成电路芯片70可以是功率控制单元(PCU)。电子元件22盖住集成电路芯片70。电子元件22可以包括腔221，用以将各个集成电路芯片70容纳在电子元件22下方的腔221内。
根据本发明一实施例，各个集成电路芯片70具有主动面，直接面向下且朝向离型膜12。根据本发明一实施例，各个集成电路芯片70具有被动面，与主动面相对，且该被动面可以与电子元件22的底面直接接触。
根据本发明另一实施例，各个集成电路芯片70可以通过诸如银浆料等的导热材料与电子元件22的底面接触。应理解的是，具有特定功能的附加元件，例如，半导体芯片或晶粒，可以被设置在电子元件21～23之间的离型膜12上。这样做是有利的，因为可以提高装置的散热性能。
如图7所示，接着进行一封装工艺，利用成型模料30包覆电子元件21～23和导线架14。根据本发明的实施例，导线架14的外围侧壁14a暴露出来的，且未被成型模料30覆盖。
如图8所示，在形成成型模料30之后，去除载板10和离型膜12。各个电子元件21～23的底面和成型模料30的底面被显露出来。然后在各个电子元件21～23的底面和成型模料30的底面上形成诸如重建膜(build-up film)的介电层510，可以是贴合或涂布的方式形成。根据本发明的实施例，介电层510可以包含聚合物(polymer)或环氧树脂(epoxyresin)，但不限于此。
随后，在介电层510中形成多个通孔510a(空心且不导电)。通孔510a分别显露出电极21a～23a。根据本发明的实施例，通孔510a可以使用激光烧蚀、蚀刻或本领域已知的任何合适的方法形成。在并入集成电路芯片70的情况下，各个集成电路芯片70的主动面上的输入/输出(I/O)垫可以通过对应的通孔510a被显露出来。
如图9所示，在介电层510中形成通孔510a之后，在介电层510上和通孔510a中形成金属层520，例如重分布层(RDL,re-distribution layer)迹线图案。金属层520可以经由电镀的导电通孔520a分别电性连接至电极21a～23a。根据本发明的实施例，金属层520可以包含接地迹线和焊垫。金属层520可以包括沿着各个电子封装构件的周边形成的接地迹线522。在并入导线架14的情况下，导线架14可以通过电镀的导电通孔520b电性连接至金属层520的接地迹线522。
金属层520可以使用本领域已知的方法形成。例如，在介电层510的整个表面上和通孔510a内沉积阻障层(barrier layer)和晶种层(seed layer)。在晶种层上形成光阻层图案，通过光阻层图案的开口界定金属层520。然后进行一电镀工艺以在光阻层图案的开口中形成金属层520。接着，去除光阻层图案和阻障层和晶种层或其下部。
在形成金属层520之后，可以在金属层520和介电层510上形成防焊层530。防焊层530可以包括多个防焊层开口530a，其暴露金属层520的一部分(引脚垫)，然后在防焊层开口530a内形成焊料凸块60。根据本发明的实施例，介电层510、金属层520和防焊层530构成RDL结构50，其中包含接地迹线522、接地垫和引脚垫以及电镀的导电通孔520a。而导孔(via)除了包含电镀的导电通孔520a(through via)外，还可以包含盲导孔(Blind via)与埋导孔(Buried via)。
请参考图12，其绘示金属层520中引脚垫524与接地垫523的布局示意图以及五个电子元件21～25的相对位置，还绘示了电子元件21～25的电极21a～25a的相对位置。如图12所示，接地迹线522沿着电子封装构件的周边形成。图12绘示接地垫523、电镀的导电通孔520a和引脚垫524的示例性布置。电子封装构件通过沿着切割道900内的切割线90切割而彼此分离。
如图10所示，可以进行一单一模块化的分割工艺(singulation process)，包括但不限于，一切割工艺，以将各个电子封装构件2彼此分离为单独的一个结构。切割工艺包括使用刀片或切割锯片沿着切割道切割成多个单独的模块(电子封装构件)。根据本发明的实施例，接地迹线522的侧壁表面522a从RDL结构50的侧边显露出来。根据本发明的实施例，电子封装构件还可以包含导线架14，且同时具有导线架14及RDL结构50的情况下，RDL结构50可以设置在导线架14及电子元件21～25的底面，导线架14的外围侧壁14a被显露出来且不被成型模料30覆盖，其中导线架14与电子元件21～25之间的构结关系相似于图10。
如图11所示，随后，在成型模料30和RDL结构50的侧边上涂覆顺形的金属屏蔽层40。根据本发明的实施例，金属屏蔽层40可以包括铜、银或任何合适的导电材料。根据本发明的实施例，金属屏蔽层40直接接触接地迹线522的侧壁表面522a。根据本发明的实施例，在同时具有导线架14及RDL结构50的情况下，金属屏蔽层40也直接接触导线架14的外围侧壁14a。
如前所述，现有技术存在一些缺点。例如，在回流焊接工艺或湿度敏感度(MSL)测试期间，电子元件和封装基板之间的焊料可能被熔化，并且焊料的体积可能改变，这可能对电子元件造成额外的应力，导致焊料挤出、封装材料的分层、电子元件断裂或接合损坏。
除了需要提升小型化电子封装构件的结构强度之外，如何在电子封装构件的底部导入EMI保护件，以避免由电子封装构件底部的EMI干扰也是当前需要解决的问题之一。本发明的电子封装构件能够解决上述现有技术中的至少一个问题。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (22)

1.一种电子封装构件，包含：
一电子元件，其中该电子元件包括一顶面、与该顶面相对的一底面，以及在该顶面与该底面之间延伸的四个侧壁面，其中该电子元件还包括两个设置于该底面上的电极；
一导线架，包围该电子元件的至少一该侧壁表面，其中该导线架包含用来容纳该电子元件的至少一开口，其中该电子元件的下部设置于该开口中，并且该电子元件的底面从该开口显露出来；
一成型模料，包覆该导线架及该电子元件；以及
一金属屏蔽层，顺形地覆盖该成型模料并与该导线架电性连接。
2.如权利要求1所述的电子封装构件，其中该电子元件的该电极直接作为该电子封装构件的一引脚垫，用以直接连至一电路板或一系统板上的接垫。
3.如权利要求1所述的电子封装构件，其中该导线架未直接电性连接至设于该开口内的该电子元件的该电极。
4.如权利要求1所述的电子封装构件，其中该导线架为一金属层，实质上与该电子元件的该电极设置于共平面上。
5.如权利要求1所述的电子封装构件，其中该成型模料覆盖该电子元件的该顶面及该四个侧壁面，但不覆盖该电子元件的该底面。
6.如权利要求1所述的电子封装构件，其中另包含一凹入沟槽，设于该电子元件正下方的该底面，且位于该电极之间。
7.如权利要求6所述的电子封装构件，其中该凹入沟槽未被该成型模料填入或填满。
8.如权利要求1所述的电子封装构件，其中该成型模料包覆该导线架，但未覆盖该导线架的一侧壁，其中该金属屏蔽层直接接触该导线架的该侧壁。
9.一种电子封装构件，包含：
一电子元件，其中该电子元件包括一顶面、与该顶面相对的一底面，以及在该顶面与该底面之间延伸的四个侧壁面，其中该电子元件还包括两个设置于该底面上的电极；
一导线架，包围该电子元件的至少一该侧壁表面，其中该导线架包含用来容纳该电子元件的至少一开口，其中该电子元件的下部设置于该开口中，并且该电子元件的底面从该开口显露出来；
一成型模料，包覆该导线架及该电子元件；
一重分布层结构，设置在该成型模料上及该电子元件的该底面上，其中该重分布层结构包含至少一介电层、至少一导孔及至少一金属层，其中该电极电性连接至该金属层；以及
一金属屏蔽层，顺形地覆盖该成型模料并与该重分布层结构的该金属层电性连接。
10.如权利要求9所述的电子封装构件，其中该导线架未直接电性连接至设置于该开口内的该电子元件的该电极。
11.如权利要求10所述的电子封装构件，其中该成型模料包覆该导线架，但未覆盖该导线架的一侧壁，其中该金属屏蔽层直接接触该导线架的该侧壁。
12.如权利要求9所述的电子封装构件，其中该成型模料覆盖该电子元件的该顶面及该四个侧壁面，但不覆盖该电子元件的该底面。
13.如权利要求9所述的电子封装构件，其中另包含一集成电路芯片，设于该电子元件的该底面与该重分布层结构之间。
14.如权利要求13所述的电子封装构件，其中该集成电路芯片为一覆晶芯片，且电性连接至该重分布层结构的该金属层。
15.如权利要求13所述的电子封装构件，其中该集成电路芯片直接接触该电子元件的该底面。
16.一种制作电子封装构件的方法，包含以下步骤：
提供一载板，其上设有一离型膜；
于该离型膜上设置一导线架；
于该离型膜上设置一电子元件，其中该导线架围绕该电子元件，且其中该导线架包含用来容纳该电子元件的至少一开口，其中该电子元件的下部设置于该开口中，并且该电子元件的底面从该开口显露出来；
进行一封装工艺，形成一成型模料，包覆该电子元件及该导线架；
去除该载板及该离型膜；以及
于该成型模料上形成一金属屏蔽层。
17.如权利要求16所述的制作电子封装构件的方法，其中该金属屏蔽层直接接触该导线架的一侧壁。
18.如权利要求16所述的制作电子封装构件的方法，其中还包含以下步骤：
于该电子元件及该成型模料上形成一重分布层结构，其中该重分布层结构包含至少一介电层及至少一金属层。
19.如权利要求18所述的制作电子封装构件的方法，其中该金属屏蔽层直接接触该重分布层结构的该金属层。
20.如权利要求16所述的制作电子封装构件的方法，其中还包含以下步骤：
于该离型膜上设置一集成电路芯片，其中该电子元件盖住该集成电路芯片。
21.如权利要求20所述的制作电子封装构件的方法，其中该电子元件直接接触该集成电路芯片。
22.如权利要求18所述的制作电子封装构件的方法，其中还包含以下步骤：
于该重分布层结构底部的接垫上形成多个焊料凸块。
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