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KR20170113743A - 반도체 패키지 - Google Patents

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KR20170113743A
KR20170113743A KR1020160035442A KR20160035442A KR20170113743A KR 20170113743 A KR20170113743 A KR 20170113743A KR 1020160035442 A KR1020160035442 A KR 1020160035442A KR 20160035442 A KR20160035442 A KR 20160035442A KR 20170113743 A KR20170113743 A KR 20170113743A
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South Korea
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metal layer
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ground
semiconductor chip
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김용훈
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 기판, 상기 하부 기판 상의 하부 반도체칩; 상기 하부 반도체칩 상의 금속층; 상기 금속층 상에 제공되는 상부 기판; 및 상기 상부 기판 상의 상부 반도체칩을 포함할 수 있다. 금속층은 접지부 또는 더미 범프에 의해 접지될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 하부 반도체칩 및 상부 반도체칩을 포함하는 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 반도체 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지가 소형화됨에 따라, 반도체 패키지의 휨(warpage)이 문제되고 있다. 더불어, 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다.
본 발명이 해결하고자 하는 일 과제는 휨 현상이 개선된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명에 따른 반도체 패키지는 하부 패키지; 상기 하부 패키지 상의 금속층; 상기 금속층 상에 배치되며, 상기 금속층과 접속하는 접지부; 및 상기 하부 패키지 상에 제공되고, 제1 절연 패턴 및 상기 제1 절연 패턴 상의 접지 패턴을 포함하는 상부 패키지를 포함하되, 상기 제1 절연 패턴은 상기 상부 패키지의 하면 상에 제공되며, 상기 접지 패턴을 노출시키는 홀을 가지고. 상기 접지부는 상기 홀 내로 연장되어, 상기 접지 패턴과 접속할 수 있다.
실시예들에 따르면, 상기 상부 패키지는: 상기 제1 절연 패턴 상에 제공되고, 상기 접지 패턴 및 상기 접지부와 절연된 신호 패턴; 및 상기 신호 패턴 및 상기 접지 패턴 상의 제2 절연 패턴을 더 포함할 수 있다.
실시예들에 따르면, 상기 하부 패키지는 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체칩을 포함하고, 상기 상부 패키지는 상기 제2 절연 패턴 상에 배치된 제2 반도체칩을 더 포함할 수 있다.
실시예들에 따르면, 상기 하부 기판 및 상기 상부 패키지 사이에 개재되며, 상기 금속층과 옆으로 이격배치되는 범프를 더 포함할 수 있다.
실시예들에 따르면, 상기 범프는: 상기 접지 패턴과 접속하는 접지 범프; 및 상기 신호 패턴과 접속하는 신호 범프를 포함할 수 있다.
실시예들에 따르면, 상기 하부 패키지 및 상기 금속층 사이에 개재되는 접착층을 더 포함할 수 있다.
실시예들에 따르면, 상기 접지부는 도전성 접착 물질을 포함할 수 있다.
본 발명에 따른 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 기판 상에 제공되며, 상기 하부 반도체칩과 옆으로 배치되는 더미 범프; 상기 하부 반도체칩 및 상기 더미 범프 상에 제공되는 금속층; 상기 더미 범프 및 상기 금속층 사이에 개재되며, 상기 더미 범프 및 상기 금속층과 접속하는 도전 패턴; 상기 하부 기판 상에서 상기 금속층과 옆으로 이격 배치되는 범프; 및 상기 하부 패키지 상에 제공되며, 상기 범프와 접속하는 상부 패키지를 포함할 수 있다.
실시예들에 따르면, 상기 하부 기판 상에서 상기 하부 반도체칩의 측벽을 덮는 하부 몰딩막을 더 포함하되, 상기 하부 몰딩막은 상기 더미 범프를 노출시키는 오프닝를 가질 수 있다.
실시예들에 따르면, 상기 도전 패턴은 상기 오프닝 내에 제공될 수 있다.
실시예들에 따르면, 상기 도전 패턴은 폴리머 및 상기 폴리머 내의 금속 입자들을 포함할 수 있다.
실시예들에 따르면, 상기 더미 범프는 평면적 관점에서 상기 하부 반도체칩 및 상기 범프 사이에 배치될 수 있다.
실시예들에 따르면, 상기 하부 기판은: 상기 더미 범프와 전기적으로 연결되는 접지 패턴; 및 상기 더미 범프 및 상기 금속층과 절연되는 신호 패턴을 포함할 수 있다.
실시예들에 따르면, 상기 접지 패턴과 접속하는 접지 범프; 및 상기 신호 패턴과 접속하는 신호 범프를 포함할 수 있다.
실시예들에 따르면, 상기 하부 반도체칩 및 상기 금속층 사이에 개재되는 접착층을 더 포함할 수 있다.
본 발명의 금속층은 하부 반도체칩 상에 제공되어, 하부 패키지의 휨(warpage)을 방지/감소시킬 수 있다. 금속층이 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 반도체 패키지의 전기적 손상이 방지될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a는 본 발명의 일 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a를 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 1c는 다른 실시예들에 따른 반도체 패키지의 평면도이다.
도 2a 내지 도 2c는 일 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
도 3a는 본 발명의 또 다른 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a를 Ⅲ-Ⅳ선을 따라 자른 단면도이다.
도 4a 내지 도 4c는 다른 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a를 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 하부 패키지(100), 금속층(200), 및 상부 패키지(300)를 포함할 수 있다. 하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 및 하부 몰딩막(130)을 포함할 수 있다. 하부 기판(110)은 인쇄회로기판(PCB), 실리콘 기판, 또는 재배선층일 수 있다. 하부 기판(110)은 절연층들(111), 하부 접지 패턴(115g), 및 하부 신호 패턴(115s)을 포함할 수 있다. 하부 패턴들(115g, 115s)은 절연층들(111) 사이에 제공될 수 있다. 하부 패턴들(115g, 115s)은 금속을 포함할 수 있다. 하부 접지 패턴(115g)은 하부 신호 패턴(115s)과 절연될 수 있다.
단자들(105g, 105s)이 하부 기판(110)의 하면 상에 배치될 수 있다. 단자들(105g, 105s)은 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 단자들(105g, 105s)은 접지 단자(105g) 및 신호 단자(105s)를 포함할 수 있다. 접지 단자(105g)는 하부 접지 패턴(115g)과 접속하며, 신호 단자(105s)는 하부 신호 패턴(115s)과 접속할 수 있다. 신호 단자(105s)는 접지 단자(105g)와 절연될 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다.
하부 반도체칩(120)이 하부 기판(110)의 상면 상에 실장될 수 있다. 하부 반도체칩(120)은 집적회로, 예를 들어, 로직 회로를 포함할 수 있다. 하부 인터포저들(125g, 125s)이 하부 기판(110) 및 하부 반도체칩(120) 사이에 제공될 수 있다. 하부 인터포저들(125g, 125s)은 금속과 같은 전도성 물질을 포함하며, 솔더, 범프, 또는 필라의 형상을 가질 수 있다. 하부 인터포저들(125g, 125s)은 하부 접지 인터포저(125g) 및 하부 신호 인터포저(125s)를 포함할 수 있다. 하부 반도체칩(120) 동작 시, 하부 반도체칩(120)에서 발생하는 전기적 신호는 하부 신호 인터포저(125s) 및 하부 신호 패턴(115s)을 통해 신호 단자(105s)로 전달될 수 있다. 마찬가지로, 외부의 전기적 신호는 신호 단자(105s), 하부 신호 패턴(115s), 및 하부 신호 인터포저(125s)를 통해 하부 반도체칩(120)으로 전송될 수 있다. 하부 반도체칩(120)은 하부 접지 인터포저(125g), 하부 접지 패턴(115g), 및 접지 단자(105g)를 통해 접지될 수 있다.
하부 몰딩막(130)은 하부 기판(110)의 상면 상에 제공되며, 하부 반도체칩(120)의 측벽들 및 범프들(250g, 250s)의 측벽들을 덮을 수 있다. 하부 몰딩막(130)은 하부 기판(110) 및 하부 반도체칩(120) 사이의 갭에 더 제공될 수 있다. 하부 몰딩막(130)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 다른 예로, 하부 기판(110) 및 하부 반도체칩(120) 사이의 갭에 언더필막(미도시)이 더 제공될 수 있다.
범프들(250g, 250s)이 하부 기판(110) 상에 제공될 수 있다. 범프들(250g, 250s)은 하부 반도체칩(120)과 옆으로 이격배치될 수 있다. 예를 들어, 범프들(250g, 250s)은 하부 반도체칩(120)과 제1 방향(D1) 또는 제2 방향(D2)으로 이격될 수 있다. 여기에서, 제1 방향(D1)은 하부 기판(110)의 상면과 나란할 수 있다. 제2 방향(D1)은 하부 기판(110)의 상면과 나란하고, 제1 방향(D1)과 교차할 수 있다. 이하, 본 명세서에서 옆으로 배치된다는 것은 제1 방향(D1) 또는 제2 방향(D2)과 나란하게 배치되는 것을 의미할 수 있다. 범프들(250g, 250s)은 금속과 같은 전도성 물질을 포함할 수 있다. 접지 범프(250g)는 신호 범프(250s)와 제1 방향(D1) 또는 제2 방향(D2)으로 이격되며, 신호 범프(250s)와 전기적으로 절연될 수 있다. 접지 범프(250g)는 하부 접지 패턴(115g)을 통해 접지 단자(105g)와 전기적으로 연결될 수 있다. 신호 범프(250s)는 하부 신호 패턴(115s)을 통해 신호 단자(105s)와 전기적으로 연결될 수 있다.
금속층(200)이 하부 반도체칩(120) 상에 배치될 수 있다. 금속층(200)은 하부 몰딩막(130) 상으로 더 연장될 수 있다. 금속층(200)은 범프들(250g, 250s)과 옆으로 이격배치될 수 있다. 금속층(200)의 두께는 대략 10μm 내지 100μm 일 수 있다. 금속층(200)은 반도체 패키지(1)의 제조 과정 또는 반도체칩의 동작 과정에서 발생하는 하부 패키지(100)의 휨(warpage)을 방지/감소시킬 수 있다. 금속층(200)이 10μm보다 얇으면, 금속층(200)이 하부 패키지(100)의 휨을 방지하기 어려울 수 있다. 금속층(200)이 100μm보다 두꺼우면, 하부 패키지(100)가 과도하게 큰 두께를 가질 수 있다. 예를 들어, 금속층(200)은 구리 또는 알루미늄을 포함할 수 있다.
접착층(201)이 하부 반도체칩(120) 및 금속층(200) 사이에 개재될 수 있다. 금속층(200)은 접착층(201)에 의해 하부 반도체칩(120)에 부착될 수 있다. 접착층(201)은 하부 몰딩막(130) 상으로 더 연장될 수 있다. 일 예로, 접착층(201)은 비전도성 필름(non-conductive films, NCF)일 수 있다. 다른 예로, 접착층(201)은 열매개물질(thermal interface material, TIM)을 포함할 수 있다. 금속층(200) 및 열매개물질은 하부 몰딩막(130) 및 공기보다 높은 열전도율을 가질 수 있다. 이 경우, 반도체 패키지(1)의 동작 시, 하부 반도체칩(120)에서 발생하는 열이 접착층(201) 및 금속층(200)을 통하여 외부로 빠르게 방출될 수 있다. 하부 반도체칩(120)은 향상된 동작 신뢰성을 가질 수 있다.
상부 패키지(300)가 하부 패키지(100) 및 금속층(200) 상에 배치될 수 있다. 상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 및 상부 몰딩막(330)을 포함할 수 있다. 상부 기판(310)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 상부 기판(310)은 제1 내지 제4 절연 패턴들(311, 312, 313, 314), 상부 접지 패턴(315g), 및 상부 신호 패턴(315s)을 포함할 수 있다. 제1 절연 패턴(311)은 상부 패키지(300)의 하면(300b) 상에 배치될 수 있다. 절연 패턴들(311, 312, 313, 314)의 개수는 도시된 바에 제한되지 않고 다양할 수 있다. 상부 접지 패턴(315g) 및 상부 신호 패턴(315s)은 절연 패턴들(311, 312, 313, 314) 사이에 개재될 수 있다. 상부 접지 패턴(315g)은 서로 전기적으로 연결된 도전층, 비아, 및 패드를 포함할 수 있다. 상부 접지 패턴(315g)은 도 1a에 도시된 바와 같이 평면적 관점에서 다각형의 도전층을 포함할 수 있다. 그러나, 상부 접지 패턴(315g)의 평면적 형상 및 평면적은 다양할 수 있다. 상부 접지 패턴(315g)은 접지 범프(250g)와 접속할 수 있다. 상부 신호 패턴(315s)은 서로 전기적으로 연결된 배선, 비아, 및 패드를 포함할 수 있다. 상부 접지 패턴(315g)은 상부 신호 패턴(315s)과 절연될 수 있다. 상부 신호 패턴(315s)은 신호 범프(250s)와 접속할 있다.
상부 반도체칩(320)이 상부 기판(310) 상에 실장될 수 있다. 상부 반도체칩(320)은 집적회로, 예를 들어, 메모리 회로를 포함할 수 있다. 상부 인터포저들(325g, 325s)은 상부 기판(310) 및 상부 반도체칩(320) 사이의 갭 영역에 제공될 수 있다. 상부 인터포저들(325g, 325s)은 범프, 솔더, 또는 필라와 같은 형상을 가질 수 있다. 도시된 달리, 상부 인터포저들(325g, 325s)은 상부 반도체칩(320)의 상면 상에 제공된 본딩 와이어들일 수 있다. 상부 인터포저들(325g, 325s)은 금속을 포함할 수 있다. 상부 인터포저들(325g, 325s)은 상부 접지 인터포저(325g) 및 상부 신호 인터포저(325s)를 포함할 수 있다. 상부 접지 인터포저(325g) 및 상부 신호 인터포저(325s)는 상부 접지 패턴(315g) 및 상부 신호 패턴(315s)과 각각 접속할 수 있다. 상부 접지 인터포저(325g)는 상부 신호 인터포저(325s)와 절연될 수 있다. 상부 몰딩막(330)이 상부 기판(310) 상에서 상부 반도체칩(320)을 덮을 수 있다.
접지부(210)가 금속층(200) 및 상부 기판(310) 사이에 제공될 수 있다. 접지부(210)는 도전성 접착 물질, 예를 들어, 폴리머 및 상기 폴리머 내에 분산된 도전 입자들을 포함할 수 있다. 상기 도전 입자들은 구리 또는 알루미늄을 포함할 수 있다. 접지부(210)는 도 1a와 같이 사각형의 평면적 형상을 가질 수 있다. 접지부(210)의 평면적 형상 및 개수는 도시된 바에 제한되지 않고 다양할 수 있다. 예를 들어, 접지부(210)는 원형, 타원형, 또는 다각형의 평면적 형상을 가질 수 있다. 접지부(210)는 금속층(200)과 접속할 수 있다. 접지부(210)은 제1 절연 패턴(311) 내로 연장되어, 상부 접지 패턴(315g)과 접속할 수 있다. 접지부(210)는 금속층(200)의 정전 방전(Electrostatic discharge, ESD)에 의한 반도체 패키지(1)의 전기적 손상을 방지할 수 있다. 예를 들어, 금속층(200)이 접지되지 않으면, 전하가 금속층(200) 내에 충전될 수 있다. 금속층(200) 내에 일정량 이상의 전하가 축적되면, 전하는 금속층(200)으로부터 반도체칩들(120, 320) 내의 회로 패턴들, 기판들(110, 310) 내의 패턴들(115g, 115s, 315g, 315s), 인터포저들(125g, 125s, 325g, 325s), 또는 다른 도전성 구성요소로 흘러가, 상기 반도체칩들(120, 320) 내의 회로 패턴들, 기판들(110, 310) 내의 패턴들(115g, 115s, 315g, 315s), 인터포저들(125g, 125s, 325g, 325s), 또는 다른 도전성 구성요소를 손상시킬 수 있다. 실시예들에 따르면, 금속층(200)은 접지부(210), 상부 접지 패턴(315g), 접지 범프(250g), 및 하부 접지 패턴(115g)을 통해 접지 단자(105g)와 전기적으로 연결될 수 있다. 금속층(200)이 접지됨에 따라, 반도체 패키지(1)의 신뢰성이 향상될 수 있다.
금속층(200)은 반도체 패키지(1) 내부에서 발생하는 전기장 및/또는 자기장을 흡수하여 전자기장 간섭(EMI; Electromagnetic Interference)을 차폐(shield)시키는 역할을 할 수 있다. 금속층(200)이 접지되어, 금속층(200)의 전자기장 간섭 차폐 효과가 더 향상될 수 있다.
도 1c는 다른 실시예들에 따른 반도체 패키지의 평면도이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1c를 도 1b와 함께 참조하면, 반도체 패키지(2)는 하부 패키지(100), 범프들(250g, 250s), 및 상부 패키지(300)를 포함할 수 있다. 금속층(200)이 하부 반도체칩(120) 상에 제공될 수 있다. 금속층(200)은 접착층(201)에 의해 하부 반도체칩(120)에 부착될 수 있다. 금속층(200)은 하부 패키지(100)의 휨을 방지할 수 있다.
접지부(210)는 단수로 제공될 수 있다. 접지부(210)는 금속층(200) 상에 제공되어, 평면적 관점에서 금속층(200)과 중첩될 수 있다. 접지부(210)은 폐루브(closed-loop)의 형상을 가질 수 있다. 접지부(210)의 평면적 형상 및 개수는 도 1c에 도시된 바에 제한되지 않고 다양할 수 있다. 접지부(210)는 도 1b에 도시된 바와 같이 금속층(200) 및 상부 기판(310) 사이에 제공되며, 금속층(200) 및 상부 기판(310)의 상부 접지 패턴(315g)과 접속할 수 있다.
도 2a 내지 도 2c는 일 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 하부 패키지(100)가 제공될 수 있다. 예를 들어, 단자들(105g, 105s)이 하부 기판(110)의 하면 상에 형성될 수 있다. 하부 반도체칩(120)이 하부 기판(110) 상에 실장될 수 있다. 하부 솔더들(251g, 251s)이 하부 기판(110) 및 하부 반도체칩(120) 상에 형성될 수 있다. 하부 신호 솔더(251s) 및 하부 접지 솔더(251g)는 하부 접지 패턴(115g) 및 하부 신호 패턴(115s)과 각각 접속할 수 있다. 하부 몰딩막(130)이 하부 기판(110) 상에 형성되어, 하부 반도체칩(120)을 덮을 수 있다. 하부 몰딩막(130)의 일부가 드릴링 공정에 의해 제거되어, 하부 솔더들(251g, 251s)의 상부면들이 노출될 수 있다.
금속층(200)이 하부 반도체칩(120) 상에 제공될 수 있다. 금속층(200)은 접착층(201)에 의해 하부 반도체칩(120)에 부착될 수 있다. 금속층(200) 및 접착층(201)은 도 1a 및 도 1b에서 설명한 바와 동일할 수 있다. 금속층(200)의 배치는 하부 솔더들(251g, 251s)이 노출되기 이전 또는 이후에 수행될 수 있다.
도 2b를 참조하면, 상부 패키지(300)가 제공될 수 있다. 상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 및 상부 몰딩막(330)을 포함할 수 있다. 제1 절연 패턴(311)이 제거되어, 제1 내지 제3 홀들(311a, 311b, 311c)이 제1 절연 패턴(311) 내에 형성될 수 있다. 여기에서, 제1 절연 패턴(311)은 제2 내지 제4 절연 패턴들(312, 313, 314)보다 상부 반도체칩(320)으로부터 더 이격될 수 있다. 제1 내지 제3 홀들(311a, 311b, 311c)은 서로 이격될 수 있다. 제1 홀(311a)는 상부 신호 패턴(315s)을 노출시킬 수 있다. 제2 홀(311b) 및 제3 홀(311c)는 상부 접지 패턴(315g)을 노출시킬 수 있다. 제1 내지 제3 홀들(311a, 311b, 311c)은 동일한 공정에 의해 형성될 수 있다.
도 2c를 참조하면, 상부 솔더들(253g, 253s) 및 접지부(210)가 상부 기판(310)의 하면 상에 형성될 수 있다. 예를 들어, 상부 신호 솔더(253s)가 제1 홀(311a) 내에 형성되어, 상부 신호 패턴(315s)과 접속할 수 있다. 상부 접지 솔더(253g)가 제2 홀(311b) 내에 형성되어, 상부 접지 패턴(315g)과 접속할 수 있다. 도전성 접착 물질이 제3 홀(311c) 내에 제공되어, 접지부(210)가 형성될 수 있다. 접지부(210)는 상부 접지 패턴(315g)과 접속할 수 있다. 도전성 접착 물질은 폴리머 및 상기 폴리머 내의 금속 입자들을 포함할 수 있다.
도 1b를 도 2a 및 도 2c와 함께 다시 참조하면, 도 2c의 상부 패키지(300)가 도 2a의 하부 패키지(100) 상에 배치될 수 있다. 이 때, 상부 접지 솔더(253g) 및 상부 신호 솔더(253s)는 하부 접지 솔더(251g) 및 하부 신호 솔더(251s)와 각각 정렬될 수 있다. 접지부(210)는 금속층(200) 상에 배치될 수 있다.
다른 예로, 도 2c에서 접지부(210)는 제3 홀(311c) 내에 형성되지 않을 수 있다. 이 경우, 접지부(210)는 금속층(200) 상에 형성될 수 있다. 이후, 제3 홀(311c)가 접지부(210)와 정렬되도록, 상부 패키지(300)가 하부 패키지(100) 상에 배치될 수 있다.
상부 솔더들(253g, 253s) 및 하부 솔더들(251g, 251s)이 솔더링되어, 범프들(250g, 250s)이 형성될 수 있다. 이에 따라, 상부 패키지(300)가 하부 패키지(100)와 전기적으로 연결될 수 있다. 지금까지 설명한 제조예에 의해, 반도체 패키지(1)의 제조가 완성될 수 있다.
도 3a는 본 발명의 또 다른 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a를 Ⅲ-Ⅳ선을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(1)는 하부 패키지(100), 금속층(200), 및 상부 패키지(300)를 포함할 수 있다. 하부 반도체칩(120)은 하부 신호 인터포저(125s) 및 하부 신호 패턴(115s)을 통해 신호 단자(105s)와 전기적으로 연결될 수 있다. 하부 반도체칩(120)은 하부 접지 인터포저(125g), 하부 접지 패턴(115g), 및 접지 단자(105g)에 의해 접지될 수 있다. 접지 단자(105g)는 신호 단자(105s)와 절연될 수 있다.
상부 패키지(300)가 하부 패키지(100) 상에 배치될 수 있다. 상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 및 상부 몰딩막(330)을 포함할 수 있다. 상부 접지 인터포저(325g) 및 상부 신호 인터포저(325s)는 상부 접지 패턴(315g) 및 상부 신호 패턴(315s)과 각각 접속할 수 있다.
범프들(250g, 250s)이 하부 기판(110) 상에 제공될 수 있다. 접지 범프(250g)는 신호 범프(250s)와 옆으로 이격되며, 신호 범프(250s)와 절연될 수 있다. 접지 범프(250g) 및 신호 범프(250s)는 하부 접지 패턴(115g) 및 하부 신호 패턴(115s)과 각각 접속할 수 있다. 범프들(250g, 250s)의 상면들(250gu, 250su)은 하부 몰딩막(130)의 상부면(130u)보다 높은 레벨에 배치될 수 있다.
금속층(200)이 하부 반도체칩(120) 및 하부 몰딩막(130) 상에 배치될 수 있다. 금속층(200)은 범프들(250g, 250s)과 옆으로 이격배치될 수 있다. 금속층(200)은 하부 패키지(100)의 휨을 방지/감소시킬 수 있다. 접착층(201)이 하부 반도체칩(120) 및 금속층(200) 사이에 개재될 수 있다. 접착층(201)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일한 물질을 포함할 수 있다.
더미 범프(220)가 하부 기판(110) 및 금속층(200) 사이에 제공될 수 있다. 여기에서, 더미 범프(220)는 상부 패키지(300)를 하부 패키지(100)와 전기적으로 연결시키는 역할을 수행하지 않는 범프를 의미한다. 도 3a와 같이, 평면적 관점에서 더미 범프(220)는 금속층(200)과 중첩될 수 있다. 더미 범프(220)는 범프들(250g, 250s)과 옆으로 이격될 수 있다. 하부 반도체칩(120) 및 더미 범프(220) 사이의 간격은 하부 반도체칩(120) 및 범프들(250g, 250s) 사이의 간격들보다 더 짧을 수 있다. 더미 범프(220)는 평면적 관점에서 범프들(250g, 250s) 및 하부 반도체칩(120) 사이에 제공될 수 있다. 도 3b와 같이, 더미 범프(220)의 상부면(220u)은 하부 몰딩막(130)의 상부면(130u)보다 낮은 레벨에 배치될 수 있다. 더미 범프(220)는 하부 접지 패턴(115g)과 접속하되, 하부 신호 패턴(115s)과 절연될 수 있다. 예를 들어, 더미 범프(220)는 구리 또는 알루미늄을 포함할 수 있다.
도전 패턴(230)이 하부 몰딩막(130) 내에서 더미 범프(220) 상에 제공될 수 있다. 하부 몰딩막(130)은 더미 범프(220)의 상부면을 노출시키는 제1 오프닝(131)을 가질 수 있다. 도전 패턴(230)은 제1 오프닝(131) 내에 제공될 수 있다. 도전 패턴(230)은 더미 범프(220) 및 금속층(200)과 접속할 수 있다. 도전 패턴(230)은 도전성 접착 물질, 예를 들어, 폴리머 및 상기 폴리머 내의 금속 입자들을 포함할 수 있다. 금속층(200)은 도전 패턴(230), 더미 범프(220), 하부 접지 패턴(115g), 및 접지 단자(105g)를 통해 접지될 수 있다. 실시예들에 따르면, 더미 범프(220) 및 도전 패턴(230)은 금속층(200)의 정전 방전(Electrostatic discharge, ESD)에 의한 반도체 패키지(1)의 전기적 손상을 방지할 수 있다. 더미 범프(220) 및 도전 패턴(230)에 의해 금속층(200)의 전자기장 간섭 차폐 효과가 더 향상될 수 있다.
도 4a 내지 도 4c는 다른 실시예들에 따른 반도체 패키지의 제조 과정을 도시한 단면도들로, 도 3a의 Ⅲ-Ⅳ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 상부 패키지(300)가 제공될 수 있다. 상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 및 상부 몰딩막(330)을 포함할 수 있다. 상부 신호 솔더(253s) 및 상부 접지 솔더(253g)가 상부 기판(310)의 하면 상에 형성되어, 상부 신호 패턴(315s) 및 상부 접지 패턴(315g)과 각각 접속할 수 있다. 상부 반도체칩(320)이 상부 기판(310) 상에 실장될 수 있다. 예를 들어, 상부 접지 인터포저(325g) 및 상부 신호 인터포저(325s)가 상부 기판(310)의 상면 상에 형성되어, 상부 접지 패턴(315g) 및 상부 신호 패턴(315s)과 각각 접속할 수 있다.
도 4b를 참조하면, 하부 패키지(100)가 제공될 수 있다. 예를 들어, 하부 반도체칩(120)이 하부 기판(110) 상에 실장될 수 있다. 더미 범프(220), 하부 접지 솔더(251g) 및 하부 신호 솔더(251s)가 하부 기판(110) 상에 형성될 수 있다. 더미 범프(220)는 하부 접지 솔더(251g) 및 하부 신호 솔더(251s)와 동일한 공정에 의해 형성될 수 있다. 더미 범프(220)는 하부 솔더들(251g, 251s)과 동일한 물질을 포함하며, 하부 솔더들(251g, 251s)과 실질적으로 동일한 형상을 가질 수 있다. 더미 범프(220) 및 하부 접지 솔더(251g)는 하부 접지 패턴(115g)과 접속할 수 있다. 하부 신호 솔더(251s)는 하부 신호 패턴(115s)과 접속할 수 있다. 하부 몰딩막(130)이 하부 기판(110) 상에 형성되어, 하부 반도체칩(120)의 측면, 하부 솔더들(251g, 251s), 및 더미 덤프(220)를 덮을 수 있다. 제1 내지 제3 오프닝들(131, 132, 133)이 드릴링 공정에 의해 하부 몰딩막(130) 내에 형성될 수 있다. 제1 오프닝(131), 제2 오프닝(132), 및 제3 오프닝(133)은 더미 범프(220)의 상부면(220u), 하부 접지 솔더(251g)의 상부면, 및 하부 신호 솔더(251s)의 상부면을 각각 노출시킬 수 있다. 제1 오프닝(131)은 제2 오프닝(132) 및 제3 오프닝(133)과 분리될 수 있다. 제1 오프닝(131)은 제2 오프닝(132) 및 제3 오프닝(133)과 동일한 공정에 의해 형성될 수 있다.
도 4c를 참조하면, 도전 패턴(230) 및 금속층(200)이 하부 기판(110) 상에 제공될 수 있다. 예를 들어, 도전성 접착 물질이 제1 오프닝(131) 내에 채워져, 도전 패턴(230)이 형성될 수 있다. 도전 패턴(230)은 더미 범프(220)와 접속하되, 하부 솔더들(251g, 251s)과 이격될 수 있다. 금속층(200)이 하부 반도체칩(120) 및 도전 패턴(230) 상에 제공될 수 있다. 금속층(200)은 접착층(201)에 의해 하부 반도체칩(120) 상에 부착될 수 있다. 접착층(201)은 도전 패턴(230) 또는 더미 범프(220) 상으로 연장되지 않을 수 있다.
도 3b를 도 4a 및 도 4c와 함께 다시 참조하면, 도 4a의 상부 패키지(300)가 도 4c의 하부 패키지(100) 상에 배치될 수 있다. 이 때, 상부 접지 솔더(253g) 및 상부 신호 솔더(253s)는 하부 접지 솔더(251g) 및 하부 신호 솔더(251s)와 각각 정렬될 수 있다. 상부 솔더들(도 4a의 253g, 253s)이 하부 솔더들(도 4c의 251g, 251s)과 솔더링되어, 범프들(250g, 250s)이 형성될 수 있다. 이에 따라, 상부 패키지(300)가 하부 패키지(100)와 전기적으로 연결될 수 있다. 지금까지 설명한 제조예에 의해, 반도체 패키지(3)의 제조가 완성될 수 있다.

Claims (10)

  1. 하부 패키지;
    상기 하부 패키지 상의 금속층;
    상기 금속층 상에 배치되며, 상기 금속층과 접속하는 접지부; 및
    상기 하부 패키지 상에 제공되고, 제1 절연 패턴 및 상기 제1 절연 패턴 상의 접지 패턴을 포함하는 상부 패키지를 포함하되,
    상기 제1 절연 패턴은 상기 상부 패키지의 하면 상에 제공되며, 상기 접지 패턴을 노출시키는 홀을 가지고.
    상기 접지부는 상기 홀 내로 연장되어, 상기 접지 패턴과 접속하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 상부 패키지는:
    상기 제1 절연 패턴 상에 제공되고, 상기 접지 패턴 및 상기 접지부와 절연된 신호 패턴; 및
    상기 신호 패턴 및 상기 접지 패턴 상의 제2 절연 패턴을 더 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 하부 패키지는 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체칩을 포함하고,
    상기 상부 패키지는 상기 제2 절연 패턴 상에 배치된 제2 반도체칩을 더 포함하는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 하부 기판 및 상기 상부 패키지 사이에 개재되며, 상기 금속층과 옆으로 이격배치되는 범프를 더 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 범프는:
    상기 접지 패턴과 접속하는 접지 범프; 및
    상기 신호 패턴과 접속하는 신호 범프를 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 하부 패키지 및 상기 금속층 사이에 개재되는 접착층을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 접지부는 도전성 접착 물질을 포함하는 반도체 패키지.
  8. 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지;
    상기 하부 기판 상에 제공되며, 상기 하부 반도체칩과 옆으로 배치되는 더미 범프;
    상기 하부 반도체칩 및 상기 더미 범프 상에 제공되는 금속층;
    상기 더미 범프 및 상기 금속층 사이에 개재되며, 상기 더미 범프 및 상기 금속층과 접속하는 도전 패턴;
    상기 하부 기판 상에서 상기 금속층과 옆으로 이격 배치되는 범프; 및
    상기 하부 패키지 상에 제공되며, 상기 범프와 접속하는 상부 패키지를 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 하부 기판 상에서 상기 하부 반도체칩의 측벽을 덮는 하부 몰딩막을 더 포함하되, 상기 하부 몰딩막은 상기 더미 범프를 노출시키는 오프닝를 갖는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 도전 패턴은 상기 오프닝 내에 제공되는 반도체 패키지.
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