[go: up one dir, main page]

CN108364870B - 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 - Google Patents

改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 Download PDF

Info

Publication number
CN108364870B
CN108364870B CN201810062556.1A CN201810062556A CN108364870B CN 108364870 B CN108364870 B CN 108364870B CN 201810062556 A CN201810062556 A CN 201810062556A CN 108364870 B CN108364870 B CN 108364870B
Authority
CN
China
Prior art keywords
oxide layer
polysilicon
gate
deep
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810062556.1A
Other languages
English (en)
Other versions
CN108364870A (zh
Inventor
周宏伟
杨乐
刘挺
岳玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longteng Semiconductor Co.,Ltd.
Xi'an Longxiang Semiconductor Co.,Ltd.
Xusi semiconductor (Shanghai) Co.,Ltd.
Original Assignee
Longteng Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Longteng Semiconductor Co ltd filed Critical Longteng Semiconductor Co ltd
Priority to CN201810062556.1A priority Critical patent/CN108364870B/zh
Publication of CN108364870A publication Critical patent/CN108364870A/zh
Application granted granted Critical
Publication of CN108364870B publication Critical patent/CN108364870B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/025—Manufacture or treatment of FETs having insulated gates [IGFET] of vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/63—Vertical IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法，通过在深槽内填充并回刻蚀多晶硅，使两个深槽互相电荷平衡完成超结功能，再在深槽上方采用氧化层淀积加厚栅极源极间氧化层，最后通过栅极热氧化和多晶硅淀积，共同构成屏蔽栅沟槽器件。本发明通过一次能氧化层各向异性淀积的特殊条件高密度等离子体化学气相淀积对栅极源极间氧化层厚度和形貌进行调整，可形成高质量栅极源极间氧化层，可以用传统的半导体制造工艺实现，在工艺难度不增加的情况下改善源极多晶硅与栅极多晶硅之间氧化层质量，优化产品的参数，提高成品率和可靠性，最终达到降低芯片成本。

Description

改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法
技术领域
本发明涉及半导体功率器件技术领域，具体涉及一种改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法。
背景技术
对于传统的功率MOSFET器件，器件导通电阻(Ron)与源漏击穿电压存在一定的折中关系（Ron∝BV2.5），长久以来限制了功率MOSFET器件的发展。屏蔽栅沟槽 MOSFET 利用电荷平衡原理，使得N型漂移区即使在较高掺杂浓度的情况下也能实现器件较高的击穿电压，从而获得低的导通电阻，打破了传统功率MOSFET的硅极限。如图21，普通工艺流程高掺杂多晶硅形成氧化层质量不高且栅源极性之间的氧化层厚度不均匀，对器件参数和可靠性带来了极大风险。
发明内容
本发明的目的是提供一种改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法,在工艺成本基本不变的前提下，可以用传统的半导体制造工艺实现，在不增加工艺难度的前提下生成厚度可调、质量较好的栅源极氧化层。
本发明所采用的技术方案为：
改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法，其特征在于：
通过在深槽内填充并回刻蚀多晶硅，使两个深槽互相电荷平衡完成超结功能，再在深槽上方采用氧化层淀积加厚栅极源极间氧化层，最后通过栅极热氧化和多晶硅淀积，共同构成屏蔽栅沟槽器件。
包括以下步骤：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型外延层；
步骤二：在外延层表面形成厚氧化层，形成硬掩膜；
步骤三：通过光刻、干法腐蚀形成有源区的深沟槽与终端区的深沟槽，终端区深沟槽包围有源区深沟槽，最后去除厚氧化层；
步骤四：利用湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层；
步骤五：利用多晶硅淀积工艺，进行第一次多晶硅淀积；
步骤六：通过干法腐蚀工艺进行多晶硅回刻，使有源区深沟槽上方得到一个浅沟槽，终端区深沟槽内的第一多晶硅及场氧化层在光刻胶的保护下不回刻；
步骤七：通过光刻、湿法腐蚀对场氧化层进行去除；
步骤八：利用刻蚀工艺继续回刻沟槽内的多晶硅；
步骤九：利用能氧化层各向异性淀积的特殊条件高密度等离子体化学气相淀积(HDP CVD)对栅极源极间氧化层厚度和形貌进行调整；
步骤十：利用湿法刻蚀工艺去除侧壁剩余场氧化层；
步骤十一：利用干法氧化形成栅极氧化层；
步骤十二：第二次多晶硅淀积，并对第二次多晶硅干法回刻，形成浅槽MOSFET器件栅极；
步骤十三：阱注入前对表面氧化层进行去除；
步骤十四：P-BODY注入，形成P阱；
步骤十五：通过注入，制作器件有源区；
步骤十六：淀积介质层，接触孔刻蚀；
步骤十七：接触孔刻蚀注入形成欧姆接触；
步骤十八：完成表面金属结构；
步骤十九：背面减薄并完成背面金属结构。
如所述的制造方法制得的改善栅极氧化层质量的屏蔽栅沟槽MOSFET结构。
本发明具有以下优点：
本发明通过一次能氧化层各向异性淀积的特殊条件高密度等离子体化学气相淀积(HDP CVD)对栅极源极间氧化层厚度和形貌进行调整，可形成高质量栅极源极间氧化层，可以用传统的半导体制造工艺实现，在工艺难度不增加的情况下改善源极多晶硅与栅极多晶硅之间氧化层质量，优化产品的参数，提高成品率和可靠性，最终达到降低芯片成本。
附图说明
图1为本发明步骤一的示意图；
图2为本发明步骤二的示意图；
图3为本发明步骤三的示意图；
图4为本发明步骤四的示意图；
图5为本发明步骤五的示意图；
图6为本发明步骤六的示意图；
图7为本发明步骤七的示意图；
图8为本发明步骤八的示意图；
图9为本发明步骤九的示意图；
图10为本发明步骤十的示意图；
图11为本发明步骤十一的示意图；
图12为本发明步骤十二的示意图；
图13为本发明步骤十三的示意图；
图14为本发明步骤十四的示意图；
图15为本发明步骤十五的示意图；
图16为本发明步骤十六的示意图；
图17为本发明步骤十七的示意图；
图18为本发明步骤十八的示意图；
图19为本发明步骤十九的示意图；
图20为本发明器件的截面图。
图21 为现有老工艺最终器件的截面图。
具体实施方式
下面结合具体实施方式对本发明进行详细的说明。
本发明涉及改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法，通过在深槽内填充并回刻蚀多晶硅，使两个深槽互相电荷平衡完成超结功能，再在深槽上方采用氧化层淀积加厚栅极源极间氧化层，最后通过栅极热氧化和多晶硅淀积，共同构成屏蔽栅沟槽器件。
具体包括以下步骤：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型外延层；
步骤二：在外延层表面形成厚氧化层，形成硬掩膜；
步骤三：通过光刻、干法腐蚀形成有源区的深沟槽与终端区的深沟槽，终端区深沟槽包围有源区深沟槽，最后去除厚氧化层；
步骤四：利用湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层；
步骤五：利用多晶硅淀积工艺，进行第一次多晶硅淀积；
步骤六：通过干法腐蚀工艺进行多晶硅回刻，使有源区深沟槽上方得到一个浅沟槽，终端区深沟槽内的第一多晶硅及场氧化层在光刻胶的保护下不回刻；
步骤七：通过光刻、湿法腐蚀对场氧化层进行去除；
步骤八：利用刻蚀工艺继续回刻沟槽内的多晶硅；
步骤九：利用能氧化层各向异性淀积的特殊条件高密度等离子体化学气相淀积(HDP CVD)对栅极源极间氧化层厚度和形貌进行调整；
步骤十：利用湿法刻蚀工艺去除侧壁剩余场氧化层；
步骤十一：利用干法氧化形成栅极氧化层；
步骤十二：第二次多晶硅淀积，并对第二次多晶硅干法回刻，形成浅槽MOSFET器件栅极；
步骤十三：阱注入前对表面氧化层进行去除；
步骤十四：P-BODY注入，形成P阱；
步骤十五：通过注入，制作器件有源区；
步骤十六：淀积介质层，接触孔刻蚀；
步骤十七：接触孔刻蚀注入形成欧姆接触；
步骤十八：完成表面金属结构；
步骤十九：背面减薄并完成背面金属结构。
本发明通过一次特殊条件的高密度等离子体化学气相淀积(HDP CVD)对栅极源极间氧化层厚度和形貌进行调整，避免多晶硅氧化形成的低质量氧化层和图21中老式方案栅源间根部氧化层不均匀，造成栅源间耐压不够，器件失效。
方法具有以下特点：
一: 一次多晶硅的二次回刻蚀；
二：一次能氧化层各向异性淀积的特殊条件高密度等离子体化学气相淀积(HDPCVD)对栅极源极间氧化层厚度和形貌进行调整；
三:利用干法氧化层和淀积氧化层之间极大的腐蚀速率差，在阱注入前对器件表面的氧化层进行去除。
本发明的内容不限于实施例所列举，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。

Claims (2)

1.改善栅极氧化层质量的屏蔽栅沟槽MOSFET制造方法，其特征在于：
通过在深槽内填充并回刻蚀多晶硅，使两个深槽互相电荷平衡完成超结功能，再在深槽上方采用氧化层淀积加厚栅极源极间氧化层，最后通过栅极热氧化和多晶硅淀积，共同构成屏蔽栅沟槽器件；
包括以下步骤：
步骤一：提供 n 型重掺杂的 n+ 衬底，并在n+衬底上形成n型外延层；
步骤二：在外延层表面形成厚氧化层，形成硬掩膜；
步骤三：通过光刻、干法腐蚀形成有源区的深沟槽与终端区的深沟槽，终端区深沟槽包围有源区深沟槽，最后去除厚氧化层；
步骤四：利用湿法热氧化工艺在所述深沟槽底部和侧壁生长场氧化层；
步骤五：利用多晶硅淀积工艺，进行第一次多晶硅淀积；
步骤六：通过干法腐蚀工艺进行多晶硅回刻，使有源区深沟槽上方得到一个浅沟槽，终端区深沟槽内的第一多晶硅及场氧化层在光刻胶的保护下不回刻；
步骤七：通过光刻、湿法腐蚀对场氧化层进行去除，在多晶硅以上的侧壁区域不全部去除，保留一层薄层；
步骤八：利用刻蚀工艺继续回刻沟槽内的多晶硅，即二次回刻；
步骤九：采用能使氧化层各向异性淀积的条件进行高密度等离子体化学气相淀积，实现对栅极源极间氧化层厚度和形貌的调整；
步骤十：利用湿法刻蚀工艺去除侧壁剩余场氧化层；
步骤十一：利用干法氧化形成栅极氧化层；
步骤十二：第二次多晶硅淀积，并对第二次多晶硅干法回刻，形成浅槽MOSFET器件栅极；
步骤十三：阱注入前对表面氧化层进行去除；
步骤十四：P-BODY注入，形成P阱；
步骤十五：通过注入，制作器件有源区；
步骤十六：淀积介质层，接触孔刻蚀；
步骤十七：接触孔刻蚀注入形成欧姆接触；
步骤十八：完成表面金属结构；
步骤十九：背面减薄并完成背面金属结构。
2.利用权利要求1所述的制造方法制得的改善栅极氧化层质量的屏蔽栅沟槽MOSFET结构。
CN201810062556.1A 2018-01-23 2018-01-23 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法 Active CN108364870B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810062556.1A CN108364870B (zh) 2018-01-23 2018-01-23 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810062556.1A CN108364870B (zh) 2018-01-23 2018-01-23 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法

Publications (2)

Publication Number Publication Date
CN108364870A CN108364870A (zh) 2018-08-03
CN108364870B true CN108364870B (zh) 2021-03-02

Family

ID=63006576

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810062556.1A Active CN108364870B (zh) 2018-01-23 2018-01-23 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法

Country Status (1)

Country Link
CN (1) CN108364870B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864248B (zh) * 2019-11-28 2024-08-09 南通尚阳通集成电路有限公司 Sgtmosfet器件及制造方法
CN111276394B (zh) * 2020-02-18 2022-09-23 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN111463282B (zh) * 2020-03-30 2023-09-26 南京华瑞微集成电路有限公司 集成启动管和采样管的低压超结dmos结构及制备方法
CN111446157A (zh) * 2020-04-07 2020-07-24 中芯集成电路制造(绍兴)有限公司 屏蔽栅场效应晶体管及其形成方法
CN112185816B (zh) * 2020-08-14 2022-04-08 江苏东海半导体股份有限公司 一种高能效屏蔽栅沟槽mosfet及其制造方法
CN112133637B (zh) * 2020-11-30 2021-02-12 中芯集成电路制造(绍兴)有限公司 具有屏蔽栅沟槽的半导体器件的制造方法
CN112908841B (zh) * 2021-03-24 2024-03-22 上海华虹宏力半导体制造有限公司 半导体器件的制备方法
CN113471078A (zh) * 2021-06-11 2021-10-01 上海格瑞宝电子有限公司 一种sgt-mosfet及其制造方法
CN113725078A (zh) * 2021-09-11 2021-11-30 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN114038746A (zh) * 2021-10-26 2022-02-11 上海华虹宏力半导体制造有限公司 在沟槽中形成绝缘氧化层的方法
CN115548105A (zh) * 2022-09-23 2022-12-30 华虹半导体(无锡)有限公司 屏蔽沟槽栅的制造方法
CN118073186A (zh) * 2022-11-22 2024-05-24 华润微电子（重庆）有限公司 一种屏蔽栅功率mosfet及其制作方法
CN116053315A (zh) * 2023-02-16 2023-05-02 捷捷微电(南通)科技有限公司 一种sgt器件制作方法
CN116344622A (zh) * 2023-05-25 2023-06-27 成都吉莱芯科技有限公司 一种低输出电容的sgt mosfet器件及制作方法
CN117012830A (zh) * 2023-08-18 2023-11-07 广微集成技术（深圳）有限公司 一种屏蔽栅沟槽vdmos器件及其制造方法
CN117457499A (zh) * 2023-11-01 2024-01-26 中晶新源(上海)半导体有限公司 一种改善屏蔽栅功率半导体器件hdp填充的工艺方法
CN117524878A (zh) * 2023-11-13 2024-02-06 中晶新源(上海)半导体有限公司 一种sgt-mosfet的制作方法
CN117410173B (zh) * 2023-12-15 2024-03-08 中晶新源(上海)半导体有限公司 一种阶梯介质层的沟槽半导体器件的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315893A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos结构实现方法
CN105914234A (zh) * 2016-06-28 2016-08-31 上海华虹宏力半导体制造有限公司 分离栅功率mos管结构及制作方法
CN106206322A (zh) * 2016-08-30 2016-12-07 西安龙腾新能源科技发展有限公司 自对准低压超结mofet的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101315893A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos结构实现方法
CN105914234A (zh) * 2016-06-28 2016-08-31 上海华虹宏力半导体制造有限公司 分离栅功率mos管结构及制作方法
CN106206322A (zh) * 2016-08-30 2016-12-07 西安龙腾新能源科技发展有限公司 自对准低压超结mofet的制造方法

Also Published As

Publication number Publication date
CN108364870A (zh) 2018-08-03

Similar Documents

Publication Publication Date Title
CN108364870B (zh) 改善栅极氧化层质量的屏蔽栅沟槽mosfet制造方法
US11088253B2 (en) Gate structure of semiconductor device and manufacturing method therefor
CN108735605A (zh) 改善沟槽底部场板形貌的屏蔽栅沟槽mosfet制造方法
CN114975602B (zh) 一种高可靠性的igbt芯片及其制作方法
WO2017043608A1 (ja) 半導体装置
CN108091573B (zh) 屏蔽栅沟槽mosfet esd结构的制造方法
CN105489500B (zh) 超结vdmos的制备方法及其超结vdmos器件
CN105655402B (zh) 低压超结mosfet终端结构及其制造方法
CN111403289B (zh) 一种分离栅mosfet的制作方法
CN110400846B (zh) 具有阶梯深槽屏蔽栅mos结构和制作方法
CN114038751A (zh) 一种上下结构的屏蔽栅mosfet器件的制作方法
CN105575781B (zh) 沟槽型超级结的制造方法
CN108831927A (zh) 超结金属氧化物半导体场效应晶体管及其制造方法
CN107818920B (zh) 屏蔽栅沟槽mosfet的栅氧层结构及制造方法
CN113053738A (zh) 一种分裂栅型沟槽mos器件及其制备方法
CN106876449A (zh) 一种沟槽金属－氧化物半导体及其制备方法
CN115799339A (zh) 一种屏蔽栅沟槽mosfet结构及其制造方法
CN103855017B (zh) 形成沟槽型双层栅mos结构两层多晶硅横向隔离的方法
CN106783607A (zh) 一种沟槽栅igbt器件及其制作方法
CN110429134B (zh) 一种具有非对称原胞的igbt器件及制备方法
CN101924103A (zh) 沟槽式功率mosfet及其制造方法
JP2020506547A (ja) トレンチ分離構造およびその製造方法
CN106920752A (zh) 低压超结mosfet栅源氧化层结构及制造方法
CN105118857A (zh) 一种沟槽型功率mosfet的制造方法
CN110223959A (zh) 深浅沟槽的金属氧化物半导体场效应晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Applicant after: Longteng Semiconductor Co.,Ltd.

Address before: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Applicant before: LONTEN SEMICONDUCTOR Co.,Ltd.

Address after: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Applicant after: LONTEN SEMICONDUCTOR Co.,Ltd.

Address before: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Applicant before: XI'AN LONTEN RENEWABLE ENERGY TECHNOLOGY Inc.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20220323

Address after: 710000 export processing zone, No. 1, Fengcheng 12th Road, Xi'an Economic and Technological Development Zone, Shaanxi Province

Patentee after: Longteng Semiconductor Co.,Ltd.

Patentee after: Xi'an Longxiang Semiconductor Co.,Ltd.

Patentee after: Xusi semiconductor (Shanghai) Co.,Ltd.

Address before: 710021 export processing zone, No.1, Fengcheng 12th Road, Xi'an City, Shaanxi Province

Patentee before: Longteng Semiconductor Co.,Ltd.

TR01 Transfer of patent right