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CN108063134A - 一种基于soi工艺的nmos器件及其构成的静电保护电路 - Google Patents

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CN108063134A
CN108063134A CN201711250882.7A CN201711250882A CN108063134A CN 108063134 A CN108063134 A CN 108063134A CN 201711250882 A CN201711250882 A CN 201711250882A CN 108063134 A CN108063134 A CN 108063134A
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Abstract

本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路，其中，该NMOS器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极；所述NMOS器件为多指并联结构；所述NMOS器件的源漏区未掺杂NLDD和PHALO。当本发明的NMOS器件用于静电保护时，若输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。

Description

一种基于SOI工艺的NMOS器件及其构成的静电保护电路
技术领域
本发明涉及集成电路领域，尤其涉及一种基于SOI工艺的NMOS器件及其构成的静电保护电路。
背景技术
静电保护(ESD)是集成电路(IC)设计中的重要环节，随着工艺越来越先进，尤其是在新型的SOI(Silicon-On-Insulator，绝缘体硅片)工艺中，由于埋氧层(BOX)的存在，顶层硅(Si)厚度相比传统CMOS工艺要薄很多，而ESD电流通常又非常大，这就使得ESD电流更加难以泄放，同时电流趋于集中使得散热问题更为严重，因此器件更容易被烧毁，导致其ESD保护能力成为一大瓶颈。
如图1所示，为常用Gate-Ground NMOS(简称GGNMOS)的静电保护电路，通常GGNMOS由于需要较大尺寸，因此常采用多指并联结构(图中以两个NMOS并联为例)。其中，图2为PD-SOI(部分耗尽SOI)工艺下的GGNMOS剖示图，图3为FD-SOI(全耗尽SOI)工艺下的GGNMOS剖示图，两者分别包括埋氧层1、P阱2、源极3、漏极4和栅极5，且栅极5和源极3短接到地GND，漏极4接到焊盘PAD(即输入端)上。当有正的ESD脉冲加到PAD时，漏极(N+)-P阱-源级(N+)形成的寄生三极管NPN导通放电。图2和图3的区别在于：图2中GGNMOS具有一个P阱2，该P阱2设置在埋氧层1上，源极3、漏极4间隔设置在P阱2顶部形成的凹槽中，栅极5覆盖在源极3与漏极4之间的P阱2上；图3中GGNMOS的源极3、漏极4间隔设置在埋氧层1上，且源极3与漏极4之间分别通过一P阱2隔开，栅极5覆盖在源极3与漏极4之间的P阱2上。
再次参阅图2和图3，NMOS的源漏区存在有N型LDD轻掺杂区(NLDD)和P型HALO掺杂区(PHALO)，用以减小NMOS在正常沟道导通时产生的短沟道效应。由于NLDD/PHALO的存在，在发生ESD现象时，对于高压NMOS其导通电压会非常高，在NLDD/PHALO结处非常容易发生尖端放电，从而引发击穿，器件烧毁。
另外，众所周知，在同一工艺中通常存在两种器件，分别是低压器件(LVdevice)和高压器件(HV device)。其中，低压NMOS和高压NMOS的漏/源级都是N型重掺杂区，两者通常采用完全相同工艺条件(离子注入浓度相同、深度相同)，换句话说，低压NMOS与高压NMOS的漏/源极通常是一样的，不同的是，低压NMOS的栅、P阱、NLDD、PHALO都是低压的，而高压NMOS的栅、P阱、NLDD、PHALO都是高压的。以0.13umSOI工艺为例，有低压1.2V器件(LV)和高压3.3V器件(HV)两种，通常会用低压器件作为ESD保护结构去保护对应的低压电路，而用高压器件作为ESD保护结构去保护对应的高压电路。例如，对于一个正常工作在3.3V的PAD，则采用3.3V的NMOS做ESD保护。
图4为低压NMOS和高压NMOS的ESD性能对比图，其中虚线对应低压NMOS，实线对应高压NMOS。A(A’)、B(B’)、C(C’)分别是触发点、保持点、二次击穿点。可见，高压NMOS的触发电压(A点电压)比较高(因为触发电压主要有两方面的贡献，一方面由漏极-P阱的反向击穿电压决定，而低压NMOS与高压NMOS的漏极通常是一样的，但是P阱不一样，低压P阱掺杂更浓。反向击穿电压越低，相同ESD电压下的漏极-P阱的漏电流越大，则ESDNMOS越容易被触发。另一方面，ESD现象发生时，由于栅极与漏极之间存在耦合电容，栅极会被耦合到一定的电压使得NMOS沟道弱导通，从而加大漏极-P阱的漏电流，使得ESD NMOS更容易被触发)。高压NMOS的二次击穿电流(C点电流)小、二次击穿电压(C点电压)也低于触发电压(A点电压)。因而，在使用多指并联结构(multi-finger)的高压NMOS实现ESD保护时，很容易发生部分NMOS的寄生BJT先行导通泄放ESD电流，而一旦发生部分导通，电压就会迅速降低(如图A点到B点所示)，然后随着电流增加，电压重新增大，不过直到C点发生二次击穿，电压也不足以让其余未导通的寄生BJT导通放电，所以高压NMOS的ESD保护能力比低压NMOS差很多。因此，对于图1所示的ESD保护电路，当NMOS为低压NMOS用于低压电路时能实现较好的ESD保护，当NMOS为高压NMOS用于高压电路时则ESD保护能力较差。
发明内容
针对上述现有技术的不足，本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路，以使其在用于高压电路时也能实现较好的ESD保护功能。
为了实现上述目的，本发明一方面提供一种基于SOI工艺的NMOS器件，其包括埋氧层、P阱、源极、漏极和栅极，其中，该器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极。
进一步地，所述NMOS器件为多指并联结构。
进一步地，所述NMOS器件的源漏区未掺杂NLDD和PHALO。
进一步地，所述P阱设置在埋氧层上，所述源极和漏极间隔设置在P阱顶部形成的凹槽中，所述栅极覆盖在源极与漏极之间的P阱上。
进一步地，所述源极和漏极间隔设置在埋氧层上，且源极与漏极之间分别通过一P阱隔开，所述栅极覆盖在源极与漏极之间的P阱上。
本发明另一方面提供一种静电保护电路，该电路包括前述的NMOS器件，其中，该NMOS器件的栅极通过电阻接地，源级接地，漏极接输入端。
通过采用上述技术方案，本发明具有如下有益效果：当本发明的NMOS器件用于静电保护时，若输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。
附图说明
图1为常用的GGNMOS静电保护电路的原理图；
图2为传统基于PD-SOI工艺的NMOS器件的结构剖示图；
图3为传统基于FD-SOI工艺的NMOS器件的结构剖示图；
图4为低压NMOS器件和高压NMOS器件的ESD性能对比图；
图5为本发明基于PD-SOI工艺的NMOS器件的结构剖示图；图6为本发明基于FD-SOI工艺的NMOS器件的结构剖示图；
图7为本发明静电保护电路的原理图。
具体实施方式
为使本发明更加明显易懂，兹以优选实施例，并配合附图作详细说明如下。
正如前面背景技术所述，在图1所示的静电保护电路中，当PAD输入高压信号时，若采用传统高压NMOS则ESD保护能力较差，若采用传统低压NMOS则其低压栅极很容易被高压击穿引起失效。对此，本发明提出一种改进的NMOS器件，该器件将传统低压NMOS的低压栅极替换为高压栅极，并去掉NLDD/PHALO掺杂区，而P阱仍保持为低压P阱。采用这一新型结构后，当用于图1所示的静电保护电路中时，若PAD输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。需要说明的是，此处的高压栅极是指正常电压工作范围为高压(通常范围2.5V～5V)的栅极，低压栅极是指正常电压工作范围为低压(通常范围1V～1.8V)的栅极，高压栅极比低压栅极厚；高压P阱是指传统高压(通常范围2.5V～5V)NMOS中的P阱，低压P阱是指传统低压(通常范围1V～1.8V)NMOS中的P阱，高压P阱掺杂一般比低压P阱掺杂浓(以0.13um工艺为例，高压P阱掺杂浓度为1*1016/cm3～9*1016/cm3，低压P阱掺杂浓度为1*1017/cm3～9*1017/cm3)。
此外，本发明的改进点还在于省略了传统NMOS器件中的NLDD/PHALO掺杂区，从而可以避免NLDD/PHALO处在ESD状态下的尖端放电发生。由于短沟道效应是NMOS正常工作在沟道开启时考虑的，而本发明的NMOS只是用于ESD保护电路，正常工作时(非ESD状态)，由于栅极接地，NMOS是关闭的，所以无需考虑短沟道效应。
上述改进同时适用于PD-SOI工艺和FD-SOI工艺，如图5和图6所示。图5中NMOS具有一个P阱2，该P阱2设置在埋氧层1上，源极3、漏极4间隔设置在P阱2顶部形成的凹槽中，栅极5覆盖在源极3与漏极4之间的P阱2上；图6中NMOS的源极3、漏极4间隔设置在埋氧层1上，且源极3与漏极4之间分别通过一P阱2隔开，栅极5覆盖在源极3与漏极4之间的P阱2上。其中，图5和图6中的栅极均为高压栅极，P阱均为低压P阱。
本发明另一方面提供一种静电保护电路，该电路的结构如图7所示，包括前述改进的NMOS器件，该NMOS器件的源极短接到地GND，漏极接输入端PAD。另外，由于本发明的器件的栅极采用高压栅极(厚栅)，相比采用低压栅极的NMOS，其沟道发生弱导通所需的耦合电压更高。因此，在栅极-漏极耦合电容不变的情况下，将栅极直接接地改为串联一个电阻R接地(电阻阻值建议大于1k欧姆)，这样由于漏极-栅极之间的耦合电容C与栅极串联电阻R形成的RC耦合效应使得栅极在ESD发生时的瞬态能够被耦合到更高的电压，使得ESD NMOS更快的被触发，也就是降低了前面所说的触发电压，从而进一步提升ESD保护能力。
以上仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种基于SOI工艺的NMOS器件，其包括埋氧层、P阱、源极、漏极和栅极，其特征在于，该器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极。
2.根据权利要求1所述的基于SOI工艺的NMOS器件，其特征在于，所述NMOS器件为多指并联结构。
3.根据权利要求1所述的基于SOI工艺的NMOS器件，其特征在于，所述NMOS器件的源漏区未掺杂NLDD和PHALO。
4.根据权利要求1所述的基于SOI工艺的NMOS器件，其特征在于，所述P阱设置在埋氧层上，所述源极和漏极间隔设置在P阱顶部形成的凹槽中，所述栅极覆盖在源极与漏极之间的P阱上。
5.根据权利要求1所述的基于SOI工艺的NMOS器件，其特征在于，所述源极和漏极间隔设置在埋氧层上，且源极与漏极之间分别通过一P阱隔开，所述栅极覆盖在源极与漏极之间的P阱上。
6.一种静电保护电路，其特征在于，该电路包括前述权利要求1-5中任一项所述的NMOS器件，其中，该NMOS器件的栅极通过电阻接地，源级接地，漏极接输入端。
7.根据权利要求1所述的静电保护电路，其特征在于，所述电阻的阻值大于1kΩ。
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